KR960027258A - 차동 증폭 회로, cmos 인버터, 펄스폭 변조용 복조 회로 및 샘플링 회로 - Google Patents
차동 증폭 회로, cmos 인버터, 펄스폭 변조용 복조 회로 및 샘플링 회로 Download PDFInfo
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Abstract
저항 89,91 및 커패시터 90,92가 차동 NMOS트랜지스터 85,87 쌍의 소스와 전원 2 사이에, 각각, 접속된 차동 증폭 회로가 발표되었다.
상기 저항 89,91은 상기 차동 증폭 회로로부터 출력된 신호 레벨의 천이가 일어나지 않는 시간 동안에는 전류의 흐름이작아지도록 상기 NMOS 트랜지스터의 그 전원 전위를 상승시켜서, 상기 차동 증폭 회로에서 전력 소비를 저감시킨다.
상기 커패시터 90,92는 그 신호 레벨 천이 동안에 상기 차동 증폭 회로의 동작 속도가 저하하는 것을 방지하기 위하여 상기 저항 89,91에 의한 전압 강압의 효과를 완하시킨다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 차동 증폭 회로의 회로도, 제2A도 및 제2B도는 본 발명에 따른 제2실시예에 따른 차동 증폭 회로의 동작을 나타내는 파형 차트, 제3도는 본 발명의 제2실시예에 따른 차동 증폭 회로의 회로도.
Claims (29)
- 차동 증폭 회로에 있어서 : 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및제2부하와; 상기 제1부하의 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부와, 제2전압을 제공하는제2전원에 접속된 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부와,상기 제2전원에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1전압 강압 수단에 병렬로 접속된 제1커패시터; 및상기 제2전압 강압 수단에 병렬로 접속된 제2커패시터를 구비하고, 상기 제1신호와 제2신호 사이의 전위차가 증폭되어 상기 제1 및 제2트랜지스터의 상기 제1전류 전극으로부터 출력되는 것을 특징으로 하는 차동 증폭 회로.
- 제1항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자와 상기 제1트랜지스터의 상기 제1전류전극에 접속된 제2단자와 상기 제2트랜지스터의 상기 제1전류 전극에 접속되어서 그곳에 나타난 전압에 응답하여 저항을변화시키는 제어 단자를 가진 제1저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자와 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자와 상기 제1트랜지스터의 상기 제1전류 전극에 접속되어서 그곳에 나타난전압에 응답하여 저항을 변화시키는 제어 단자를 가진 제2저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
- 제1항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송되는것을 특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 제1전압을 공급하는 제1전원에 접속된 입력 단자와, 같은 값의 출력 전류를 제공하는 제1 및 제2출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1출력 단자에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 전류 미러수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2전압을 제공하는 제2전원에 접속된 제2단부를 갖는 제1전압 강압 회로와; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2전압 강압 회로와; 상기 제1전압 강압 수단과 병렬로 접속된 제1커패시터; 및 상기 제2전압 강압 수단과병렬로 접속된 제2커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
- 제4항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송되는 것을 특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1전원에 접속된 제1단부, 및 제2단부를 갖는 제1부하 및제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2입력 신호를 수신하는 제어 전극, 및제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된제1단자 및 제2전압을 제공하는 제2전원에 접속된 제2단자를 가지며, 전류를 조정하는 전류 조정 수단(currentregulating means)과; 상기 제1전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 전류 조정 수단의 제1단자에접속된 제2단부를 갖는 제1커패시터; 및 상기 제2전압 강압 수단의 상기 제1단부에 접속된 제1단부와, 상기 전류 조정 수단의 상기 제1단자에 접속된 제2단부를 갖는 제2커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
- 제6항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 그의 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 그의 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로하는 차동 증폭 회로.
- 제6항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1전원에 접속된 입력 단자, 같은 값의 출력 전류를 제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1출력 단자에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1트랜지스터와; 상기 전류미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과;상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단부 및 전류를조정하기 위한 제2전압을 제공하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과; 상기 제1전압 강압 수단의 상기제1단부에 접속된 제1단부, 및 상기 전류 조정 수단의 상기 제1단자에 접속된 제2단부를 갖는 제1커패시터; 및 상기 제2전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 전류 조정 수단의 상기 제1단자에 접속된 제2단부를 갖는 제2의 커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
- 제9항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송됨을특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극,및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단부 및 전류를 조정하기 위해 제2전압을 제공하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과; 상기 제1전압 강압 수단의 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제1커패시터; 및 상기 제2전압강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2의 커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
- 제11항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1의 저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자,상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
- 제11항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1의 전원에 접속된 입력 단자와, 같은 값의 출력 전류를제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1의출력 단자에 접속된 제1전류 전극, 제1의 입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1의 트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 제2단부를 갖는 제1전압 강압 수단과; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1단부, 및 상기 제1전압 강압 수단의 상기 제2단부에 접속된 제2단부를 갖는 제2전압 강압 수단과; 상기 제1 및 제2전압 강압 수단의 상기 제2단부에 공통으로 접속된 제1단자 및 전류를 조정하기 위해 제2전압을 제공하는 제2전원에 접속된 제2단자를 갖는 전류 조정 수단과; 상기 제1전압 강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제1의 커패시터; 및 상기 제2전압강압 수단의 상기 제1단부에 접속된 제1단부, 및 상기 제2전원에 접속된 제2단부를 갖는 제2의 커패시터를 구비함을 특징으로 하는 차동 증폭 회로.
- 제14항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호는 차동 증폭되어 상기 반도체 집적 회로에서 미리 정한 기능 블럭으로 전송됨을특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극,및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극,및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제2트랜지스터와; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 상기 제2전원에 접속된 제2전류 전극을 갖는 제4트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제1의커패시터와; 상기 제4트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제2의 커패시터와; 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 제1전압 강압 수단; 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제1단부와, 상기 제3전원에 접속된 제2단부를 갖는 제2전압 강압 수단을 구비하고,상기 제1신호와 제2신호 사이의 전위차가 증폭되어 상기 제1 및 제2트랜지스터의 상기 제1전류 전극으로부터 출력되는 것을 특징으로 하는 차동 증폭 회로.
- 제16항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1의 저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에 접속된 제1단자,상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는 차동 증폭 회로.
- 제16항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1의 전원에 접속된 입력 단자와, 같은 값의 출력 전류를제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단(current mirror means)과; 상기 전류 미러 수단의 상기 제1의출력 단자에 접속된 제1전류 전극, 제1의 입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1의 트랜지스터와; 상기 전류 미러 수단의 상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제2트랜지스터의 상기 제2전류 전극에 접속된 제1전류 전극, 제어 전극, 및 상기 제2전원에 접속된 제2전류 전극을 갖는 제4트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제1의 커패시터와; 상기 제4트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제4트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 제2의 커패시터와; 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 제1전압 강압 수단; 및 상기 제4트랜지스터의상기 제어 전극에 접속된 제1단부와, 상기 제3전원에 접속된 제2단부를 갖는 제2전압 강압 수단을 구비하는 것을 특징으로 하는 차동 증폭 회로.
- 제19항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 각각 제1전압을 제공하는 제1전원에 접속된 제1단부와, 제2단부를 갖는 제1 및제2부하와; 상기 제1부하의 상기 제2단부에 접속된 제1전류 전극, 제1입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제1트랜지스터와; 상기 제2부하의 상기 제2단부에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극,및 상기 제1트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1 및 제2트랜지스터의 상기 제2전류 전극에 공통으로 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기제어 전극에 접속된 제2단부를 갖는 커패시터; 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 전압 강압 수단을 구비하는 것을 특징으로 하는 차동 증폭 회로.
- 제21항에 있어서, 상기 제1부하는, 상기 제1전원에 접속된 제1단자, 상기 제1트랜지스터의 상기 제1전류전극에 접속된 제2단자, 및 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제1저항 수단을 포함하고, 상기 제2부하는, 상기 제1전원에서 접속된 제1단자, 상기 제2트랜지스터의 상기 제1전류 전극에 접속된 제2단자, 및 상기 제1트랜지스터의 상기 제1전류 전극에 접속된 제어 단자를 가지며, 상기 제어 단자에서의 전압에 응답하여 저항을 변화시키는 제2의 저항 수단을 포함하는 것을 특징으로 하는차동 증폭 회로.
- 제21항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
- 차동 증폭 회로에 있어서; 제1전압을 제공하는 제1의 전원을 접속된 입력 단자, 같은 값의 출력 전류를제공하는 제1 및 제2의 출력 단자를 갖는 전류 미러 수단과; 상기 전류 미러 수단의 상기 제1의 출력 단자에 접속된 제1전류 전극, 제1의 입력 신호를 수신하는 제어 전극, 및 제2의 전류 전극을 갖는 제1트랜지스터와; 상기 전류 미러 수단의상기 제2출력 단자에 접속된 제1전류 전극, 제2의 입력 신호를 수신하는 제어 전극, 및 제2전류 전극을 갖는 제2트랜지스터와; 상기 제1 및 제2트랜지스터의 상기 제2전류 전극에 공통으로 접속된 제1전류 전극, 제어 전극, 및 제2전압을 제공하는 제2전원에 접속된 제2전류 전극을 갖는 제3트랜지스터와; 상기 제3트랜지스터의 상기 제1전류 전극에 접속된 제1단부, 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제2단부를 갖는 커패시터; 및 상기 제3트랜지스터의 상기 제어 전극에 접속된 제1단부, 및 상기 제1전압과 상기 제2전압의 중간 레벨에 있는 제3전압을 제공하는 제3전원에 접속된 제2단부를 갖는 전압 강압 수단을 구비하는 것을 특징으로 하는 차동 증폭 회로.
- 제24항에 있어서, 상기 차동 증폭 회로는 반도체 집적 회로에서 사용되고, 상기 반도체 집적 회로에서 메모리셀 어레이로부터 읽혀진 한 쌍의 신호가 차동 증폭되어 상기 반도체 집적 회로 안의 미리 정한 기능 블럭으로 전송됨을 특징으로 하는 차동 증폭 회로.
- CMOS 인버터에 있어서; 반도체 기판 위에 형성되고 제1 및 제2전압을 제공하는 전원에 각각 접속된 제1및 제2전원 선과; 상기 반도체 기판 위에 형성되고 상기 제1전원 선에 접속된 소스, 드레인, 및 입력 신호를 수신하는 게이트를 갖는 P채널 전계효과 트랜지스터와; 상기 반도체 기판 위에 형성되고 상기 제2전원 선에 접속된 소스, 상기 P채널전계 효과 트랜지스터의 드레인에 접속된 드레인, 상기 입력 신호를 수신하는 게이트를 갖는 N채널 전계 효과 트랜지스터와; 상기 P채널 전계 효과 트랜지스터의 상기 소스에 인접하여 상기 반도체 기판 위에 형성되고 상기 제1전원에 접속된제1단부와 상기 P채널 전계 효과 트랜지스터의 상기 소스에 접속된 제2단부를 갖는 제1커패시터; 및 상기 N채널 전계 효과 트랜지스터의 상기 소스에 인접하여 상기 반도체 기판 위에 형성되고 상기 제2전원에 접속된 제1단부와 상기 N채널 전계 효과 트랜지스터의 상기 소스에 접속된 제2단부를 갖는 제2커패시터를 구비함을 특징으로 하는 CMOS 인버터.
- 펄스폭 변조 처리 수단에 의해서 반도체 집적 회로 내의 데이터 전송에 사용되는 펄스폭 변조용 복조회로에 있어서; 각각 다르게 미리 결정된 시간이 경과된 후 펄스 신호의 상승 에지의 수납아래 복수개의 샘플링 신호를 발생하는 샘플링 신호 발생 수단과; 상기 복수개의 샘플링 신호에 대응 관계로 제공되고 그와 관련된상기 샘플링 신호 및상기 펄스 신호를 수신하며, 상기 샘플링 신호의 수납 이전에 상기 펄스 신호의 하강에지가 수신되는지의 여부를 지시하는 검출 신호를 출력하도록 상기 펄스 신호의 상기 상승 에지의 수납 후에동작 가능한 복수개의 샘플링 수단; 및 상기샘플링 신호의 수납 이전에 상기 펄스 신호의 상기 하강 에지가 수신되는가를 상기 복수개의 샘플링 수단 중에서 어떤 샘플링 수단이 판정하는가에 의존하는 데이터를 발생하기위한 인코더를 구비함을 특징으로 하는 펄스폭 변조용 복조 회로.
- 샘플링 회로에 있어서; 제1샘플링 회로를 수납하여 상기 제1샘플링 신호의 반전 논리 값을 출력하는 인버터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 제1도전형의제1절연 게이트 트랜지스터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전류 전극 및 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 제2도전형의 제2절연 게이트 트랜지스터와; 샘플링될 신호를 수신하는 제어 전극, 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류전극을 갖는상기 제2도전형의 제3절연 게이트 트랜지스터와; 제2샘플링 신호를 수신하는 제어 전극, 제2전원에 접속된 제1전류 전극,및 상기 제3절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 상기 제2도전형의 제4절연 게이트 트랜지스터와; 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 상기 제1도전형의 제5절연 게이트 트랜지스터와; 상기 제1샘플링 신호를 수신하는 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제6절연 게이트 트랜지스터; 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제7절연 게이트 트랜지스터를 구비함을 특징으로 하는 샘플링 회로.
- 펄스폭 변조 처리의 수단에 의한 반도체 집적 회로 내의 데이터 전송에 사용되는 펄스폭 변조용 복조 회로에 있어서, 상기 복조 회로는; 펄스 신호의 상승 에지의 수납 시간으로부터 각각 상이하게 미리 결정된 시간이 경과한후 복수개의 샘플링 신호를 발생하는 샘플링 신호 발생 수단과; 상기 복수개의 샘플링 신호에 대응하는 관계로 제공되고그와 관련된 상기 샘플링 신호 및 펄스 신호를 수신하며, 상기 펄스 신호의 하강 에지가 상기 샘플링 신호의 수납 이전에수신되는지의 여부를 지시하는 검출 신호를 출력하도록 상기 펄스 신호의 그 상승 에지의 수납 후에 동작 가능한 복수개의 샘플링 수단; 및 상기 복수개의 샘플링 수단 중에서, 상기 펄스 신호의 그 하강 에지가 상기 샘플링 신호의 수납 이전에 수신된 것인지를 판정하는 샘플링 수단에 의존하는 데이터를 발생하기 위한 인코더를 구비하고, 상기 복수개의 샘플링수단의 각각은; 상기 복수개의 샘플링 신호에 포함된 제1샘플링 신호를 수신하여 상기 제1샘플링 신호의 반전 논리 값을출력하는 인버터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는제1도전형의 제1절연 게이트 트랜지스터와; 상기 인버터의 출력을 수신하는 제어 전극, 제1전류 전극, 및 상기 제1절연게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 제2도전형의 제2절연 게이트 트랜지스터와; 샘플링될 신호를 수신하는 제어 전극, 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 제2도전형의 제3절연 게이트 트랜지스터와; 상기 복수개의 샘플링 신호에 포함된 제2샘플링 신호를 수신하는 제어 전극, 제2전원에 접속된 제1전류 전극, 및 상기 제3절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된제2전류 전극을 갖는 그 제2도전형의 제4절연 게이트 트랜지스터와; 상기 제1절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제1전원에 접속된 제1전류 전극, 및 제2전류 전극을 갖는 그 제1도전형의 제5절연 게이트트랜지스터와; 상기 제1샘플링 신호를 수신하는 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제6절연 게이트 트랜지스터; 및 상기제5절연 게이트 트랜지스터의 상기 제2전류 전극에 접속된 제어 전극, 상기 제2전원에 접속된 제1전류 전극, 및 상기 제2절연 게이트 트랜지스터의 상기 제1전류 전극에 접속된 제2전류 전극을 갖는 그 제2도전형의 제7절연 게이트 트랜지스터를 포함하는 것을 특징으로 하는 펄스폭 변조용 복조 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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