KR940004825A - 디램(DRAM) 셀(Cell) 제조방법 - Google Patents

디램(DRAM) 셀(Cell) 제조방법 Download PDF

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Abstract

본 발명은 DPSG셀에 관한 것으로 종래의 비트라인 콘택 형성시 셀프 얼라인드 콘택을 함으로써 절연막 두께가 한정되어 게이트와 비트라인간의 기생 커패시턴스가 커질수 있으며 쇼트 될 수 있는 문제점은 개선하기 위한 것이다.
이와같은 본 발명은 플러그를 이용한 듀얼 플레이트 스택 커패시터로써 기판에 게이트와 소오스/드레인 영역을 형성하고 전면에 절연막을 형성한 다음 스토리지 노드 콘택을 형성하고 평탄하게 플러그를 형성한다.
그리고 비트라인 콘택 및 비트라인을 형성하고 제1플레이트를 형성한뒤 제1플레이트 측벽에 제1유전체막을 형성하고 제2유전체막과 플러그에 걸쳐 2중의 스토리지 노드를 형성한 다음 다시 제2유전체막을 증착하고 그위에 플레이트를 형성한 방법이다.
따라서 기생 커패시턴스가 줄고 커패시터 면적이 증가한다.

Description

디램(DRAM) 셀(Cell) 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 디램 셀 공정단면도.

Claims (4)

  1. 제1도전형 기판(21)위에 필드영역과 액티브 영역을 정의하고 게이트(22), 캡게이트 절연막(24), 측벽절연막(23)을 형성하는 제1공정과, 게이트(22)사이의 액티브 영역 기판(21)에 제2도전형 이온 주입으로 제1, 제2불순물영역(25,26)을 형성하는 제2공정과, 전면에 제1절연막(27)을 형성하고 제2불순물영역(26) 상측의 제1절연막(27)을 제거하는 제3공정과, 전면에 플러그용 제1전도성물질을 증착하고 에치백하여 제2불순물영역 상측에 스토리지 노드용 플러그(28)을 형성하는 제4공정과, 전면에 비트라인 버퍼 절연막(29)을 증착하고 포토 에치로 비트 라인 콘택을 형성하고 제5공정과, 전면에 제2전도성물질과 제2절연막(31)을 증착하고 비트라인 버퍼 절연막(29)까지 선택적으로 제거하여 콘택부위에 비트라인(30)을 형성하는 제6공정과, 전면에 제3절연막(32)을 형성하고 제3절연막(32) 위에 플레이트용 제3전도성 물질(33)을 평탄하게 증착하고 제3전도성물질(33)위에 제4절연막 (34)을 형성하는 제7공정과, 상기 제3전도성물질(33)과 제4절연막(34)을 선택적으로 제거하여 비트라인 상측과 필드영역에 제1플레이트를 형성하는 제8공정과, 제1플레이트 측벽에 제1유전체막(35)과 스토리지 노드용 제4전도성물질(36)을 형성하는 제9공정과, 제4전도성물질(35)과 플러그(28)에 걸쳐 스토리지 노드용 제5전도성물질(37)을 형성하는 제10공정과, 제1유전체막(35)과 연결되도록 제5전도성물질(37)에 걸쳐 제2유전체막(38)을 형성하는 제11공정과, 상기 제4절연막(34)를 제거하고 전면에 플레이트용 제5전도성 물질을 제3전도성 물질(35)과 연결되도록 형성하는 제12공정으로 이루어짐을 특징으로 하는 디램 셀 제조방법.
  2. 제1항에 있어서, 제6공정의 비트라인 형성시, 게이트(22)상측의 비트라인 측벽에 비트라인 버퍼 절연막(29)이 남아있도록 함을 특징으로 하는 디램 셀 제조방법.
  3. 제1항에 있어서, 절연막(23, 24, 27, 29, 31, 32, 34)을 산화막으로 함을 특징으로 함을 특징으로 디램 셀 제조방법.
  4. 제1항에 있어서, 제1, 제2, 제3, 제4, 제5전도성물질은 도핑된 폴리실리콘으로 함을 특징으로 함을 특징으로 하는 디램 셀 제조방법.
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