KR960043227A - 디램(dram) 셀 및 그 제조 방법 - Google Patents

디램(dram) 셀 및 그 제조 방법 Download PDF

Info

Publication number
KR960043227A
KR960043227A KR1019960017324A KR19960017324A KR960043227A KR 960043227 A KR960043227 A KR 960043227A KR 1019960017324 A KR1019960017324 A KR 1019960017324A KR 19960017324 A KR19960017324 A KR 19960017324A KR 960043227 A KR960043227 A KR 960043227A
Authority
KR
South Korea
Prior art keywords
layer
trench
source
rti
region
Prior art date
Application number
KR1019960017324A
Other languages
English (en)
Other versions
KR100437551B1 (ko
Inventor
볼프강 뢰스너
로타르 리쉬
프란쯔 호프만
볼프강 크라우트슈나이더
Original Assignee
알베르트 발도르프 · 롤프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알베르트 발도르프 · 롤프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 알베르트 발도르프 · 롤프 옴케
Publication of KR960043227A publication Critical patent/KR960043227A/ko
Application granted granted Critical
Publication of KR100437551B1 publication Critical patent/KR100437551B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

각 저장 셀을 위한 DRAM 셀은 수직 MOS 트랜지스터, 저장 캐패시터의 메모리 노드에 연결되는 제1소스/드레인 영역, 게이트 전극(13)에 의해 고리 모양으로 밀폐된 채널 영역(3) 및 매립 비트 라인에 연결된 제2소스/드레인 영역을 포함한다. 단지 두 마스크를 이용하여 상기 DRAM 셀 배열은 4F2의 저장 셀 면적으로 제조될 수 있고, 각각의 기술에서 F는 최소 제조 가능 구조 크기이다.

Description

디램(DRAM) 셀 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 게이트 전극의 형성과 저장 캐패시터 제조 후 제4도의 반도체 기판의 단면도.

Claims (14)

  1. 각각 판독 트랜지스터와 저장 캐패시터를 구비하는 DRAM 셀을 포함하며, 각각의 판독 트랜지스터는 반도체 기판에 집적된 수직 MOS 트랜지스터로서 디자인 되고, 상기 수직 MOS 트랜지스터의 제1소스/드레인 영역(4)은 상기 기판의 주 표면(5)에 인접하고, 상기 수직 MOS 트랜지스터의 제2 소스/드레인 영역(4)은 상기 기판에 매립된 비트 라인(2)에 인접하고, 상기 수직 MOS 트랜지스터의 게이트 산화막(12)과 게이트 전극(13)은 상기 2소스/드레인 영역(2,4) 사이에 배열된 채널 영역(3)을 환상으로 둘러싸고, 워드 라인을 따라 이웃하는 수직 MOS 트랜지스터의 상기 게이트 전극(13)은 서로 인접하고, 각각의 상기 저장 캐패시터는 상기 주표면(5)에 인접하는 상기 제1소스/드레인 영역의 하나에 연결된 메모리 노드를 구비하는 것을 특징으로 하는 DRAM 셀.
  2. 제1항에 있어서, 비트 라인을 따라 이웃하는 수직 MOS 트랜지스터의 상기 제2소스/드레인 영역(2)은 도핑 영역(2)을 통해 서로 연결되고, 각 워드 라인은 서로 인접하는 상기 게이트 전극(13)에 의해 형성되는 것을 특징으로 하는 DRAM 셀.
  3. 제1항 또는 제2항에 있어서, 상기 반도체 기판은 적어도 상기 DRAM 셀 영역에 단결정 실리콘을 포함하고, 상기 소스/드레인 영역(2,4)과 상기 채널 영역(3)은 상기 반도체 기판내에 도핑 영역으로 디자인 되고, 상기 비트 라인은 상기 반도체 기판 및/ 또는 에피텍셜 성장된 CoSi2층에 도핑 영역으로서 디자인되고, 상기 게이트 전극(13)은 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 DRAM 셀.
  4. 제1항 또는 제2항에 있어서, 각 저장 캐패시터는 상기 주 표면(5)에 메모리 노드로서 인접하는 제1소스/드레인 영역(4), 상기 메모리 노드 상에 배열된 캐패시터 유전체(15) 및 캐패시터 플레이트(16)로 형성된 것을 특징으로 하는 DRAM 셀.
  5. 제4항에 있어서, 상기 캐패시터 유전체(15)는 바륨 스트론튬 티탄산염, 스트론튬 티탄산염 또는 납 지르콘산염 티탄산염 중의 어느 하나를 포함하는 것을 특징으로 하는 DRAM 셀.
  6. 제4항에 있어서, 상기 캐패시터 유전체(15)는 연속적인 층으로 디자인 되는 것을 특징으로 하는 DRAM 셀.
  7. DRAM 셀 제조 방법에 있어서, 각각 판독 트랜지스터와 저장 캐패시터를 가진 저장 셀을 제조하는 단계와, 반도체 기판에 매립된 비트 라인(2)을 제조하는 단계와, 상기 반도체 기판에 수직 MOS 트랜지스터로 상기 판독 트랜지스터를 형성하는단계를 포함하는데, 상기 반도체 기판의 주 표면(5)에 인접하고 상기 수직 MOS 트랜지스터의 각각의 제1소스/드레인 영역(2)은 상기 매립 비트 라인의 하나에 인접하고, 수직 MOS 트랜지스터의 상기 게이트 산화막(12)과 게이트 전극(13)은 상기 두 소스/드레인 영역(2,4) 사이에 배열된 환상으로 채널 영역(3)을 둘러싸고, 워드 라인을 따라 이웃하는 수직 MOS 트랜지스터를 상기 수직 MOS 트랜지스터의 게이트 전극(13)이 서로 인접하는 방식으로 배열하는 단계와, 상기 제1소스/드레인 영역(4)에 전기적으로 연결되는 메모리 노드로 가진 각각의 저장 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 셀 제조 방법.
  8. 제7항에 있어서, 상기 반도체 기판은 제1도전성 타입으로 도핑된 제1층(3), 상기 제1도전성 타입과 반대의 제2도전성 타입으로 도핑된 제2층(3) 및 상기 제1도전성 타입으로 도핑되어 상기 주 표면(5)에 인접하는 제3층(4)을 포함하고, 각각 스티립 모양이고 본질적으로 평행하게 연장되어 상기 제1층(2), 상기 제2층(3) 및 상기 제3층(4)을 관통하는 제1트렌치(8)가 에칭되고, 상기 제1트렌치(8)가 제1절연체 구조(9)로 채워지고, 각각 스트립 모양이고, 본질적으로 평행하게 연장되고, 상기 제1트렌치(8)을 가로질러 상기 제1층(2)을 관통하지 않고 상기 제1층(2)으로 연장되는 제2트렌치(10)가 에칭되고, 상기 제2트렌치(10)가 제2절연체 구조(11)로 채워지고, 상기 제2트렌치의 폭은 상기 제1트렌치의 폭보다 더 크고, 상기 제1절연체 구조(9)와 상기 제2절연체 구조(11)는 상기 구조화 된 제2층(3)과 제3층(4)의 표면이 상기 제1트렌치(8) 및 제2트렌치(10)의 측면에서 노출될 때까지 상기 반도체 재료에 대하여 선택적으로 에칭되고, 적어도 상기 제2층(3)의 노출된 표면을 커버하는 게이트 산화막(12)이 형성되고, 게이트 전극(13)을 형성하기 위하여, 본질적으로 균일한 에지 커버리지를 가진 도핑된 폴리실리콘 층(13')이 제조되고, 상기 도핑된 폴리실리콘층(13')의 두께는 상기 폴리실리콘층이 상기 제1트렌치를 채우지만 상기 제2트렌치는 채우지 않을 만큼의 두께가 되고, 상기 도핑된 폴리실리콘층(13')은 도핑된 폴리실리콘 스페이서가 상기 제2트렌치의 측면에 형성되도록 이방성 에칭 백 되고, 상기 제2절연체 구조(11)의 표면은 상기 제2트렌치에 노출되고, 반면에 상기 제1트렌치(8) 내의 도핑된 폴리실리콘에 의해 상기 제1절연체 구조의 표면은 커버되고, 상기 게이트 전극(13)을 커버하는 제3절연체 구조(14)가 제조되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  9. 제8항에 있어서, 상기 제1트레치(8)을 에칭하기 위해 제1트렌치 마스크가 사용되고, 상기 제1트렌치 마스크를 형성하기 위하여 제1 SiO2층(6)이 증착되어 사진 인쇄 처리에 의해 구조화되고, 본질적으로 균일한 에지 커버리지를 가진 제2 SiO2층이 증착되고, 이방성 에칭 백 되어 상기 구조화 된 제1 SiO2층(6)의 측면에 상기 제1트렌치(8)의 폭을 한정하는 SiO2스페이서(7)가 제조되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  10. 제8항 또는 제9항에 있어서, 상기 반도체 기판은 적어도 상기 DRAM 셀의 영역에 단결정 실리콘을 포함하고, 상기 제1층(2), 상기 제2층(3) 및 상기 제3층(4)은 에피텍셜 성장되는 것을 특징으로 하는 DRAM셀 제조 방법.
  11. 제10항에 있어서, 상기 제1트렌치(8)의 에칭 동안에 관통되는 에피텍셜 성장된 CoSi2도전층은 상기 제1층(2) 아래에 제조되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  12. 제7항 또는 제8항에 있어서, 상기 저장 캐패시터를 형성하기 위해, 캐패시터 유전체(15)와 캐패시터 플레이트(16)가 상기 제1소스/드레인 영역(4)상에 부가되고, 동시에 상기 제1소스/드레인 영역(4)이 메모리 노드로서 작용하는 것을 특징으로 하는 DRAM 셀 제조 방법.
  13. 제12항에 있어서, 상기 캐패시터 유전체(15)는 바륨 스트론튬 티탄산염, 스트톤튬 티탄산염 또는 납지르콘산염 티탄산염 중의 어느 하나를 포함하는 것을 특징으로 하는 DRAM 셀 제조 방법.
  14. 제12항에 있어서, 상기 캐패시터 유전체(15)는 연속적인 층으로 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960017324A 1995-05-24 1996-05-22 디램(dram)셀및그제조방법 KR100437551B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19519160A DE19519160C1 (de) 1995-05-24 1995-05-24 DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19519160.9 1995-05-24

Publications (2)

Publication Number Publication Date
KR960043227A true KR960043227A (ko) 1996-12-23
KR100437551B1 KR100437551B1 (ko) 2004-12-03

Family

ID=7762822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960017324A KR100437551B1 (ko) 1995-05-24 1996-05-22 디램(dram)셀및그제조방법

Country Status (8)

Country Link
US (1) US5817552A (ko)
EP (1) EP0744771B1 (ko)
JP (1) JP3589791B2 (ko)
KR (1) KR100437551B1 (ko)
AT (1) ATE205019T1 (ko)
DE (2) DE19519160C1 (ko)
HK (1) HK1003545A1 (ko)
TW (1) TW293947B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037127A (ko) * 1999-10-14 2001-05-07 김선일 가상 현실 기술을 이용한 정신 치료 방법 및 시스템
US7006504B2 (en) 2000-10-23 2006-02-28 Electronics And Telecommunications Research Institute VC merging apparatus and method for establishing/terminating connection thereof
US8008698B2 (en) 2007-11-09 2011-08-30 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertical channel transistors and related methods

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19637389C1 (de) * 1996-09-13 1997-10-16 Siemens Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
DE19718721C2 (de) * 1997-05-02 1999-10-07 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19723936A1 (de) * 1997-06-06 1998-12-10 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
EP0899790A3 (de) 1997-08-27 2006-02-08 Infineon Technologies AG DRAM-Zellanordnung und Verfahren zu deren Herstellung
DE59814170D1 (de) 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
TW406406B (en) * 1998-01-12 2000-09-21 Siemens Ag DRAM-cells arrangement and its production method
DE19805712A1 (de) * 1998-02-12 1999-08-26 Siemens Ag Speicherzellenanordnung und entsprechendes Herstellungsverfahren
DE19811882A1 (de) * 1998-03-18 1999-09-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
EP0945901A1 (de) * 1998-03-23 1999-09-29 Siemens Aktiengesellschaft DRAM-Zellenanordnung mit vertikalen Transistoren und Verfahren zu deren Herstellung
EP1068645B1 (de) * 1998-03-24 2014-05-07 Infineon Technologies AG Speicherzellenanordnung und verfahren zu ihrer herstellung
US6172390B1 (en) 1998-03-25 2001-01-09 Siemens Aktiengesellschaft Semiconductor device with vertical transistor and buried word line
EP1116270A1 (de) * 1998-09-25 2001-07-18 Infineon Technologies AG Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
KR100419538B1 (ko) * 1998-09-30 2004-02-21 인피니언 테크놀로지스 아게 집적 회로 장치용 홈을 가진 기판 및 그 제조 방법
JP2006339669A (ja) * 1999-03-03 2006-12-14 Elpida Memory Inc 半導体集積回路装置
KR100761637B1 (ko) 1999-03-03 2007-09-27 엘피다 메모리, 아이엔씨. 반도체 집적 회로 장치 및 그 제조 방법
US6201730B1 (en) * 1999-06-01 2001-03-13 Infineon Technologies North America Corp. Sensing of memory cell via a plateline
US6379577B2 (en) 1999-06-10 2002-04-30 International Business Machines Corporation Hydrogen peroxide and acid etchant for a wet etch process
US6355520B1 (en) * 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
DE10011672A1 (de) * 2000-03-10 2001-09-20 Infineon Technologies Ag Integrierte DRAM-Speicherzelle sowie DRAM-Speicher
US6537870B1 (en) * 2000-09-29 2003-03-25 Infineon Technologies Ag Method of forming an integrated circuit comprising a self aligned trench
US6570207B2 (en) 2000-12-13 2003-05-27 International Business Machines Corporation Structure and method for creating vertical capacitor and anti-fuse in DRAM process employing vertical array device cell complex
US6977203B2 (en) * 2001-11-20 2005-12-20 General Semiconductor, Inc. Method of forming narrow trenches in semiconductor substrates
DE10162578A1 (de) 2001-12-19 2003-08-21 Infineon Technologies Ag Schicht-Anordnung, Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7696567B2 (en) * 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
US20070238251A1 (en) * 2006-04-05 2007-10-11 M-Mos Semiconductor Sdn. Bhd. Method of forming sub-100nm narrow trenches in semiconductor substrates
KR100791070B1 (ko) * 2006-06-01 2008-01-02 삼성전자주식회사 반도체 메모리 장치
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100948093B1 (ko) * 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US8072345B2 (en) * 2008-02-14 2011-12-06 Darren Gallo Electronic flare system and apparatus
KR101036927B1 (ko) * 2008-12-31 2011-05-25 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
JP4757317B2 (ja) * 2009-01-26 2011-08-24 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
KR101609252B1 (ko) 2009-09-24 2016-04-06 삼성전자주식회사 매몰 워드 라인을 구비한 반도체 소자
KR101902486B1 (ko) 2012-05-16 2018-11-13 삼성전자주식회사 Ｍｏｓ 트랜지스터
CN114334967A (zh) * 2020-09-30 2022-04-12 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN116801610A (zh) * 2022-03-15 2023-09-22 长鑫存储技术有限公司 半导体器件及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6021558A (ja) * 1983-07-15 1985-02-02 Mitsubishi Electric Corp バイポ−ラ型半導体集積回路装置
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
JP2507502B2 (ja) * 1987-12-28 1996-06-12 三菱電機株式会社 半導体装置
JPH01248557A (ja) * 1988-03-29 1989-10-04 Toshiba Corp 半導体記憶装置およびその製造方法
JPH02198170A (ja) * 1989-01-27 1990-08-06 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH0834302B2 (ja) * 1990-04-21 1996-03-29 株式会社東芝 半導体記憶装置
JP2932635B2 (ja) * 1990-08-11 1999-08-09 日本電気株式会社 半導体記憶装置
EP0516031A1 (en) * 1991-05-29 1992-12-02 Ramtron International Corporation Stacked ferroelectric memory cell and method
KR940006679B1 (ko) * 1991-09-26 1994-07-25 현대전자산업 주식회사 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
JPH0621558A (ja) * 1992-06-30 1994-01-28 Tdk Corp ポリマー微小球レーザの製造方法
US5362665A (en) * 1994-02-14 1994-11-08 Industrial Technology Research Institute Method of making vertical DRAM cross point memory cell
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010037127A (ko) * 1999-10-14 2001-05-07 김선일 가상 현실 기술을 이용한 정신 치료 방법 및 시스템
US7006504B2 (en) 2000-10-23 2006-02-28 Electronics And Telecommunications Research Institute VC merging apparatus and method for establishing/terminating connection thereof
US8008698B2 (en) 2007-11-09 2011-08-30 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertical channel transistors and related methods

Also Published As

Publication number Publication date
DE59607562D1 (de) 2001-10-04
DE19519160C1 (de) 1996-09-12
KR100437551B1 (ko) 2004-12-03
EP0744771A1 (de) 1996-11-27
JPH08330532A (ja) 1996-12-13
JP3589791B2 (ja) 2004-11-17
US5817552A (en) 1998-10-06
EP0744771B1 (de) 2001-08-29
HK1003545A1 (en) 1998-10-30
TW293947B (ko) 1996-12-21
ATE205019T1 (de) 2001-09-15

Similar Documents

Publication Publication Date Title
KR960043227A (ko) 디램(dram) 셀 및 그 제조 방법
KR910009786B1 (ko) 반도체 메모리장치 및 제법
KR950009890B1 (ko) 반도체기억장치
KR0163759B1 (ko) 반도체장치 및 반도체기억장치
US5442584A (en) Semiconductor memory device and method for fabricating the same dynamic random access memory device construction
US4717942A (en) Dynamic ram with capacitor groove surrounding switching transistor
KR960043226A (ko) 디램 셀(dram) 및 그 제조 방법
KR930006930A (ko) 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
KR970706607A (ko) 적층 커패시터 셀을 가지는 멀티메가비트 다이내믹 메모리용의 분할 폴리실리콘 cmos 공정(split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells)
KR860001469A (ko) 반도체 기억장치와 그 제조방법
KR960043238A (ko) 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법
US6420228B1 (en) Method for the production of a DRAM cell configuration
KR970707580A (ko) 수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors)
KR100673673B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
KR100415975B1 (ko) 전계 효과 제어 트랜지스터 및 그의 제조 방법
KR100423765B1 (ko) 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법
KR960019727A (ko) 반도체 메모리장치 및 그 제조방법
US6087692A (en) DRAM cell configuration and method for its fabrication
JPS61174670A (ja) Ｄｒａｍセルおよびその製作方法
KR860003658A (ko) 반도체 기억장치의 제조방법
JP2001185704A (ja) Ｄｒａｍセルアレイおよびその製造方法
KR960019728A (ko) 반도체 메모리장치 및 그 제조방법
JPH05291518A (ja) 半導体装置及びその製造方法
KR900019237A (ko) 홈에 배치된 2전극 캐패시터를 갖는 반도체 메모리 구조와 그것의 제작방법
JPS6362370A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080528

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee