KR950005466B1 - 디램셀 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims 3
- 238000000034 method Methods 0.000 abstract description 11
- 238000000926 separation method Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Abstract
내용 없음.
Description
제1도는 종래의 디램셀 공정단면도.
제2도는 본 발명의 디램셀 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 게이트 폴리실리콘 6 : 캡 게이트 산화막
10 : 비정질 실리콘 11 : Wsi2, 12,12a,14,18 : 산화막
15 : 스토리지노드
본 발명은 디램셀(DRAM Cell) 제조방법에 관한 것으로 특히 백 게이트 디램셀(Back Gate DRAM Cell) 제조방법에 관한 것이다.
종래의 적층형 디램셀 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다. 제1도는 종래의 디램셀 제조공정 단면도를 나타낸 것으로서, 제1도(a)와 같이 실리콘 기판(1)에 p형 웰(Well)(2)을 형성하고 p형 웰(2) 표면에 필드산화막(3)을 형성하여 액티브 영역과 필드영역을 한정하고, 액티브 영역에 게이트 산화막(4)과 게이트 폴리실리콘(5)과 캡 게이트 산화막(6)을 차례로 형성하여 포토에치 공정으로 게이트를 형성한뒤 게이트를 마스크로 하여 실리콘 기판에 저농도 불순물 이온주입한 다음 제1도(b)와 같이 전면에 산화막을 증착하고 에치백하여 게이트에 측벽산화막(8)을 형성하고 고농도 불순물 이온주입하여(9) LDD(Lighyly Deped Draim) 구조의 소오스/드레인을 형성한다.
그리고 제1도(c)와 같이 In-Situ도핑된 비정질 실리콘(10)을 증착하고 그 위에 Wsi2층(11)과 CVD산화막(12)을 차례로 증착하고 불필요한 부분을 제거한 다음 측벽산화막(13)을 형성하여 비트라인(Bit Line)을 형성하고 격리용 산화막(14)을 도포한다.
그 다음 제1도(d)와 같이 베리드 콘택을 형성하고 스토리지 노드(15)와 유전체막 및 플레이트노드를 형성하여 디램셀을 완성한다.
그러나 종래의 디램셀의 제조방법에 있어서는 제1도(c)와 같이 비트라인과 소오스/드레인이 형성되는 기판과의 단차의 10000Å이나 되어 비트라인과 비트라인사이의 간격이 좁아 핀 구조 커패시터 하부 전극형성시 오버에치(10000Å)를 두번씩이나 해야됨으로 인해 셀 외부주변회로가 파괴될 염려가 있고, 메탈콘택 및 메탈라인 형성에도 단차가 심해 공정이 어렵다.
본 발명은 이와같은 문제점을 해결하기 위해 안출한 것으로서, 고집적소자에 적당하도록 스탭커버리지(step coverage) 개선과 셀면적 축소를 할 수 있는 백 게이트 디램셀의 제조방법을 제공하는데 그목적이 있다.
이와같은 목적을 달성하기 위한 본 발명을 첨부된 제2도를 참조하여 보다 상세히 설명하면 다음과 같다.
제2도(a)와 같이 실리콘 기판(1)위에 격리용산화막(2)을 성장한뒤 게이트 폴리실리콘(5)을 증착하고 포토에치하여 게이트를 형성한다.
그리고 전표면에 CVD 산화막(12)을 증착하고 게이트가 형성되지 않는 CVD 산화막(12)위에 포토레지스트(16)를 마스킹하여 CVD 산화막(12)을 에치백(Etch Back)하고 포토레지스트(16)를 제거한다.
제2도(b)와 같이 PTN(Rapid Thermal Nitride)과 옥시데이션(Oxidation)하거나, RTN 및 CVD 산화막을 도포하는 공정으로 게이트 산화막(6)을 형성하고 전면에 액티브 영역의 소오스/드레인영역으로 사용할 도핑되지 않은 비정질 실리콘(17)을 도포한 다음 문턱 전압(VT) 조절을 위한 마스킹 작업 및 이온주입공정을 하고, 소오스/드레인 형성을 위한 마스킹 작업 및 이온주입을 한다음 비트라인 격리를 위한 CVD 산화막(18)을 전면에 증착한다.
그리고 제2도(c)와 같이 비트라인이 형성될 영역의 CVD 산화막(18)을 제거하여 콘택을 형성한 다음, 인시투 도핑된 비정질 실리콘(10)을 증착 및 에치백하고 그위에 Wsi2층(11)과 CVD 산화막(12a)을 차례로 스퍼터링 또는 CVD법으로 증착하고 불필요한 부분을 제거하여 비트라인을 형성한다.
그후, 측벽산화막(13)을 형성하고 격리용 산화막(14)을 형성한 다음 제2도(d)와 같이 스토리지 노드 형성을 위한 베리드 콘택을 형성하여 스토리지 노드(15)와 유전체막 및 플레이트 노드를 형성하여 본 발명의 디램셀을 완성한다.
이상에서 설명한 바와같이 본 발명은 비트라인과 소오스/드레인이 형성된 기판과 단차가 6000Å 정도에서 스텝커버리지가 개선되고 커패시터와 메탈라인 공정이 쉬울 뿐만아니라 셀 사이즈를 2/3로 줄일수 있는 효과가 있다.
Claims (1)
- 기판위에 격리용 제1절연막을 형성하는 공정과, 격리용 제1절연막위에 게이트를 형성하는 공정과, 상기 게이트와 게이트사이의 제1절연막위에 선택적으로 제2절연막을 형성하는 공정과, 상기 게이트와 제2절연막위에 반도체층을 형성하고, 게이트와 게이트 사이의 반도체층의 소오스/드레인 영역을 형성하는 공정과, 상기 반도체층위에 제3절연막을 형성하는 공정과, 소오스 영역의 제3절연막을 선택제거하여 비트라인 콘택홀을 형성하고 비트라인을 연결시키는 공정과, 드레인 영역의 제3절연막을 선택제거하여 베라드콘택을 형성하고 커패시터를 연결시키는 공정을 포함하여 이루어짐을 특징으로 하는 디램셀 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023867A KR950005466B1 (ko) | 1991-12-23 | 1991-12-23 | 디램셀 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023867A KR950005466B1 (ko) | 1991-12-23 | 1991-12-23 | 디램셀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015008A KR930015008A (ko) | 1993-07-23 |
| KR950005466B1 true KR950005466B1 (ko) | 1995-05-24 |
Family
ID=19325537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023867A KR950005466B1 (ko) | 1991-12-23 | 1991-12-23 | 디램셀 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950005466B1 (ko) |
-
1991
- 1991-12-23 KR KR1019910023867A patent/KR950005466B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015008A (ko) | 1993-07-23 |
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