KR100414730B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 플레이트 전극을 먼저 형성하면서, 플레이트 전극을 워드라인이나 비트라인에도 연결되게 하여 인터-커넥션(inter connection)으로 사용하도록 하며, 플레이트 전극을 형성한 후 고유전체를 형성한 다음 전하축전용 전극을 형성하는 공정 순서로 진행함으로써 종래의 복잡한 공정 순서를 단순화시킬 수 있고, 이로 인한 제조 공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 캐패시터 형성방법이다.

Description

반도체 소자의 캐패시터 형성방법{Method for manufacturing capacitor of semiconductor device}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 주변회로 영역의 메탈 콘택을 동시에 형성하여 공정 수를 줄일 수 있고, 공정의 안정화를 이룰 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

일반적으로 캐패시터를 형성하기 위한 종래의 기술에서는, 전하축전 전극을 형성한 후, 고유전체를 증착하여 플레이트 전극을 형성하고, 후속공정으로 워드라인이나 비트라인에 연결되는 콘택을 형성한 후, 메탈라인을 형성하는 방법을 사용하였다.

그러나 상기한 종래의 방법은 캐패시터 형성에 따른 공정이 추가되어 공정 수가 늘어나게 되고, 이로 인해 제조 공정이 복잡해져 생산수율 및 소자의 신뢰성이 저하되는 문제점이 있다.

따라서 상기한 종래의 문제점을 감안하여, 본 발명은 플레이트를 먼저 형성하면서 상기 플레이트 전극을 워드라인이나 비트라인에도 연결되게 하여 인터-커넥션으로 사용되게 하고 고유전체를 형성한 후 전하축전 바닥전극을 형성하는 순서로 진행하는 방법을 사용함으로써 공정수를 감소시켜 생산 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1g 는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도

도 2a 내지 도 2g 는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도

< 도면의 주요 부분에 대한 부호의 설명 >

1 : 액티브 영역 2 : 소자분리 산화막

3 : 제1 플러그 폴리 4 : 제 1 절연막

5 : 워드라인 6 : 제 2 절연막

7 : 비트라인 8 : 제 3 절연막

9 : 제2 플러그 폴리 10a, 10b : 콘택홀11 : 제 4 절연막 12 : 플레이트 전극13 : 제 5 절연막 14 : 고유전막15 : 저장 전극 16 : 제 6 절연막

상기 목적을 달성하기 위한 본 발명의 방법에 의한 반도체 소자의 캐패시터 형성방법은,반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;전체구조 상부에 제3 절연막(8)을 증착한 후, 셀 영역의 상기 제1 플러그 폴리(3) 상부에 위치한 상기 제3 절연막(8)을 콘택식각하여 하여 상기 제1 플러그 폴리(3)의 상부를 노출시키는 콘택홀을 형성하는 단계와;상기 콘택홀을 매립하는 제2 플러그 폴리(9)를 형성하는 단계와;전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7)의 상부를 노출시키는 콘택홀(10a, 10b)을 형성하는 단계와;전체구조 상부에 상기 콘택홀(10a, 10b)을 매립하는 플레이트 전극용 물질(12)을 형성하는 단계와;제5 절연막(13)을 증착한 후, 식각 공정을 수행하여 상기 제2 플러그 폴리(9)의 상부의 제5 절연막(13)과 플레이트 전극용 물질(12) 및 제4 절연막(11)을 제거하여 플레이트 전극을 형성하고 주변 회로 영역의 콘택홀(10a, 10b)를 매립하는 플레이트 전극용 물질만 남도록 하는 단계와;전체 구조 상부에 고유전물질(14)을 증착한 후, 전면식각하여 상기 셀 영역의 플레이트 전극 측벽에 스페이서를 형성하는 단계와;상기 저장 전극용 물질을 전면에 증착한 후 식각 공정을 수행하여 상기 스페이서 사이에 저장 전극을 형성하고, 상기 워드라인(5) 및 비트라인(7) 상부에 플러그 형태의 저장 전극 형성용 물질이 남도록 하는 단계와;평탄화된 제6 절연막(16)을 전면에 증착하고 제6 절연막(16)의 소정 영역을 식각한 후 상기 셀 영역의 플레이트 전극 및 주변 회로 영역의 상기 플러그 형태의 저장 전극 형성용 물질과 접속되는 메탈층을 형성하는 단계; 및

상기 메탈층을 패터닝하여 메탈라인(17, 18, 19)을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위하여 본 발명에 의한 반도체 소자의 캐패시터 형성방법은,반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;전체구조 상부에 제3 절연막(8)을 증착한 후, 셀 영역의 상기 제1 플러그 폴리(3) 상부에 위치한 상기 제3 절연막(8)을 콘택식각하여 하여 상기 제1 플러그 폴리(3)의 상부를 노출시키는 콘택홀을 형성하는 단계와;상기 콘택홀을 매립하는 제2 플러그 폴리(9)를 형성하는 단계와;전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7)의 상부를 노출시키는 콘택홀(10a, 10b)을 형성하는 단계와;전체구조 상부에 상기 콘택홀(10a, 10b)을 매립하는 플레이트 전극용 물질(12)을 형성하는 단계와;제5 절연막(13)을 증착한 후, 식각 공정을 수행하여 상기 제2 플러그 폴리(9)의 상부의 제5 절연막(13)과 플레이트 전극용 물질(12) 및 제4 절연막(11)을 제거하여 플레이트 전극을 형성하고 주변 회로 영역의 워드라인(5)과 비트라인(7) 상부에 기둥 형태의 플레이트 전극용 물질(12', 12")만 남도록 하는 단계와;고유전물질(14)을 증착한 후, 전면 식각하여 상기 플레이트 전극 및 상기 기둥 형태의 플레이트 전극용 물질(12', 12")의 측벽에 스페이서를 각각 형성하는 단계와;저장 전극용 물질을 전면에 증착한 후 식각 공정을 수행하여 상기 플레이트 전극의 스페이서 사이에 저장 전극을 형성하고 상기 주변 회로 영역의 스페이서의 측벽에 저장 전극용 물질을 잔류시키는 단계와;평탄화된 제6 절연막(16)을 전면에 증착하고 제6 절연막(16)의 소정 영역을 식각한 후 상기 셀 영역의 플레이트 전극 및 주변 회로 영역의 상기 기둥 형태의 저장 전극 형성용 물질과 접속되는 메탈층을 형성하는 단계; 및

상기 메탈층을 패터닝하여 메탈라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.

도 1a 내지 도 1g 는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도이다.

도 1a를 참조하면, 반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리실리콘(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성한다.

도 1b를 참조하면, 반도체 전체구조 상부에 제3 절연막(8)을 전면 증착하고 평탄화를 실시한 상태에서 셀 영역의 전하축전 콘택 부분의 플러그 폴리실리콘(3) 위의 상기 제3 절연막(8)을 제거하는 콘택식각을 행한 다음, 폴리실리콘층(미도시)을 증착하고, 또 전면식각을 하여 제 2 플러그 폴리(9)를 형성한다.

도 1c를 참조하면, 전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 상부를 노출시키는 콘택홀(10a, 10b)을 형성한다.

도 1d를 참조하면, 전체구조 상부에 플레이트 전극용 물질(12)을 일정 두께로 증착을 한다. 이때 비트라인 콘택과 워드라인(5) 위의 콘택을 메우면서 일정 높이로 증착한 상태 위에 제5 절연막(13)을 증착한다. 여기서, 플레이트 전극용 물질(12)은 메탈로 형성되는 것이 바람직하다.

도 1e를 참조하면, 제5 절연막(13), 플레이트 전극용 물질(12), 제4 절연막(11)의 소정 영역을 식각하여 셀 영역에서는 제1 플러그 폴리(9)를 노출시키며, 주변회로 영역에서는 콘택홀(10a, 10b)를 매립하는 플러그(12a, 12b)를 형성한다. 다음에는, 전체 구조 상부에 고유전물질(14)을 증착한다.

도 1f를 참조하면, 고유전물질(14)을 전면 식각하여 셀 영역의 플레이트 전극(12) 측벽에 스페이서를 형성한 후 잔류되게 한 후, 저장 전극용 물질을 전면에 증착한 후 셀 영역은 전면 식각을 하여 상기 스페이서 사이에 플레이트 전극을 형성하고 , 주변회로 영역은 마스크를 사용하여 기둥 형태의 플러그(12a, 12b)의 상부에만 상기 저장 전극용 물질이 남도록 한다. 여기서, 여기서, 저장 전극용 물질은 메탈로 형성되는 것이 바람직하다.

도 1g를 참조하면, 전체 구조 상부에 평탄화된 제6 절연막(16)을 증착하고 선택적으로 식각하여 셀 영역의 플레이트 전극 및 플러그(12a, 12b)의 상부의 저장 전극용 물질의 상부를 노출시키는 콘택홀을 각각 형성한다. 다음에는 상기 콘택홀을 매립하는 메탈층을 전면에 형성하고 패터닝하여 메탈라인(17, 18, 19)을 형성한다.

한편, 도 2a 내지 도 2g 는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도이다.도 2a를 참조하면, 반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리실리콘(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성한다.도 2b를 참조하면, 반도체 전체구조 상부에 제3 절연막(8)을 전면 증착하고 평탄화를 실시한 상태에서 셀 영역의 전하축전 콘택 부분의 플러그 폴리실리콘(3) 위의 상기 제3 절연막(8)을 제거하는 콘택식각을 행한 다음, 폴리실리콘층(미도시)을 증착하고, 또 전면식각을 하여 제 2 플러그 폴리(9)를 형성한다.도 2c를 참조하면, 전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 상부를 노출시키는 콘택홀(10a, 10b)을 형성한다.도 2d를 참조하면, 전체구조 상부에 플레이트 전극용 물질(12)을 일정 두께로 증착을 한다. 이때 비트라인 콘택과 워드라인(5) 위의 콘택을 메우면서 일정 높이로 증착한 상태 위에 제5 절연막(13)을 증착한다. 여기서, 플레이트 전극용 물질(12)은 메탈로 형성되는 것이 바람직하다.도 2e를 참조하면, 제5 절연막(13), 플레이트 전극용 물질(12), 제4 절연막(11)의 소정 영역을 식각하여 셀 영역에서는 제1 플러그 폴리(9)를 노출시키며, 주변회로 영역에서는 콘택홀(10a, 10b)를 매립하는 기둥 형태의 플러그(12', 12")를 형성한다. 다음에는, 전체 구조 상부에 고유전물질(14)을 증착한다.도 2f를 참조하면, 고유전물질(14)을 전면 식각하여 셀 영역의 플레이트 전극(12) 및 기둥 형태의 플러그(12', 12")의 측벽에 각각 스페이서를 형성한 후, 저장 전극용 물질을 전면에 증착하고 식각 공정을 수행하여 상기 플레이트 전극 측벽의 스페이서 사이에 저장 전극을 형성하고, 주변회로 영역은 플러그(12', 12")의 측벽의 스페이서의 측벽에 상기 저장 전극용 물질이 남도록 한다. 여기서, 저장 전극용 물질은 메탈로 형성되는 것이 바람직하다.

도 2g를 참조하면, 전체 구조 상부에 제6 절연막(16)을 증착하여 평탄화를 한 후, 셀 영역에서는 플레이트 전극(12) 위에 콘택을 형성하고, 주변회로 영역에서는 각각 워드라인(5)과 비트라인(7) 위에 형성된 플레이트 전극(12",12") 위에 콘택을 뚫고 플레이트 전극용 메탈라인(17), 워드라인용 메탈라인(18), 비트라인용 메탈라인(19)을 형성한다.도 2g를 참조하면, 전체 구조 상부에 평탄화된 제6 절연막(16)을 증착하고 선택적으로 식각하여 셀 영역의 플레이트 전극 및 플러그(12', 12")의 상부를 노출시키는 콘택홀을 각각 형성한다. 다음에는 상기 콘택홀을 매립하는 메탈층을 전면에 형성하고 패터닝하여 메탈라인을 형성한다.상기한 본 발명의 각 실시예에서 캐패시터용 플레이트 전극 형성물질(12)은 주변회로 지역의 메탈 콘택 플러그(12a, 12b, 12', 12")로 사용함과 동시에 캐패시터를 형성하도록 하고 있다.

이상 상술한 바와 같이, 본 발명의 방법은 플레이트 전극을 먼저 형성하면서, 플레이트 전극을 워드라인이나 비트라인에도 연결되게 하여 인터-커넥션(inter connection)으로 사용하, 플레이트 전극을 형성한 후 고유전체를 형성한 다음 전하축전용 전극을 형성하는 공정 순서로 진행함으로써 종래의 복잡한 공정 순서를 단순화시킬 수 있고, 이로 인한 제조 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

1. 반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;

   전체구조 상부에 제3 절연막(8)을 증착한 후, 셀 영역의 상기 제1 플러그 폴리(3) 상부에 위치한 상기 제3 절연막(8)을 콘택식각하여 하여 상기 제1 플러그 폴리(3)의 상부를 노출시키는 콘택홀을 형성하는 단계와;

   상기 콘택홀을 매립하는 제2 플러그 폴리(9)를 형성하는 단계와;

   전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7)의 상부를 노출시키는 콘택홀(10a, 10b)을 형성하는 단계와;

   전체구조 상부에 상기 콘택홀(10a, 10b)을 매립하는 플레이트 전극용 물질(12)을 형성하는 단계와;

   제5 절연막(13)을 증착한 후, 식각 공정을 수행하여 상기 제2 플러그 폴리(9)의 상부의 제5 절연막(13)과 플레이트 전극용 물질(12) 및 제4 절연막(11)을 제거하여 플레이트 전극을 형성하고 주변 회로 영역의 콘택홀(10a, 10b)를 매립하는 플레이트 전극용 물질만 남도록 하는 단계와;

   전체 구조 상부에 고유전물질(14)을 증착한 후, 전면식각하여 상기 셀 영역의 플레이트 전극 측벽에 스페이서를 형성하는 단계와;

   상기 저장 전극용 물질을 전면에 증착한 후 식각 공정을 수행하여 상기 스페이서 사이에 저장 전극을 형성하고, 상기 워드라인(5) 및 비트라인(7) 상부에 플러그 형태의 저장 전극 형성용 물질이 남도록 하는 단계와;

   평탄화된 제6 절연막(16)을 전면에 증착하고 제6 절연막(16)의 소정 영역을 식각한 후 상기 셀 영역의 플레이트 전극 및 주변 회로 영역의 상기 플러그 형태의 저장 전극 형성용 물질과 접속되는 메탈층을 형성하는 단계; 및

   상기 메탈층을 패터닝하여 메탈라인(17, 18, 19)을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 저장 전극 형성용 물질 및 상기 플레이트 전극용 물질(12)은 메탈로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;

   전체구조 상부에 제3 절연막(8)을 증착한 후, 셀 영역의 상기 제1 플러그 폴리(3) 상부에 위치한 상기 제3 절연막(8)을 콘택식각하여 하여 상기 제1 플러그 폴리(3)의 상부를 노출시키는 콘택홀을 형성하는 단계와;

   상기 콘택홀을 매립하는 제2 플러그 폴리(9)를 형성하는 단계와;

   전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7)의 상부를 노출시키는 콘택홀(10a, 10b)을 형성하는 단계와;

   전체구조 상부에 상기 콘택홀(10a, 10b)을 매립하는 플레이트 전극용 물질(12)을 형성하는 단계와;

   제5 절연막(13)을 증착한 후, 식각 공정을 수행하여 상기 제2 플러그 폴리(9)의 상부의 제5 절연막(13)과 플레이트 전극용 물질(12) 및 제4 절연막(11)을 제거하여 플레이트 전극을 형성하고 주변 회로 영역의 워드라인(5)과 비트라인(7) 상부에 기둥 형태의 플레이트 전극용 물질(12', 12")만 남도록 하는 단계와;

   고유전물질(14)을 증착한 후, 전면 식각하여 상기 플레이트 전극 및 상기 기둥 형태의 플레이트 전극용 물질(12', 12")의 측벽에 스페이서를 각각 형성하는 단계와;

   저장 전극용 물질을 전면에 증착한 후 식각 공정을 수행하여 상기 플레이트 전극의 스페이서 사이에 저장 전극을 형성하고 상기 주변 회로 영역의 스페이서의 측벽에 저장 전극용 물질을 잔류시키는 단계와;

   평탄화된 제6 절연막(16)을 전면에 증착하고 제6 절연막(16)의 소정 영역을 식각한 후 상기 셀 영역의 플레이트 전극 및 주변 회로 영역의 상기 기둥 형태의 저장 전극 형성용 물질과 접속되는 메탈층을 형성하는 단계; 및

   상기 메탈층을 패터닝하여 메탈라인을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
4. 제 3 항에 있어서,

   상기 저장 전극 형성용 물질 및 상기 플레이트 전극용 물질(12)은 메탈로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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