KR930008884B1 - 스택커패시터 셀 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 공정단면도.
제 2 도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트산화막
3 : 게이트 4, 5 : HTO
6 : 소오스/드레인 7 : HTO
8 : 제 1 스토리지노드 9 : 제 1 유전막
10 : 제 1 플레이트전극 11 : 제 2 유전막
12 : 제 2 스토리지노드 13 : 제 3 유전막
14 : 제 2 플레이트전극 PR : 프토레지스트
본 발명은 스택커패시터 셀 제조방법에 관한 것으로 특히 커패시터 면적을 넓혀 커패시턴스를 증가시킴으로써 이 그레이드 소자에 적당하도록 한 것이다.
일반적으로 디바이스가 고집적화됨에 따라 커패시터 면적의 감소로 인해 하이그레이드 소자에서 요구하는 커패시턴스의 증가를 만족시켜주지 못하고 있어 노드 폴리실리콘 밑에 스택 폴리실리콘층을 형성하여 이러한 스택 및 노드의 옆면을 이용하여 커패시터의 면적을 증가시키고 있다.
종래의 스택커패시터 제조방법은 제 1a 도와 같이 기판(21)위에 게이트 산화막을 형성하고 게이트 폴리실리콘(22) 형성 후 캡 게이트 HTO(23)를 형성한다.
그리고, 게이트를 패터닝(Patterning)하고 저농도 이온을 주입한 후 다시 HTO(24)를 형성하고 에치하여 측벽을 형성한다.
다음에 고농도이온을 주입하여 트랜지스터의 LDD(Lightly Doped Drain) 구조를 이루게 하고 (b) 와 같이 HTO(25), 스택 폴리실리콘(26)을 차례로 형성한 후 포토/에치공정에 의해 메몰콘택을 오픈한다.
이어서 (c) 와 같이 스토리지 노드 폴리실리콘(27)을 형성하고 P/R(28)을 사용하여 패터닝한 후 (d) 와 같이 유전막(29)과 플레이트 폴리실리콘(30)을 형성하고 패터닝함으로 커패시터를 제조한다.
그러나, 이와 같은 종래의 제조방법에 있어서는 하이 그레이드소자로 발전할 수 있도록 게이트와 게이트간의 면적이 더욱 축소되어 디바이스에서 요구되는 면적을 갖는 커패시터를 제조할 수 없는 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로 노드와 플레이트 폴리실리콘을 더블로 형성하여 커패시터 면적을 증가시키는데 그 목적이 있다.
이하에서 상기 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 2 도에 의하여 상세히 설명하면 다음과 같다.
먼저 (a) 와 같이 기판(1)에 게이트 산화막(2)을 형성하고 게이트 폴리실리콘(3)과 캡게이트 HTO(4)를 형성한 후 게이트패턴으로 패터닝한 다음 저농도의 이온을 주입하고 결과물상에 HTO를 증착한 후 에칭하여 게이트측벽(5)을 형성한 다음 고농도 이온을 주입함으로써 LDD구조의 소오스/드레인(6)을 가지는 트랜지스터를 형성한다.
다음에 (b) 와 같이 상기 결과물 전면에 절연막으로서 HTO(7)을 증착한 후 커패시터가 콘택될 부분을 선택적으로 식각한 다음 폴리실리콘층(8)을 증착하고 이를 소정패턴으로 패터닝하여 제 1 스토리지노드(8)를 형성한 후, 그 표면에 제 1유전막(9)을 형성한다.
이어서 (c) 와 같이 결과물상에 제 2 폴리실리콘층을 증착하고 이를 소정패턴으로 패터닝하여 상기 제 1 스토리지노드(8) 상부에 제 1 플레이트전극(10)을 형성한 다음 그 표면에 제 2 유전막(11)을 형성한다.
다음에 (d) 와 같이 포토레지스트(PR)를 사용한 포토/에칭공정에 의해 상기 제 1 유전막(9)의 소정부분을 선택적으로 식각하여 상기 제 1 스토리지노트(8) 소정부분을 노출시킨다.
이어서 (e) 와 같이 결과물상에 제 3 폴리실리콘층을 증착하고 이를 소정패턴으로 패터닝하여 상기 제 1 스토리지노드(8)의 노출된 부분을 통해 제 1 스토리지노드(8)와 연결되는 제 2 스토리지 노드(12)를 형성하고 그 표면에 제 3 유전막(13)을 형성한다.
다음에 (f) 와 같이 상기 제 3 유전막(13)의 소정부분을 선택적으로 제거하여 상기 제 1 플레이트전극(10)의 소정부분을 노출시킨 다음 결과물상에 제 4 폴리실리콘층을 증착하고 이를 소정패턴으로 패터닝하여 상기 제 1 플레이트전극의 노출된 부분을 통해 제 1 플레이트전극(10)과 연결되는 제 2 플레이트전극(14)을 형성한다.
이상과 같이 커패시터 제조하면 스토리지노드와 플레이트전극을 이중으로 형성하여 커패시터 면적을 증가시킬 수 있어 하이 그레이드 디바이스에 유용하게 적용시킬 수 있는 효과가 있다.
Claims (1)
- 기판(1)에 LDD구조의 트랜지스터를 형성하는 공정과, 결과물 전면에 HTO막(7)을 증착한 후 커패시터가 콘택될 영역을 선택적으로 제거하는 공정, 결과물상에 제 1 폴리실리콘층을 증착한 후 소정패턴으로 패터닝하여 제 1 스토리지 노드(8)를 형성하는 공정, 상기 제 1 스토리지노드(8) 표면에 제 1 유전막(9)을 형성하는 공정, 결과물상에 제 2 폴리실리콘층을 증착한 후 소정패턴으로 패터닝하여 제 1 플레이트전극(10)을 형성하는 공정, 상기 제 1 플레이트전극(10) 표면에 제 2 유전막(11)을 형성하는 공정, 상기 제 1 유전막(9)을 선택적으로 식각하여 상기 제 1 스토리지노드(8)의 소정부분을 노출시키는 공정, 결과물상에 제 3 폴리실리콘층을 증착한 후 소정패턴으로 패터닝하여 상기 제 1 스토리지노드(8)와 연결되는 제 2 스토리지노드(12)를 형성하는 공정, 상기 제 2 스토리지노드(12) 표면에 제 3 유전막(13)을 형성하는 공정, 상기 제 2 유전막(11)을 선택적으로 제거하여 상기 제 1 플레이트전극(10)의 소정부분을 노출시키는 공정, 결과물상에 제 4 폴리실리콘층을 증착한 후 소정패턴으로 패터닝하여 상기 제 1 플레이트전극(10)과 연결되는 제 2 플레이트전극(14)을 형성하는 공정으로 이루어짐을 특징으로 하는 스택커패시터 셀 제조방법.
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1991
- 1991-01-18 KR KR1019910000852A patent/KR930008884B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR920015545A (ko) | 1992-08-27 |
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