KR940003021A - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 기억장치 및 그 제조 방법에 관한 것으로, 주변회로에만 반도테 기관 MOSFET 이동게이트를 채용하고, 셀에서는 반도체 기판 표면과 필드산화막의 단차로 생긴 면적을 제 1차 유효 캐피시터 면적으로 사용하여 셀당 전하보존 용량을 증가시키고, 이를 다시 전하보존 콘택홀을 이용해 제 1전하보존전극과 박막 MOSFET의 활성영역을 제2전하보존전극과 동시에 접속시켜 제2차 유효 캐패시터 면적으로 용량을 증가시키고, 또한 기관 콘택홀을 사용하여 반도체 기관과 박막 MOSFET의 기판을 접속시 켜 박막 구조 MOSFET의 전기적 특성을 제인 하는 반도체 기억장치 및 그 제조방법에 관한 것이다.

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 일실시예의 DRAM구조도,
제2도는 본 발명에 따른 일실시예의 DRAM 제조 공정도,
제3도는 본 발명에 따른 다른 실시예의 DRAM 형성도.

Claims (9)

  1. 전하보존전극을 갖는 반도체 기억장치에 있어서, 주변회로는 반도체 기판 (1)에 활성영역(7), 게이트 산화막(3), 게이트전극(5)를 갖는 MOSFET, 그리고 셀에는 필드산화막(2)의 단차로 생긴 면적을 유효 캐패시터 면적으로 사용하는 제1플레이트전극(6), 유전막(8)과 제1전하보존전극(9)으로 이루어지는 하나의 캐패시터, 상기셀의 반도체 기판(1)에 접속되는 폴리실리콘 기판(12)에 형성되는 박막 MOSFET 활성영역(16), 상기 박막 MOSFET 활성 영역 (6)과 작동하게 되는 박막 MOSFET의 게이트산화막 (13)과 게이트전극 (14), 상기 제1전하보존전극(7)과 콘택홀에 의해 접속되고 상기 제1전하보존전극 (9)과 같은 폭으로 상기 박막 MOSFET의 게이트전극(14) 보다 높은 단차를 갖고 형성되는 제2전하보존전극(18), 상기 제2전하보존전극(18)상에 차례로 증착되는 유전막(19)과 제2플레이트 전극(20), 상기 박막 MOSFET활성영역 (16)에 접속되고 상기 제2플레이트 전극(27)보다 높은 단차를 갖고 증작되는 비트선 (22)으로 구성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
  2. 전하보즌전극을 갖는 반도체 기억장치 제조방법에 있어서, 반도체 기판(1)에 필드산화막(2)을 형성하여 산화막을 얇게 증착하여 주변회로에는 게이트 산화막(3) 및 셀에는 절연 산화막(4)을 형성한 다음에 주변회로에 게이트전극(5)하 동시에 셀에는 제1플레이 트 전극 (6)을 형성하고 주변회로에 활성영역(7)을 형성하는 제 1단계, 상기 제 1단계 후에 상기 제1플레이트 전극 (6)상에 유전막 (8)과 제 1전하보존전극 (9)을 증착한 다음에 산화막 (10)을 증찬하고 감광막(11)으로 상기 셀의 반도체 기판(1)에 콘택홀을 마스크패턴하여 상기 산화막(10)을 식각하고 폴러실리콘 기판(12)을 증착하는 제2단계, 상기 제2단계 후에 상기 폴리실리콘 기판(12)상에 박막 MOSFET의 게이트산화막 (13)을 성장시키핀 워드선 (15)과 게이트전극 (14)을 형성 한 후 박막 MOSFET 활성 영역 (16)을 형성하는 제3단계, 상기 제3단계 후에 산파막(17)을 증작하고 상기 제1전하보존전극(9)과 박막 MOSFET 황성영역 (16)을 동시에 제2전하보존전극 (18)과 연결시키기 위한 전하보존 콘택홀을 형성한 다음에 상기 제2전하보존 전극(18)을 증착시키는 제4단계, 강기 제4단계 후에 유전막(19)을 상기 제2전하보전전극(18) 상에 중착하고 있어서 상기 유전막(19)상에 제2플레이트 전극(20)을 증착시키는 제5단계, 및 상기 제5단계 후에 BPSG막(21)을 증착시킨 다음에 상기 박막 MOSFET 활성 영역 (16)과의 콘택홀 형성을 위 해 상기 BPSG막(21) , 산화막(17)을 식각하고 비트선(22)을 헝성하는 제6단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법.
  3. 제2항에 있어서, 상기 제1단계 및 제3단계의 활성영역 (7, 6)은 LDD (Lightly Doped Drain)공정으로 형성되어지는 것을 특징으로 하는 반도체 기억장치 제조방법,
  4. 제2항에 있어서, 상기 제2단계 및 제5단계의 유전막은 ONO(oxide nitride oxide) 또는 NO(nitride oxide)복잡구조중 어느 하나인 것을 특징으로 하는 반도테 기억장치 제조방법.
  5. 제2항에 있어서, 상기 제2단계의 산화막(10)을 평탄화 하기 위하여 두꺼운 후막으로 도포하는 것율 특징으로 하는 반도체 기억장치 제조방법.
  6. 제2항에 있어서, 상기 제1단계 및 제3단계의 게이트전극(5, 14) 측벽에 산화막 스페이서를 형성한는 제7단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법.
  7. 제2항에 있어서, 상기 제1단계의 제1플레이트 전극(6)과 상기 제5단계의 제2플레이트 전극(20)의 패턴 형성마스크가 동일한 것을 특징으로 하는 반도체 기억장치 제조방법.
  8. 제2항에 있어서, 상기 제7단계의 제1전하보존전극(9)과 상기 제4단계의 제2전하보존전극(18)의 패턴 형성 마스크가 동일한 것을 특징으로 하는 반도체 기억장치 제조방법.
  9. 제2항에 있어서, 상기 제7단계외 비트선(22)은 폴리실리콘에 불순물을 주입한 후에 실리사이드를 중착하여 폴리실리사이드를 형성하는 제7단계를 더 포함하디 이루어지는 것을 특징으로 하는 반도체 기억장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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