KR100258576B1 - 반도체 장치의 마이크로 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 마이크로 콘택을 자기 정렬시키는 반도체 장치의 콘택 형성 방법에 관한 것으로, 하부 배선이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하고, 상기 제 1 층간절연막 상에 도전막 패턴을 형성하며, 상기 도전막 패턴을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성한다. 그리고, 상기 도전막 패턴과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 도전막 패턴의 폭 이상을 갖도록 형성하며, 상기 층간절연막들의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성한다. 이어서, 상기 블로킹 패턴층을 마스크로 사용하여 상기 층간절연막들을 식각 하되, 상기 하부 배선이 노출되도록 식각 하여 콘택홀을 형성한다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 상기 블로킹 패턴층을 마스크로 사용하여 상기 층간절연막들을 식각 함으로써 마스크 패턴 불량에 따른 콘택홀 양측의 층간절연막의 식각을 방지할 수 있고, 따라서 베리드 콘택 사이의 쇼트를 방지할 수 있으며, 마이크로 콘택을 용이하게 형성할 수 있다.
Description
본 발명은 반도체 장치의 마이크로 콘택(micro contact) 형성 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 베리드 콘택(buried contact) 형성시 스토리지 노드 전극(storage node electrode)간의 브리지(bridge) 현상을 방지하는 반도체 장치의 마이크로 콘택 형성 방법에 관한 것이다.
소자가 고집적화 됨에 따라 미세 패턴을 위한 노광 기술이 매우 중시된다. 일반적으로 노광 기술은 g-line(파장 436nm), i-line(파장 365nm) KrF eximer laser(파장 248nm) 등 점점 짧은 파장을 사용하고 있으며, 향후에는 ArF eximer laser(파장 193nm)가 유력하다.
그러나, 통상 상기 i-line은 0.3 ㎛, 상기 KrF는 0.15 ㎛를 한계로 보고 있으므로, 0.1 ㎛의 작은 패턴을 형성하는 것은 현실적으로 불가능하다.
현재 MLR(Multi Level Resistor) 공정으로 미세한 콘택을 형성하고 있으나, 셀의 피치(cell pitch)가 점점 줄어들면서 한계 해상력(resolution) 이상으로 콘택 크기를 형성하면 인접 셀의 콘택이 서로 쇼트(short)되는 현상이 발생된다.
도 1 내지 도 2는 종래의 반도체 장치의 마이크로 콘택 형성 방법을 순차적으로 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 활성영역과 비활성영역을 정의하여 소자 격리 영역(12)이 형성되어 있다. 상기 활성영역의 반도체 기판(10) 상에 폴리 패드(14)가 형성되어 있고, 상기 폴리 패드(14)의 상부 표면이 노출되도록 일 층간절연막(16)이 형성되어 있다.
그리고, 상기 폴리 패드(14) 사이의 일 층간절연막(16) 상에 즉, 비활성영역 상에 비트라인 전극(18)이 형성되어 있다. 상기 비트라인 전극(18)은 캡핑막(20) 및 스페이서(21)를 갖고, 이들은 각각 실리콘 질화막(Si3N4)으로 형성되어 있다.
이때, 상기 비트라인 전극(18)을 포함하여 상기 일 층간절연막(16) 상에 다른 층간절연막(22)을 형성하고, 상기 층간절연막들(16, 22)을 식각 하여 상기 활성영역의 상기 폴리 패드(14)가 노출되도록 콘택홀(25)을 형성한다.
그러나, 상기 비트라인 전극(18) 형성과는 달리 상기 콘택홀(25) 형성에 있어서, 마스크막인 포토레지스트막 패턴(24)이 상기 모든 비트라인 전극(18) 상의 상기 다른 층간절연막(22) 상에 형성되지 않는 문제점이 발생된다.
따라서, 도 2에 도시된 바와 같이, 상기 포토레지스트막 패턴(24)을 마스크막으로 하여 상기 층간절연막들(16, 22)을 식각 했을 때 상기 콘택홀(25) 사이의 원치 않는 상기 다른 층간절연막(22)이 식각 되는 문제점이 발생된다.
따라서, 상기 콘택홀(25)을 채우도록 스토리지 폴리실리콘막(26)을 형성했을 때 브리지 현상(참조 번호 28)이 발생된다.
예를 들어, 0.30㎛의 피치를 갖는 셀에서 베리드 콘택을 형성함에 있어서, 상기 베리드 콘택의 크기가 0.20 ㎛ 이면 콘택과 콘택 사이의 스페이스(space)가 0.1 ㎛ 밖에 안되므로 근접 효과에 의해 상기 베리드 콘택간의 쇼트가 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 베리드 콘택 사이의 쇼트를 방지할 수 있고, 마이크로 콘택을 용이하게 형성할 수 있는 반도체 장치의 마이크로 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1 내지 도 2는 종래의 반도체 장치의 마이크로 콘택 형성 방법을 순차적으로 보여주는 단면도;
도 3은 본 발명의 실시예에 따른 반도체 장치의 마이크로 콘택 형성을 위한 마스크 레이아웃을 보여주는 도면;
도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 장치의 마이크로 콘택 형성 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리 영역
14, 104 : 폴리 패드 16, 22, 106, 112 : 층간절연막
18, 108 : 비트라인 전극 20, 110 : 캡핑막
21, 111 : 질화막 스페이서 24, 116 : 포토레지스트막 패턴
25, 117 : 콘택홀 26, 118 : 스토리지 폴리실리콘막
50a ~ 50d : 엑티브 마스크 52a ~ 52d : 게이트 전극 마스크
114a : 블로킹 패턴층 118a : 콘택 플러그
54a, 54b : 블로킹 패턴 마스크
56a ~ 56d : 베리드 콘택 식각 마스크
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 하부 배선이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 상에 도전막 패턴을 형성하는 단계와; 상기 도전막 패턴을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 도전막 패턴과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 도전막 패턴의 폭 이상을 갖도록 형성하며, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계와; 상기 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 하부 배선이 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 블로킹 패턴층은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 도전막 패턴 형성 후 상기 도전막 패턴을 감싸도록 보호막을 형성하되, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 보호막은, 상기 도전막 패턴 상에 형성된 캡핑막; 및 상기 도전막 패턴 양측벽에 형성된 스페이서를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 보호막은, 실리콘 질화막(Si3N4)이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 콘택 형성 방법은, 활성영역과 비활성영역이 정의된 반도체 기판의 상기 활성영역 상에 캐패시터 콘택용 패드 전극을 형성하는 단계와; 상기 패드 전극을 포함하여 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와; 상기 비활성영역의 상기 제 1 층간절연막 상에 비트라인 전극을 형성하는 단계와; 상기 비트라인 전극을 감싸도록 보호막을 형성하는 단계와; 상기 보호막을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 비트라인 전극과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 비트라인 전극의 폭 이상을 갖도록 형성하는 단계와; 상기 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 패드 전극 상부 표면의 일부가 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함하고, 상기 보호막 및 블로킹 패턴층은, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성되어 상기 콘택홀이 자기 정렬 되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 블로킹 패턴층 물질은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 콘택홀을 도전막으로 오버필 시키는 단계와; 상기 도전막 및 상기 블로킹 패턴층을 평탄화 식각 하되, 상기 제 2 층간절연막의 상부 표면이 노출되도록 식각 하여 캐패시터 콘택용 콘택 플러그들을 형성하는 단계를 더 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 하부 배선이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 상에 도전막 패턴을 형성하는 단계와; 상기 도전막 패턴을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 도전막 패턴과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 도전막 패턴의 폭 이상을 갖도록 형성하고, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계와; 블로킹 패턴층 사이의 상기 제 2 층간절연막의 상부 표면이 노출되도록 포토레지스트막 패턴을 형성하되, 오픈 영역이 적어도 하나 이상의 블로킹 패턴층을 포함하도록 형성하는 단계와; 상기 포토레지스트막 패턴 및 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 하부 배선이 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 블로킹 패턴층은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 도전막 패턴 형성 후 상기 도전막 패턴을 감싸도록 보호막을 형성하되, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 보호막은, 상기 도전막 패턴 상에 형성된 캡핑막; 및 상기 도전막 패턴 양측벽에 형성된 스페이서를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 보호막은, 실리콘 질화막(Si3N4)이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 콘택 형성 방법은, 활성영역과 비활성영역이 정의된 반도체 기판의 상기 활성영역 상에 캐패시터 콘택용 패드 전극을 형성하는 단계와; 상기 패드 전극을 포함하여 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와; 상기 비활성영역의 상기 제 1 층간절연막 상에 비트라인 전극을 형성하는 단계와; 상기 비트라인 전극을 감싸도록 보호막을 형성하는 단계와; 상기 보호막을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 비트라인 전극과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 비트라인 전극의 폭 이상을 갖도록 형성하는 단계와; 블로킹 패턴층 사이의 상기 제 2 층간절연막의 상부 표면이 노출되도록 포토레지스트막 패턴을 형성하되, 오픈 영역이 적어도 하나 이상의 블로킹 패턴층을 포함하도록 형성하는 단계와; 상기 포토레지스트막 패턴 및 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 도전막 패턴 상부 표면의 일부가 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함하고, 상기 보호막 및 블로킹 패턴층은, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성되어 상기 콘택홀이 자기 정렬 되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 블로킹 패턴층 물질은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 콘택홀을 도전막으로 오버필 시키는 단계와; 상기 도전막 및 상기 블로킹 패턴층을 평탄화 식각 하되, 상기 제 2 층간절연막의 상부 표면이 노출되도록 식각 하여 콘택 플러그들을 형성하는 단계를 더 포함한다.
(작용)
본 발명에 의한 반도체 장치의 마이크로 콘택 형성 방법은 베리드 콘택 사이의 쇼트를 방지하고, 마이크로 콘택이 용이하게 형성되도록 한다.
(실시예)
도 8을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 마이크로 콘택 형성 방법은, 하부 배선이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하고, 상기 제 1 층간절연막 상에 도전막 패턴을 형성하며, 상기 도전막 패턴을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성한다. 그리고, 상기 도전막 패턴과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 도전막 패턴의 폭 이상을 갖도록 형성하며, 상기 층간절연막들의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성한다. 이어서, 상기 블로킹 패턴층을 마스크로 사용하여 상기 층간절연막들을 식각 하되, 상기 하부 배선이 노출되도록 식각 하여 콘택홀을 형성한다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 상기 블로킹 패턴층을 마스크로 사용하여 상기 층간절연막들을 식각 함으로써 마스크 패턴 불량에 따른 콘택홀 양측의 층간절연막의 식각을 방지할 수 있고, 따라서 베리드 콘택 사이의 쇼트를 방지할 수 있으며, 마이크로 콘택을 용이하게 형성할 수 있다.
이하, 도 3 내지 도 9를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 마이크로 콘택 형성을 위한 마스크 레이아웃(mask layout)을 보여주는 도면이다.
도 3을 참조하면, 참조 번호 "50a ~ 50d"는 활성영역과 비활성영역을 정의하는 엑티브 마스크(active mask)를 나타내고, 참조 번호 "52a ~ 52d"는 게이트 전극 마스크(gate electrode mask)를 나타내며, 참조 번호 "54a, 54b"는 본 발명에 따른 블로킹 패턴 마스크(blocking pattern mask)를 나타낸다.
그리고, 참조 번호 "56a ~ 56d"는 베리드 콘택 형성을 위한 베리드 콘택 식각 마스크(buried contact etch mask)로서, 포토레지스트막 패턴의 오픈(open) 영역을 나타내고, 반대로 참조 번호 "57"은 상기 포토레지스트막 패턴에 의해 커버된(covered) 영역을 나타낸다.
이때, 상기 오픈 영역은 도시된 바와 같이, 인접 셀을 두 개씩 묶어서 바 형태(bar type)로 형성할 수도 있고, 상기 바를 연결하여 예를 들어, 상기 오픈 영역 "56a"와 "56b"를 연결하고, 상기 오픈 영역 "56c"와 "56d"를 연결하여 라인 형태(line type)로 길게 형성할 수도 있다.
그리고, 상기 레이아웃 상에는 도시되지 않았으나, 상기 블로킹 패턴 영역 하부에 있는 비트라인 전극 마스크(bit line electrode mask)를 더 포함한다.
도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 장치의 마이크로 콘택 형성 방법을 순차적으로 보여주는 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 DRAM의 마이크로 콘택 형성 방법은 상기 엑티브 마스크(50a ~ 50d)를 사용하여 반도체 기판(100) 상에 활성영역과 비활성영역을 정의하여 소자 격리 영역(102)을 형성한다.
이때, 상기 소자 격리 영역(102)은, 여기서 STI(Shallow Trench Isolation)로 형성되어 있다.
상기 활성영역의 반도체 기판(100) 상에 캐패시터 콘택용 폴리 패드(104)를 형성한다. 그리고, 상기 폴리 패드(104)를 포함하여 상기 반도체 기판(100) 상에 평탄한 상부 표면을 갖도록 일 층간절연막(106)을 형성한다.
상기 일 층간절연막(106) 상에 상기 비트라인 전극 마스크(도면에 미도시)를 사용하여 비트라인 전극(108)을 형성한 후, 상기 비트라인 전극(108)을 감싸도록 보호막(110, 111)을 형성한다.
이때, 상기 보호막(110, 111)은, 상기 비트라인 전극(108) 상에 형성된 캡핑막(110) 및 상기 비트라인 전극(108)의 양측벽에 형성된 스페이서(111)를 포함한다.
상기 캡핑막(110) 및 스페이서(111)는, 각각 상기 일 층간절연막(106) 및 이후 증착되는 다른 층간절연막(112)의 식각 선택비보다 큰 식각 선택비를 갖는 물질 예를 들어, 실리콘 질화막(Si3N4) 등으로 형성된다.
이어서, 상기 반도체 기판(100) 전면에 평탄한 상부 표면을 갖는 다른 층간절연막(112)을 형성한다.
도 5에 있어서, 상기 다른 층간절연막(112) 상에 상기 층간절연막(106, 112)들의 식각 선택비보다 큰 식각 선택비를 갖는 물질 예를 들어, 폴리실리콘막 내지 실리콘 질화막(114)을 형성한다.
그리고, 도 6에 도시된 바와 같이, 블로킹 패턴 마스크(54a, 54b)를 사용하여 상기 막(114)을 식각 하여 후속 베리드 콘택 형성을 위한 층간절연막들(106, 112)의 식각을 용이하게 하는 블로킹 패턴층(114a)을 형성한다.
이때, 상기 블로킹 패턴층(114a)은, 상기 비트라인 전극(108)과 오버랩 되도록 형성하되, 상기 비트라인 전극(108)의 폭 이상을 갖도록 형성한다.
다음, 도 7에 있어서, 상기 베리드 콘택 식각 마스크(56a ~ 56d)를 사용하여 상기 블로킹 패턴층(114a) 사이의 상기 다른 층간절연막(112)의 상부 표면이 노출되도록 포토레지스트막 패턴(116)을 형성한다.
이때, 상기 포토레지스트막 패턴(116)에 의해 오픈된 영역은 상기 베리드 콘택 식각 마스크(56a ~ 56d)에 따라 인접 셀을 두 개씩 묶어서 바 형태(bar type)로 형성되도록 할 수 있고, 상기 바를 연결하여 라인 형태(line type)로 길게 형성할 수도 있다.
이때, 상기 도 7의 SEC A-A'은 상기 도 3에 도시된 A-A' 부분의 단면 구조 즉, 바 형태의 오픈 영역을 갖는 베리드 콘택 식각 마스크에 의해 형성된 포토레지스트막 패턴(116)을 보여주는 반도체 장치의 단면도이다.
이어서, 도 8을 참조하면, 상기 오픈 영역의 형태에 따라 상기 블로킹 패턴층(114a) 또는 블로킹 패턴층(114a) 및 상기 포토레지스트막 패턴(116)을 마스크로 사용하여 상기 폴리 패드(104)의 상부 표면의 일부가 노출되도록 상기 층간절연막들(106, 112)을 식각 하여 콘택홀(117)을 형성한다.
다시 말해, 상기 라인 형태의 베리드 콘택 식각 마스크를 사용하는 경우 상기 블로킹 패턴층(114a)만이 베리드 콘택 형성 부위의 비트라인 전극(114a) 보호를 위한 식각 방지막이 되고, 상기 바 형태의 베리드 콘택 식각 마스크를 사용하는 경우 상기 블로킹 패턴층(114a) 및 상기 포토레지스트막 패턴(116)이 베리드 콘택 형성 부위의 비트라인 전극(114a) 보호를 위한 식각 방지막이 된다.
이때, 상기 블로킹 패턴층(114a)이 오정렬(mis-align) 되더라도 상기 비트라인 전극(108)을 감싸고 있는 질화막(110, 111)과 층간절연막들(106, 112)의 큰 식각 선택비의 차이에 의해 상기 비트라인 전극(108)이 보호되고, 따라서 상기 비트라인 전극(108)과 상기 콘택홀(117)을 채워서 형성되는 스토리지 폴리실리콘막(118)의 쇼트를 방지하게 된다.
이와 같이, 상기 블로킹 패턴층(54a, 54b)을 사용함으로써 베리드 콘택 형성을 위한 포토레지스트막 패턴(116) 형성시 미세 패턴 형성에 대한 한계를 극복하게 된다.
다시, 도 8을 참조하면, 상기 콘택홀(117)을 스토리지 폴리실리콘막(118)으로 오버필(overfill) 시킨다.
마지막으로, 상기 다른 층간절연막(112)의 상부 표면이 노출되도록 상기 스토리지 폴리실리콘막(118) 및 블로킹 패턴층(54a, 54b)을 식각 하면 도 9에 도시된 바와 같이, 캐패시터의 하부전극과 전기적으로 접속되는 콘택 플러그(118a)가 형성되어 반도체 장치의 마이크로 콘택이 완성된다.
본 발명은 포토레지스트막 패턴을 마스크로 하여 콘택홀을 형성함에 있어서, 포토레지스트막 패턴 형성 한계에 따라 발생되는 마스크 패턴 불량과, 이에 따라 원치 않는 부분의 층간절연막의 식각으로 콘택간에 쇼트가 발생되는 문제점을 해결한 것으로서,
베리드 콘택 사이의 쇼트를 방지할 수 있고, 마이크로 콘택을 용이하게 형성할 수 있다.
Claims (16)
- 하부 배선이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와;상기 제 1 층간절연막 상에 도전막 패턴을 형성하는 단계와;상기 도전막 패턴을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와;상기 도전막 패턴과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 도전막 패턴의 폭 이상을 갖도록 형성하며, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계와;상기 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 하부 배선이 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 블로킹 패턴층은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나인 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 반도체 장치의 콘택 형성 방법은, 상기 도전막 패턴 형성 후 상기 도전막 패턴을 감싸도록 보호막을 형성하되, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
- 제 3 항에 있어서,상기 보호막은, 상기 도전막 패턴 상에 형성된 캡핑막; 및상기 도전막 패턴 양측벽에 형성된 스페이서를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 3 항에 있어서,상기 보호막은, 실리콘 질화막(Si3N4)인 반도체 장치의 콘택 형성 방법.
- 활성영역과 비활성영역이 정의된 반도체 기판의 상기 활성영역 상에 캐패시터 콘택용 패드 전극을 형성하는 단계와;상기 패드 전극을 포함하여 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와;상기 비활성영역의 상기 제 1 층간절연막 상에 비트라인 전극을 형성하는 단계와;상기 비트라인 전극을 감싸도록 보호막을 형성하는 단계와;상기 보호막을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와;상기 비트라인 전극과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 비트라인 전극의 폭 이상을 갖도록 형성하는 단계와;상기 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 패드 전극 상부 표면의 일부가 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함하고,상기 보호막 및 블로킹 패턴층은, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성되어 상기 콘택홀이 자기 정렬 되도록 하는 반도체 메모리 장치의 콘택 형성 방법.
- 제 6 항에 있어서,상기 블로킹 패턴층 물질은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나인 반도체 장치의 콘택 형성 방법.
- 제 6 항에 있어서,상기 반도체 장치의 콘택 형성 방법은, 상기 콘택홀을 도전막으로 오버필 시키는 단계와;상기 도전막 및 상기 블로킹 패턴층을 평탄화 식각 하되, 상기 제 2 층간절연막의 상부 표면이 노출되도록 식각 하여 캐패시터 콘택용 콘택 플러그들을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
- 하부 배선이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와;상기 제 1 층간절연막 상에 도전막 패턴을 형성하는 단계와;상기 도전막 패턴을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와;상기 도전막 패턴과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 도전막 패턴의 폭 이상을 갖도록 형성하고, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계와;블로킹 패턴층 사이의 상기 제 2 층간절연막의 상부 표면이 노출되도록 포토레지스트막 패턴을 형성하되, 오픈 영역이 적어도 하나 이상의 블로킹 패턴층을 포함하도록 형성하는 단계와;상기 포토레지스트막 패턴 및 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 하부 배선이 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 9 항에 있어서,상기 블로킹 패턴층은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나인 반도체 장치의 콘택 형성 방법.
- 제 9 항에 있어서,상기 반도체 장치의 콘택 형성 방법은, 상기 도전막 패턴 형성 후 상기 도전막 패턴을 감싸도록 보호막을 형성하되, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
- 제 11 항에 있어서,상기 보호막은, 상기 도전막 패턴 상에 형성된 캡핑막; 및상기 도전막 패턴 양측벽에 형성된 스페이서를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 11 항에 있어서,상기 보호막은, 실리콘 질화막(Si3N4)인 반도체 장치의 콘택 형성 방법.
- 활성영역과 비활성영역이 정의된 반도체 기판의 상기 활성영역 상에 캐패시터 콘택용 패드 전극을 형성하는 단계와;상기 패드 전극을 포함하여 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와;상기 비활성영역의 상기 제 1 층간절연막 상에 비트라인 전극을 형성하는 단계와;상기 비트라인 전극을 감싸도록 보호막을 형성하는 단계와;상기 보호막을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와;상기 비트라인 전극과 오버랩 되도록 상기 제 2 층간절연막 상에 블로킹 패턴층을 형성하되, 적어도 상기 비트라인 전극의 폭 이상을 갖도록 형성하는 단계와;블로킹 패턴층 사이의 상기 제 2 층간절연막의 상부 표면이 노출되도록 포토레지스트막 패턴을 형성하되, 오픈 영역이 적어도 하나 이상의 블로킹 패턴층을 포함하도록 형성하는 단계와;상기 포토레지스트막 패턴 및 블로킹 패턴층을 마스크로 사용하여 상기 제 1 및 제 2 층간절연막을 식각 하되, 상기 도전막 패턴 상부 표면의 일부가 노출되도록 식각 하여 콘택홀을 형성하는 단계를 포함하고,상기 보호막 및 블로킹 패턴층은, 상기 제 1 및 제 2 층간절연막의 식각 선택비보다 큰 식각 선택비를 갖는 물질로 형성되어 상기 콘택홀이 자기 정렬 되도록 하는 반도체 메모리 장치의 콘택 형성 방법.
- 제 14 항에 있어서,상기 블로킹 패턴층 물질은, 폴리실리콘막 및 실리콘 질화막(Si3N4) 중 어느 하나인 반도체 장치의 콘택 형성 방법.
- 제 14 항에 있어서,상기 반도체 장치의 콘택 형성 방법은, 상기 콘택홀을 도전막으로 오버필 시키는 단계와;상기 도전막 및 상기 블로킹 패턴층을 평탄화 식각 하되, 상기 제 2 층간절연막의 상부 표면이 노출되도록 식각 하여 콘택 플러그들을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
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