KR920008932A - 이중 커패시터 스택구조의 메모리셀 제조방법 - Google Patents
이중 커패시터 스택구조의 메모리셀 제조방법 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 공정 단면도.
제3도는 본 발명의 설계도.
Claims (4)
- 기판위에 통상의 방법으로 트랜지스터를 형성하는 단계와, 트랜지스터에 게이트 형성후에 자기정렬로 비트라인 폴리실리콘을 형성하는 단계, 절연산화막과 제1플레이트 마스크를 이용한 제1플레이트 실리콘막, 제1커패시터 유전체막, 제1스토리지노드 실리콘막을 차례로 형성하는 단계, 메몰콘택 에치후 제2스토리지노드 폴리실리콘을 증착하고 스토리지 노드 마스크를 이용하여 제1및 제2스토리지노드 폴리실리콘을 에치하는 단계, 제2케페시터 유전체막과 제2플레이트 폴리실리콘막을 증착하고 제1및 제2플레이트 실리콘막을 연결시키기위해 제2플레이트 마스크를 이용 제2플레이트 실리콘막과 제1및 제2커패시터 유전체막을 에치하고 제3플레이트 폴리실리콘막을 형성하는 단계, 절연산화막과 요철부분 평탄화를 위한 절연막과 금속전극을 차례로 형성하는 단계가 차례로 포함됨을 특징으로 하는 이중 케패시터 스택 구조의 메모리 셀 제조방법.
- 제1항에 있어서, 제1및 제2커패시터 유전체막은 ONO(산화막-질화막-산화막)막으로 형성함을 특징으로 하는 이중커패시터 스택주조의 메모리 셀 제조방법.
- 제1항 및 제2항에 있어서, 제1및 제2커패시터 유전체막은 소오스/드레인 접합에 대한 악영향을 방지하기 위해 약800-850℃에서 형성함을 특징으로 하는 이중 커패시터 스택구조 메모리 셀 제조방법.
- 제1항에 있어서, 요철부분 평탄화를 위한 절연막은 SOG막으로 형성함을 특징으로 하는 이중커패시터 스택구조의 메모리셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019900016273A KR930011545B1 (ko) | 1990-10-13 | 1990-10-13 | 반도체 소자의 커패시터 제조방법 |
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| KR1019900016273A KR930011545B1 (ko) | 1990-10-13 | 1990-10-13 | 반도체 소자의 커패시터 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR920008932A true KR920008932A (ko) | 1992-05-28 |
| KR930011545B1 KR930011545B1 (ko) | 1993-12-10 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019900016273A KR930011545B1 (ko) | 1990-10-13 | 1990-10-13 | 반도체 소자의 커패시터 제조방법 |
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| KR (1) | KR930011545B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411232B1 (ko) * | 1996-12-30 | 2005-09-30 | 주식회사 하이닉스반도체 | 반도체 장치의 트랜지스터 제조방법 |
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1990
- 1990-10-13 KR KR1019900016273A patent/KR930011545B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100411232B1 (ko) * | 1996-12-30 | 2005-09-30 | 주식회사 하이닉스반도체 | 반도체 장치의 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011545B1 (ko) | 1993-12-10 |
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