KR960003773B1 - 디램(DRAM) 셀(Cell) 제조방법 - Google Patents

디램(DRAM) 셀(Cell) 제조방법 Download PDF

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Abstract

내용 없음.

Description

디램(DRAM) 셀(Cell) 제조방법
제 1 도는 종래의 디램 셀 구조단면도.
제 2 도는 본 발명의 디램 셀 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 게이트
22-1, 23, 24, 27, 29, 31, 32, 34 : 절연막 25, 26 : 불순물영역
28 : 플러그 30 : 비트라인
33 : 제 3 전도성물질 35, 28 : 유전체막
36 : 제 4 전도성물질 37 : 제 5 전도성물질
39 : 제 6 전도성물질 40 : 필드산화막
본 발명은 디램 셀에 관한 것으로 특히 폴리 플러그(Poly plug)을 이용한 듀얼 플레이트 스택 커패시터(dual plate stack capacitor, DPSG)셀에 관한 것이다.
일반적으로 디램 셀은 1개의 커패시터와 1개의 MOS로 이루어짐으로 고집적화가 유리하다.
즉, 디램은 1비트당 코스트를 상당히 낮출 수 있고, 따라서 대용량 메모리에 적합한 셀 구조이므로 대형컴퓨터의 주기억 메모리 뿐만 아니라 퍼스널 컴퓨터 등의 메모리로써 대량 사용되고 있다.
디램 셀 설계의 열쇠는 커패시터이고 기억정보를 확실하게 검지하기 위해서는 커패시터에 축절할 수 있는 전하량이 클수록 좋다.
따라서, 커패시터의 면적이 넓을수록 그리고 커패시터 유전체막이 얇을수록 좋고, 커패시터 스토리지의 정선 커패시턴스가 높고 비트라인 정션 커패시턴스가 낮을 수록 좋다.
이와같은 종래의 디램 셀을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제 1 도는 종래의 디램 셀 구조단면도로써, 실리콘기판(10)에 필드영역과 액티브영역을 한정하는 필드산화막(2)이 형성되고, 액티브영역에 게이트 산화막(3)이 성장되어 게이트 산화막(3)위에 워드라인인 게이트(4)가 형성되고, 게이트(4) 양측 실리콘기판(1) 표면에 기판과 반대도전형 이온 주입으로서 제 1, 제 2 불순물영역(5, 5a)이 형성되고, 게이트(4)는 제 1 절연막(6)과 제 2 절연막(7)으로 격리되고, 게이트(4) 일측의 제 1 불순물영역(5)에 콘택이 형성되어 데이타 신호인가를 위한 비트라인(8)이 형성되고, 비트라인(8)은 제 3 절연막(9)으로 격리되고 게이트(4)의 또 다른 일측 제 2 불순물영역(5a)에 콘택이 형성되어 커패시터의 스토리지 노드(10)가 형성되고, 스토리지 노드(10) 표면에 유전체막(11)을 사이로 하여 플레이트 노드(12)가 형성되고, 전면은 제 4 절연막으로 격리된다.
이와같은 구조의 종래 디램 셀 제조방법은 다음과 같다.
즉, 실리콘기판(1)위에 필드산화막(2)을 성장하여 액티브영역과 필드영역을 한정하고 액티브영역 실리콘기판 표면에 게이트 산화막(3)을 성장한다.
그리고 전면에 폴리실리콘을 증착하고 포토 예치하여 게이트(4)을 형성하고, 게이트(4)를 마스크로 하여 실리콘기판(1) 표면에 실리콘 기판(1)과 반대 도전형의 이온 주입으로 제 1, 제 2 불순물영역(5, 5a)을 형성한다.
전면에 게이트(4) 격리를 위한 제 1 절연막(6)과 평탄화용 제 2 절연막(7)을 차례로 증착한 뒤 포토 에치 공정으로 제 1 불순물영역(5)에 콘택을 형성하고 폴리실리콘을 증착, 패터닝하여 비트라인(8)을 형성한다.
전면에 비트라인(8) 격리용 제 3 절연막(9)을 증착한 뒤, 포토 에치 공정을 제 2 불순물영역(5a) 상측의 제 1, 제 2, 제 3 절연막(6, 7, 9)을 제거하여 콘택을 형성하고 폴리실리콘을 증착, 패터닝하여 스토리지 노드(10)을 형성한다.
전면에 유전체막(11)을 증착하고 불필요한 부분을 제거한 뒤 폴리실리콘을 증착, 패터닝하여 플레이트 노드(12)를 형성하고, 보호막(13)을 증착하여 디램 셀을 제조한다.
그러나, 이와같은 종래의 디램 셀 제조방법에 있어서는 비트라인 콘택홀 형성시, 셀프 얼라인드(self aligned) 콘택함으로 절연막 두께가 한정되어 게이트와 비트라인간의 기생 커패시턴스가 커질 수 있으며 게이트와 비트라인이 쇼트(short)될 수 있는 문제점이 있다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로써, 기생 커패시턴스를 줄이고, 공정을 용이하게 한 디램 셀 제조방법을 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제 2 도는 본 발명의 디램 셀 공정단면도로써, 제 2 도(a)와 같이 실리콘기판(21)에 필드산화막(40)을 성장하여 액티브영역과 필드영역을 한정하고, 전면에 게이트 산화막(22-1)을 증착하고 도핑된 폴리실리콘과 CVD산화막을 증착하고 마스크를 이용하여 포토 에치 공정으로 게이트(22)와 캡게이트 절연(24)을 형성하며 게이트(22)를 마스크로 실리콘기판(21)에 이온 주입으로 소오스 / 드레인 영역인 제 1, 제 2 불순물영역(25, 26)을 형성한 뒤 전면에 산화막을 증착하고 에치백하여 게이트(22) 측벽에 측벽절연막(23)을 형성한 후 전면에 산화막을 증착하여 제 1 절연막(27)을 형성한다.
제 2 도(b)와 같이 커패시터 스토리지 노드가 형성될 제 2 불순물영역(26)상의 제 1 절연막(27)을 선택적으로 제거하여 셀프 얼라인 노드 콘택을 형성한다.
제 2 도(c)와 같이 전면에 제 1 전도성물질(폴리실리콘)을 증착하고 제 1 절연막(27)의 표면이 들어날때까지 에치백하여 스토리지 노드용 플러그(28)를 형성한다.
제 2 도(d)와 같이 전면에 산화막을 두껍게 증착하여 비트라인 버퍼 절연막(29)을 형성한다.
제 2 도(e)와 같이 비트라인이 형성될 제 1 메모리영역(25)상측의 비트라인 버퍼 절연막(29)을 선택적으로 제어하고 비트라인 버퍼절연막(29)을 마스크로 하여 제 1 절연막과 플러그(28) 형성시의 제 1 전도성물질을 제거하여 비트라인 콘택을 형성한다.
그리고, 제 2 도(f)와 같이 비트라인 콘택부위가 채워지도록 제 2 전도성 물질(폴리실리콘)과 그위에 전도성물질을 차례로 증착하고 비트라인을 정의(difine)하는 마스킹과 식각 공정으로 비트라인 버퍼 절연막(29)까지 제거하여 비트라인(30)과 제 2 절연막(31)을 형성한다.
이때 비트라인 버퍼 절연막(2)이 게이트(22)상측의 비트라인(30)측벽에 조금 남도록 한다.
제 2 도(g)와 같이 전면에 제 3 절연막(32)을 형성하고 커패시터의 플레이트(plate)용 제 3 전도성물질(33) (폴리실리콘)을 두껍게 증착하여 평찬화하고 제 3 전도성물질(33)위에 제 4 절연막(34)을 형성한다.
제 2 도(h)와 같이 비트라인(30) 상측과 필드영역 상측에만 제 3 전도성물질(33)과 제 4 절연막(34)이 남도록 포토 / 에치 공정으로 선택적으로 제거하여 제 1 플레이트 노드를 형성한다.
제 2 도(i)와 같이 전면에 제 1 유전체막(35)과 스토리지 노드용 제 4 전도성물질(폴리실리콘) (36)을 차례로 증착하고 에치백하여 상기 제 1 플레이트 노드 측벽에만 제 1 유전체막(35)과 스토리지 노드용 제 4 전도성 물질(폴리실리콘) (36)이 남도록 한다.
제 2 도(j)와 같이 전면에 스토리지 노드용 제 5 전도성물질(37) (폴리실리콘)을 증착하고 상기 제 4 절연막(34)위의 제 5 전도성물질(37)을 제거한다.
이때 제 4, 제 5 전도성물질(36, 37)은 연결되고, 제 5 전도성물질(37)과 플러그(28)이 연결된다.
제 2 도(K)와 같이 제 4 절연막(34)을 제거한 뒤, 전면에 제 2 유전체막(38)을 증착하고 전면에 플레이트용 제 6 전도성물질(39)을 증착한다.
이때, 제 2 유전체막(38)은 제 1 유전체(35)과 연결되며, 제 3 전도성물질(33)과 제 6 전도성물질(39)을 연결시킨다.
따라서, 플러그(28), 제 4 전도성물질(36), 제 5 전도성물질(37)로 스토리지 노드가 형성되고 스토리지 노드 양면에 유전체막(35, 38)을 사이로 하여 제 3 전도성물질(33), 제 6 전도성물질(39)로 플레이트 노드가 형성된다.
이상에서 설명한 바와같이 본 발명의 디램 셀 제조방법에 있어서는 플러그(28)을 형성시킴으로, 비트라인 콘택을 안정하게 형성시킬 수 있으며, 선택도가 다른 물질을 이용함으로써 비트라인 콘택 영역의 기판 표면의 손상을 줄 수 있을 뿐만 아니라, 비트라인 버퍼산화막을 게이트와 비트라인간에 형성함으로써 게이트와 비트라인간에 기생 커패시턴스를 줄일 수 있고 커패시턴스량을 증가시킬 수 있는 효과가 있다.

Claims (4)

  1. 제 1 도 전형기판(21)위에 필드영역과 액티브영역을 정의하고 게이트(22), 캡게이트 절연막(24), 측벽절연막(23)을 형성하는 제 1 공정과, 게이트(22) 사이의 액티브영역기판(21)에 제 2 도전형 이온 주입으로 제 1, 제 2 불순물영역(25, 26)을 형성하는 제 2 공정과, 전면에 제 1 절연막(27)을 형성하고 제 2 불순물영역(26) 상측의 제 1 절연막(27)을 제거하는 제 3 공정과, 전면에 플러그용 제 1 전도성물질을 증착하고 에치백하여 제 2 불순물영역 상측에 스토리지 노드용 플러그(28)을 형성하는 제 4 공정과, 전면에 비트라인 버퍼 절연막(29)을 증착하고 포토 에치로 비트라인 콘택을 형성하는 제 5 공정과, 전면에 제 2 전도성물질과 제 2 절연막(31)을 증착하고 비트라인 버퍼 절연막(29)까지 선택적으로 제거하여 비트라인 콘택부위에 비트라인(30)을 형성하는 제 6 공정과, 전면에 제 3 절연막(32)을 형성하고 제 3 절연막(32)위에 플레이트용 제 3 전도성 물질(33)을 평탄하게 증착하고 제 3 전도성물질(33)위에 제 4 절연막(34)을 형성하는 제 7 공정과, 상기 제 3 전도성물질(33)과 제 4 절연막(34)을 선택적으로 제거하여 비트라인 상측과 필드영역에 제 1 플레이트를 형성하고 제 8 공정과, 제 1 플레이트 측벽에 제 1 유전체막(35)과 스토리지 노드용 제 4 전도성물질(36)을 형성하는 제 9 공정과, 제 4 전도성물질(36)과 플러그(28)에 걸쳐 스토리지 노드용 제 5 전도성물질(37)을 형성하는 제 10 공정과, 제 1 유전체막(35)과 연결되도록 제 5 전도성물질(37)에 걸쳐 제 2 유전체막(38)을 형성하는 제 11 공정과, 상기 제 4 절연막(34)를 제거하고 전면에 플레이트용 제 5 전도성물질을 제 3 전도성물질(35)과 연결되도록 형성하는 제 12 공정으로 이루어짐을 특징으로 하는 디램 셀 제조방법.
  2. 제 1 항에 있어서, 제 6 공정의 비트라인 형성시, 게이트(22)상측의 비트라인 측벽에 비트라인 버퍼 절연막(29)이 남아있도록 함을 특징으로 하는 디램 셀 제조방법.
  3. 제 1 항에 있어서, 절연막(23, 24, 27, 29, 31, 32, 34)을 산화막으로 함을 특징으로 하는 디램 셀 제조방법.
  4. 제 1 항에 있어서, 제 1, 제 2, 제 3, 제 4, 제 5 전도성물질은 도핑된 폴리실리콘으로 함을 특징으로 하는 디램 셀 제조방법.
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