KR940009618B1 - 이중 캐패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 캐패시터 제조방법을 도시한 도면.
제 2 도는 본 발명의 이중 캐패시터 제조 방법을 도시한 도면.
제 3 도는 본 발명의 이중 캐패시터 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 게이트 4 : 비트라인
5-1,10,11 : 폴리실리콘 5-2 : 실리사이드
6-1 : 제 1 절연막 6-2 : 제 2 절연막
7 : 제 1 플레이트 폴리실리콘 5-3 : 비트라인 사이드월
8 : 산화막 9 : 제 1 캐패시터 유전체
13 : 캐패시터 플레이트 12 : 제 2 캐패시터 유전체
7' : 제 1 플레이트전극 11' : 제 2 노드전극
본 발명은 이중 캐패시터 제조방법에 관한 것으로, 특히 스택 셀에서 캐패시터 면적을 증가시키며 안정된 공정으로 셀 구조를 형성시킬 수 있도록 한 캐패시터 제조 방법에 관한 것이다.
종래 기술의 반도체 메모리 소자의 캐패시터는 다음과 같이 형성되었다.
즉, 제 1a 도에 도시된 바와 같이, 실리콘기판(21) 상에 필드산화막(22)의 형성으로 필드영역 및 액티브영역을 형성한다.
다음 전면에 폴리실리콘 및 캡산화막을 차례로 증착한 뒤, 게이트마스크를 이용하여 식각하여 게이트를 형성한다.
이어서 게이트 측벽에 사이드월(25a,25b)을 형성하고, 기판전면에 제 1 산화막(26) 및 스택 폴리실리콘(27)을 차례로 입힌 후, 포토레지스트을 이용하여 베리드 콘택 영역을 정의하고 스택 폴리실리콘 및 제 1 산화막을 식각하여 베리드 콘택영역을 형성한다(제 1b 도).
이 때 스택 폴리실리콘(27)막을 형성하는 이유는 단차를 높여 캐패시터의 면적을 증가시켜서 용량을 양호하게 하기 위한 것으로서 200Å까지 단차를 형성할 수 있다.
따라서, 스택 폴리실리콘(27)막 형성공정은 생략할 수도 있다.
그 후, 기판 전면에 노드 폴리실리콘(28)을 도포하고 포토레지스트를 이용하여 캐패시터를 형성할 영역을 마스킹 한다(제 1c 도).
다음 위의 마스크를 이용하여 노드 폴리실리콘(28)을 식각하여 캐패시터의 저장전극을 형성한다(제 1d 도).
이와 같은 종래의 기술에서는, 캐패시턴스를 증가시키기 위해 제 1 도산화막(26)과 스택 폴리실리콘(27)을 높이는데 한계가 있으며, 따라서 캐패시턴스를 증가시키기 위하여는 칩의 면적이 커져야하는 문제점이 있다.
본 발명은 이러한 종래 기술의 캐패시터의 제조방법 상의 문제점을 해결하기 위한 것으로, 더불 콘택 마스크를 이용하여 캐패시턴스를 획기적으로 증가시키도록 하였으며, 공정의 안정성을 가져오도록 하였다.
본 발명을 첨부한 도면 제 2 도를 참조하여 설명하면 다음과 같다.
먼저 제 2a 도에 도시된 바와 같이 실리콘 기판(1)상에 필드산화막(2) 및 게이트(3)를 형성하고 소오스 및 드레인 영역(도면에서의 표시는 생략함)으로 구성된 트랜지스터를 형성한다. 다음 기판의 전면에 제 1 절연막(6-1)을 증착한 뒤, 비트라인 부위의 제 1 절연막을 제거하여 비트라인 콘택부위를 형성한다.
그 후에 폴리실리콘(5-1), 실리사이드(5-2), 제 2 절연막(6-2)을 차례로 증착하고 패턴닝하여 비트라인(4)을 형성한다.
비트라인 형성 후, 다시 산화막을 증착하고 건식식각하여 비트라인 측벽에 비트라인사이드월(5-3)을 형성한다.
이어서 캐패시터의 제 1 플레이트 전극을 형성하기 위하여 폴리실리콘(7)을 두껍게 입힌 후 평탄화 작업을 실시하고 산화막(8)을 증작한다(제 2b 도).
그 후 포토레지스트를 이용하여 후에 형성될 노드전극과 제 1 캐패시터를 형성할 제 1 플레이트전극 형성부위를 정의한 후, 폴리실리콘(7) 및 산화막(8)을 제거하여 제 1 플레이트전극(7')을 형성한다. 그리고 제 1 캐패시터 우전체(9)를 기판의 전면에 형성시킨다(제 2c도).
계속해서 폴리실리콘을 증착시킨 후 건식식각하여 제 1 플레이트전극의 측면에 제 1 유전체를 게재시켜 폴리실리콘측벽(10)을 형성하고, 포토레지스트를 이용하여 소오스 및 드레인 전극과 연결될 노드콘택부위를 정의하고, 이 콘택부위의 제 1 캐패시터 유전체(9) 및 제 1 절연막(6-1)을 제거함으로써 노드콘택부위를 형성한다(제 2d 도). 이 때 셀 트랜지스터의 소오스 및 드레인 영역이 노출된다.
다음에는 제 2e 도에 도시된 바와 같이 폴리실리콘(11)을 증착하여 소오스 및 드레인 영역과 노드콘택을 형성시킨다.
이어서 포토레지스트를 두껍게 형성시킨 후 평탄화작업을 실시하고 노드전극 형성용 마스크를 이용하여 사진식각 공정으로 제 1 플레이트전극(7') 상부의 폴리실리콘(11)과 제 1 캐패시터유전체(9) 및 산화막(8)을 제거하여 제 2 노드전극(11')을 형성한다(제 2f 도).
마지막으로 포토레지스트를 스트립한 후에 기판의 전면에 제 2 캐패시터 유전체(12)를 형성하고, 그 위에 캐패시터 제 2 플레이트전극용 폴리실리콘(13)을 증착시킨다(제 2g 도).
이와 같이 하면 두 개소에 캐패시터가 형성되는데 그 등가회로를 나타내면 제 3 도와 같다.
제 2 도의 제 1 플레이트 전극과 제 1 노드전극 및 제 2 플레이트전극과 제 2 노드전극에 의해 형성되는 두 개의 캐패시터는 제 3 도에 도시된 바와 같이 병렬로 연결되어 트랜지스터에 연결된다.
이와 같이 본 발명의 더블 콘택 마스크를 이용하므로 캐패시턴스를 증가시킬 수 있으며, 제 1 플레이트전극의 두께에 따라 캐패시턴스의 면적을 증가시킬 수 있다. 또한 노드와 노드 사이의 물질이 폴리실리콘이므로 공정의 안정성을 도모할 수 있다.
Claims (1)
- 이중 캐패시터 제조 방법에 있어서, 실리콘 기판 위에 트랜지스터를 형성한 다음 기판에 비트라인 및 비트라인 사이드월을 형성하는 단계와, 캐패시터의 제 1 플레이트 전극용 폴리실리콘(7)을 두껍게 입힌 후 평탄화작업을 하고 그 위에 산화막(8)을 증작시키는 단계와, 감광제를 이용하여 제 1 플레이트전극 부분을 정의한 후, 폴리실리콘(7) 및 산화막(8)을 제거하여, 제 1 플레이트전극을 형성하고 제 1 캐패시터 우전체(9)를 전면에 형성시키는 단계와, 제 1 노드용 폴리실리콘을 증착시킨 후 건식식각하여 제 1 플레이트 전극 측면에 제 1 유전체를 사이에 두고 폴리실리콘(10)측벽으로 된 제 1 노드전극을 형성하는 단계와, 사진식각공정으로 제 1 캐패시터 유전체(9) 및 제 1 절연막(6-1)을 제거함으로서 노드콘택부위를 형성하는 단계, 폴리실리콘(11)을 증착하여 소오스 드레인 영역과 노드콘택을 형성시킨 후, 사진식각공정으로 제 1 플레이트전극(7') 상부의 폴리실리콘(11)과 제 1 캐패시터 유전체(9) 및 산화막(8)을 제거하여 제 2 노드전극(11')을 형성하는 단계, 전면에 제 2 캐패시터 유전체(12)를 형성하고, 그 위에 캐패시터 제 2 플레이트전극용 폴리실리콘(13)을 증착시키는 단계를 포함하는 이중 제 1 도 제조방법.
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