KR930002289B1 - 반도체 기억장치 - Google Patents

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KR930002289B1
KR930002289B1 KR1019900007434A KR900007434A KR930002289B1 KR 930002289 B1 KR930002289 B1 KR 930002289B1 KR 1019900007434 A KR1019900007434 A KR 1019900007434A KR 900007434 A KR900007434 A KR 900007434A KR 930002289 B1 KR930002289 B1 KR 930002289B1
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 반도체기억장치의 1실시예에 있어서의 셀배열패턴의 일부를 나타낸 도면,
제2도는 제1도의 셀배열패턴의 일부를 상세하게 나타낸 도면,
제3도는 제2도중의 소자영역에 있어서의 셀트랜지스터의 소오스영역·채널영역·드레인영역의 패턴을 나타낸 도면,
제4도는 제2도중의 메모리셀영역의 단면구조를 나타낸 도면,
제5도는 제2도중의 접속부근방의 워드선패턴 및 비트선 패턴의 변형예를 나타낸 도면,
제6도는 종래의 다이내믹형 메모리에 있어서의 셀배열패턴의 일부를 나타낸 도면,
제7도는 제6도의 셀배열패턴의 일부를 상세하게 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 소자영역 12 : 채널 영역
41 : 반도체기판 42 : 필드절연막
43, 44 : 소오스영역 45 : 드레인영역
46, 47 : 게이트전극 48 : 게이트절연막
49 : 제1층간절연막 50 : 제 2층간절연막
51 : 캐패시터절연막 52 : 캐패시터플레이트전극
61 : 비트선 63 : 트랜지스터접속부
72 : 워드선 73 : 캐패시터축적전극
74 : 캐패시터접속부
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 1트랜지스터·1캐패시터구성의 다이내믹형 메모리셀의 셀배열패턴에 관한 것이다.
[종래의 기술 및 그 문제점]
다이내믹형 메모리에 있어서의 1트랜지스터·1캐패시터구성의 다이내믹형 메모리셀의 배열은 고집적화시키기 위해 여러가지 패턴이 제안되고 있는데 그 일례로서 폴디드비트선방식(Folded bit線 方式)의 셀배열패턴의 종래예를 제6도에 개략적으로 나타내었다. 제6도에 있어서, 참조부호 61…은 각각 평행하게 형성된 비트선, 62…는 비트선(61…)의 양단측에 배치된 비트선센스증폭기로, 서로 이웃하는 2개의 비트선(61, 61)이 상보적인 한쌍이 되어 1개의 비트선센스증폭기(62)에 접속되어 있다. 비트선(61…)은 각각 길이방향으로 일정피치(P)에서 메모리셀트랜지스터(전하전송용 트랜지스터)의 드레인(또는 소오스)과의 접속부(63…)를 갖추고 있다. 이 경우, 서로 이웃하는 임의의 2개의 비트선에 주목하면, 어떤 비트선(61)의 트랜지스터접속부(63…)의 위치에 대해 이웃하는 비트선(61)의 트랜지스터접속부(63…)의 위치는 비트선길이방향으로 1/2피치 옮겨져 있다.
제7도는 제6도의 셀배열패턴의 일부를 상세하게 나타낸 것으로, 참조부호 61…은 비트선, 63…은 비트선접속부, 71a…는 우상방향(右上方向)의 패턴을 갖는 소자영역, 71b…는 우하방향(右下方向)의 패턴을 갖는 소자영역으로, 이들 2종류의 소자영역패턴은 비트선길이방향으로 1/2피치마다 교대로 반복되도록 형성되어 있다. 72…는 워드선(일부는 셀트랜지스터 게이트전극을 겸하고 있다), 73…은 메모리셀마다 형성된 캐패시터축적전극, 74…는 셀트랜지스터의 소오스영역(43 또는 4)과 캐패시터축적전극(73…)의 접속부(캐패시터 접속부)이다.
한편, 소자영역(71a…, 71b…)은 각각 제4도에 나타낸 바와 같은 단면구조로 되어 있는바, 참조부호 41은 반도체기판, 42…는 기판(41)상에 선택적으로 형성된 소자분리용의 필드절연막, 43 및 44는 각각 기판과 역도전형의 확산층영역으로 이루어진 제1셀트랜지스터의 소오스 영역 및 제2트랜지스터의 소오스영역, 45는 기판과 역도전형의 확산층영역으로 이루어진 상기 2개의 셀트랜지스터에 공통인 드레인영역, 46 및 47은 각각 기판(41)상에 얇은 게이트절연막(48)을 매개로 형성된 제1셀트랜지스터의 게이트전극 및 제2셀트랜지스터의 게이트전극이며 워드선(72…)의 일부이다. 49는 제1층간절연막, 61…은 상기 비트선, 63…은 상기 트랜지스터접속부로 접속구멍을 통하여 드레인영역(45)에 접속되어 있다. 72…는 상기 워드선, 50은 제2 층간절연막이다.
상기 2개의 셀트랜지스터에는 각각 전하축적용의 캐패시터가 접속되어 있다. 즉, 73…은 각각 상기 캐패시터축적전극으로, 그 일부가 제2층간절연막(50)상에서 비트선(61…)의 일부 상측에 형성되어 있고 각각접속구멍을 통해 상기 셀트랜지스터의 소오스영역(43 또는 44)에 접속되어 있다. 그리고 적어도 그 일부가 얇은 캐패시터절연막(51)을 매개로 캐패시터축적전극(73…)에 대향하도록 캐패시터플레이트전극(52)이 형성됨으로써 스택형 캐패시터가 형성되어 있다.
상기한 바와 같은 셀배열패턴은, 비트선(61)군과 워드선(72)군이 교차하는 방향에 형성되며, 1개의 비트선(61) 및 서로 이웃하는 2개의 워드선(72)을 각각 가로지르듯이 셀트랜지스터 2개분의 소자영역(71a 또는71b)이 형성되고 이 소자영역(71a 또는 71b)과 1개의 비트선(61)의 교차부분에서 2개의 셀트랜지스터에 공통으로 비트선(61)이 접속되고, 이 2개의 셀트랜지스터에 각각 캐패시터가 접속되어 있으며, 소자영역(71a 또는 71b)은 우상방향(右上方向)의 패턴과 우하방향(右下方向)의 패턴이 비트선길이방향으로 1/2피치마다교대로 반복되도록 형성되어 있다.
그러나, 상기한 바와 같이 소자영역(71a 또는 71b)이 우상방향(右上方向)의 패턴과 우하방향(右下方向)의 패턴이 교대로 반복되도록 형성되어 있으면, 소자영역의 고집적화가 곤란하다. 즉, 제7도중에 나타낸바와 같이 소자영역의 집척도는 서로 이웃하는 2개의 다른 방향의 패턴상호간의 최소간격(d0)으로 결정되는데 이 최소간격(d0)에 비하여 인접하는 2개의 같은 방향의 패턴상호간의 최소간격(dx)은 충분한 여유가 있어 그 부분만큼 필요없는 면적이 생기게 된다.
상기한 바와 같이 종래의 다이내믹형 메모러셀은 소자영역으로서 2종류의 패턴이 1/2피치마다 교대로 반복되도록 형성되어 있으므로 소자영역의 고집적화가 곤란한 문제점이 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 다이내믹형 메모리셀의 셀배열패턴에 있어서의 소자영역의 패턴밀도를 한층 높여서 소자영역의 고집적화를 더욱 도모할 수 있는 반도체기억장치를 제공항에 그 목적이 있다.
[발명의 구성]
본 발명은, 비트선군과 워드선군이 교차하는 방향에 형성되며, 1개의 비트선 및 인접하는 2개의 워드선을 각각 가로지르듯이 셀트랜지스터 2개분의 소자영역이 형성되고, 상기 각 비트선은 각각 비트선길이방향으로 일정피치마다 상기 소자영역과 교차하는 부분에서 2개의 셀트랜지스터에 공통으로 접속되며, 이 2개의 셀트랜지스터에 각각 대응하여 캐괘시터가 접속된 1트랜지스터·1캐패시터구성의 다이내믹형 메모리 셀어레이를 갖춘 반도체기억장치에 있어서, 서로 이웃하는 비트선의 각각의 접속부가 비트선길이방향으로 거의 1/2n(n은 2이상의 자연수)피치 예컨대, 1/4피치 옮겨져 있고, 상기 각 소자영역의 패턴은 동일한 방향을 갖는 것을 특징으로 한다.
[작용]
소자영역전체의 패턴은 각각 동일한 방향을 갖는 1종류의 패턴이 반복되도록 되어 소자영역의 집적도가 서로 이웃하는 패턴상호간의 워드선방향의 최소간격(d1) 또는 비트선방향의 최소간격(d2)으로 결정되고, 비트선길이방향으로 거의 1/2n피치 옮겨져 서로 이읏하고 있는 패턴상호간도 거의 최소간격(d1 또는 d2)정도로 작아지므로 소자영역의 패턴밀도를 높여서 소자영역의 고집적화를 더욱 도모할 수 있게 된다.
[실시예]
이하, 본 발명의 1실시예를 도면을 참조해서 상세히 설명한다.
제1도 및 제2도에 나타낸 다이내믹형 메모리셀의 셀배열패턴은 제6도 및 제7도를 참조하여 상술한 종래의 다이내믹형 베모리셀과 비교하여 서로 이웃하는 비트선(61…)의 각각의 트랜지스터접속부(63…)가 비트선길이방향으로 거의 1/2n(예컨대, 1/4)피치 옮겨져 있고, 소자영역(11…)의 패턴은 동일한 방향을 갖는[즉, 소자영역(11…)의 패턴은 1종류인]점이 다르고 그 외는 같다.
제1도는 다이내믹형 메모리에 있어서의 1트랜지스터·1캐패시터구성의 다이내믹형 메모리셀의 셀배열패턴의 일례로서 폴디드비트선방식(Folded bit線 方式)의 셀배열패턴의 일부를 나타내고 있다. 즉, 제1도에있어서 참조부호 61…은 각각 평행하게 형성된 비트선, 62…는 비트선(61…)의 양측단에 배치된 비트선센스증폭기로서, 상호간에 1개의 비트선(61)을 매개로 서로 이웃하는 2개의 비트선(61, 61)이 상보적인 한쌍으로되어 1개의 비트선센스증폭기(62)에 접속되어 있다. 비트선(61…)온 각각 길이방향으로 일정피치(P)에서 셀트랜지스터의 드레인(또는 소오스)과의 접속부(63…)를 갖추고 있다. 이 경우 임의의 비트선(61)의 트랜지스터접속부(63…)의 위치에 대하여 이웃하는 비트선(61)의 트래지스터접속부(63…)의 위치는 비트선길이방향으로 1/4피치 옮겨져 있다.
제2도는 제1도의 셀배열패턴의 일부를 상세히 나타낸 것으로, 비트선(61)군과 워드선(72)군은 교차하는 방향으로 형성되며, 임의의 1개의 비트선(61) 및 서로 이웃하는 임의의 2개의 워드선(72, 72)을 각각 가로지르듯이 셀트랜지스터 2개분의 소자영역(11…)이 형성되어 있다. 이 경우, 각 소자영역(11…)의 패턴은 각각 동일한 방향을 가지고 있는 전체로서 1종류의 소자영역패턴이 반복해서 형성되어 있다. 또한 각 비트선(61…)은 각각 길이방향으로 일정피치(P)마다 소자영역(11…)과 교차하는 부분에서 2개의 셀트랜지스터에 공통으로 졉속되어 있다. 그리고 이 2개의 셀트랜지스터에 각각 대응하여 캐패시터가 접속되어 1트랜지스터·1캐패시터구성의 다이내믹형 메모리셀이 1소자영역당 2개로 구성되어 있다.
여기에서 순차적으로 서로 이웃한 복합체의 비트선(61…)에 주목하면, 어떤 비트선(61)의 트랜지스터접속부(63…)의 위치에 대해 이 비트선(61)에 순차적으로 서로 이웃한 비트선(61…)각각의 트랜지스터접속부(63…)의 위치는 비트선길이방향으로 순차적으로 거의 1/4피치씩 옮겨져 있다. 한편, 메모리셀마다 캐패시터축적전극(73…)이 형성되어 셀트랜지스터에 접속되어 있다. 참조부호 74…는 셀트랜지스터의 소오스영역(43 또는 44)과 캐패시터축적전극(73…)의 접속부이다.
제3도는 제2도중의 소자영역(11…)에 있어서의 셀트랜지스터의 소오스영역(43 및 44), 채널영역(12), 드레인영역(45)의 패턴을 나타내고 있다.
제4도는 제2도중의 메모리셀영역의 단면구조를 나타낸 것으로, 참조부호 41은 반도체기판, 42…는 기판상에 선택적으로 형성된 소자분리용의 필드절연막, 43 및 44는 각각 기판과 역도전형의 확산층영역으로 이루어진 제1셀 트랜지스터의 소오스영역 및 제2셀트랜지스터의 소오스영역, 45는 기판과 역도전형의 확산층영역으로 이루어진 상기 2개의 셀트랜지스터에 공통인 드레인영역, 46 및 47은 각각 기판(41)상에 얇은 게이트절연막(48)을 매개로 형성된 제1셀트랜지스터의 게이트전극 및 제2셀트랜지스터의 게이트전극이며 상기 워드선(72…)의 일부이다. 49는 제1층간절연막, 61…은 상기 비트선, 63…은 상기 트랜지스터접속부이며 접속구멍을 통해 드레인영역(45)에 접속되어 있다. 72…는 상기 워드선, 50은 제2층간절연막이다.
상기 2개의 셀트랜지스터에는 각각 전하축적용 캐패시터가 접속되어 있다. 즉, 73…은 각각 상기 캐패시터축적전극으로, 그 일부가 제2층간절연막(50)상에서 비트선(61…)의 일부의 상측에 형성되어 있고 각각 접속구멍을 통해 상기 셀트랜지스터의 소오스영역(43 또는 44)에 접속되어 있다. 그리고 적어도 그 일부가 얇은 캐괘시터절연막(51)을 매개로 캐패시터축적전극(73…)에 대향하도록 캐패시터플레이트전극(52)이 형성됨으로써 스택형 캐패시터가 형성되어 있다.
상기한 바와 같은 셀배열패턴에 의하면, 소자영역(11…)으로서는 각각 동일한 방향을 갖는 1종류의 패턴이 반복되도록 된다. 이 경우, 소자영역(11…)의 집적도는 서로 이웃하는 패턴상호간의 워드선길이방향의 최소간격(d1) 또는 비트선길이방향의 최소간격(d2)으로 결정되고, 비트선길이방향으로 거의 1/4피치 옮겨져 서로 이웃하고 있는 패턴상호간도 거의 최소간격(d1 또는 d2) 정도로 작아지므로 소자영역(11…)의 패턴밀도가 높아져서 소자영역(11‥·)의 고집적화를 한층 도모할 수 있게 된다.
한편, 상기 실시예에 있어서의 접속부의 면적, 특히 셀트랜지스터의 소오스영역(43 또는 44)과 캐패시터의 축적전극(73…)의 접속부(74…)의 면적을 확보하기 위해 제5도에 나타낸 바와 같이 접속부(74…)근방의 워드선폭(Wa)을 다른 부분의 워드선폭(WA)보다도 좁게 형성해도 좋다. 마찬가지로 접속부(74…)근방의 비트선폭(Wb)을 다른 부분의 비트선폭(WB)보다 좁게 형성해도 좋다.
또한 상기 실시예에서는 캐패시터축적전극(73…)의 일부가 비트선(61…)의 일부의 상측에 위치하도록 형성하었으나, 이것에 한정되지 않고 캐패시터축적전극(73…)의 일부가 비트선(61…)의 일부의 하측에 위치하도록 형성해도 좋다.
또한 본 발명은 상기 실시예와 같은 폴디드비트선방식의 셀배열패턴을 이용한 다이내믹형 메모리에 한정되지 않고 오픈비트선방식의 셀배별패턴을 이용한 다이내믹형 메모리에도 적용할 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명의 반도체기억장치에 의하면, 다이내믹형 메모리셀의 셀배열패턴에 있어서의 소자영역의 패턴밀도를 한층 높여서 더욱 고밀도화된 소자영역을 실현할 수 있다.

Claims (2)

  1. 비트선(61)군과 워드선(72)군이 교차하는 방향에 형성되고, 1개의 비트선 및 서로 이웃하는 2개의 워드선을 각각 가로지르듯이 셀트랜지스터 2개분의 소자영역(11)이 형성되며, 상기 각 비트선(61)은 각각 비트선길이방향으로 일정피치마다 상기 소자영역과 교차하는 부분에서 2개의 셀트랜지스터에 공통으로 접속되고, 이 2개의 셀트랜지스터에 각각 대응하여 캐패시터가 접속된 1트랜지스터·1캐패시터구성의 다이내믹형메모리셀어레이를 갖춘 반도체기억장치에 있어서, 서로 이웃하는 비트선의 각각의 접속부(63)가 비트선길이방향으로 거의 1/2n(n은 2이상의 자연수)피치 옮겨져 있고, 상기 각 소자영역의 페턴은 동일한 방향을 갖는것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 비트선의 접속부(63) 및 상기 셀트랜지스터와 캐패시터를 접속하는 접속부(74)의 적어도 일부의 근방에서 워드선폭 및(또는) 비트선폭이 다른 부분의 워드선폭(WA) 및(또는) 비트선폭(WB)보다도 좁게 형성(Wa, Wb)되어 있는 것을 특징으로 하는 반도체기억장치.
KR1019900007434A 1989-05-23 1990-05-23 반도체 기억장치 KR930002289B1 (ko)

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