DE69031847T2

DE69031847T2 - Halbleiterspeicherbauteil

Info

Publication number: DE69031847T2
Application number: DE69031847T
Authority: DE
Inventors: Jumpei Kumagai; Shizuo C O Intellectual Sawada
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-23
Filing date: 1990-05-23
Publication date: 1998-05-14
Anticipated expiration: 2010-05-24
Also published as: KR900019238A; EP0399531B1; KR930002289B1; DE69031847D1; JPH07120714B2; JPH0372675A; EP0399531A1

Description

Diese Erfindung betrifft eine Halbleiter-Speichervorrichtung und insbesondere ein Zellenanordnungsmuster in einer dynamischen Speicherzelle eines Ein-Transistor Ein- Kondensator-Typs.
Als eine Anordnung einer dynamischen Speicherzelle mit einer Ein-Transistorein-Kondensatorstruktur in einem dynamischen Speicher wurden verschiedene Muster vorgeschlagen, um dessen Integrationsdichte zu erhöhen. Fig. 8 zeigt schematisch ein Beispiel eines bekannten Zellenanordnungsmusters eines Typs mit gefalteten Bitleitungen. Eine ähnliche DRAM-Anordnung ist in "International Electron Devices Meeting, Technical Digest, IEDM-88, IEEB, San Francisco, CA, 11-14. Dezember 1988, Seiten 596-9" beschrieben. In Fig. 8 bezeichnet 61 Bitleitungen, die parallel zueinander angeordnet sind und 62 bezeichnet Bitleitungs-Abfühlverstärker; die auf beiden Seiten der Bitleitungen 61 angeordnet sind. Zwei benachbarte Bitleitungen 61 bilden ein komplementäres Paar und sind mit einem entsprechenden der Bitleitungs-Abfühlverstärker 62 verbunden. Jede der Bitleitungen 61 weist Kontakte oder verbindungsbauteile 63 mit einem erwünschten Zwischenraum P in Längsrichtung auf, die in Kontakt mit Drainbereichen (oder Sourcebereichen) von Speicherzellentransistoren (Ladungsübertragungstransistoren) stehen. Wenn in diesem Fall zwei erwünschte nebeneinander liegende Bitleitungen, betrachtet werden, weicht eine Position eines Transistorkontaktes 63 in einer Bitleitung 61 um 1/2 Zwischenraum in der Bitleitungsrichtung von einer Position eines Transistorkontaktes 63 einer benachbarten Bitleitung 61 ab.
Fig. 9 zeigt detailliert einen Teil des Zellenanordnungsmusters von Fig. 8. In Fig. 9 bezeichnet 61 Bitleitungen, 63 Bitleitungenkontakte, 71a Zellbereiche mit einem Muster, das sich diagonal nach rechts und aufwärtig erstreckt, und 71b Zellbereiche, die ein Muster aufweisen, das sich diagonal nach rechts bzw. abwärtig erstreckt. Diese zwei Arten von Zellbereichmustern sind einander abwechselnd alle 1/2 Zwischenraum in Bitleitungsrichtung angeordnet. Weiter bezeichnet 72 Wortleitungen, die auch als Gate- Elektroden der Zellentransistoren verwendet werden, 73 Kondensatorspeicherelektroden, die in jeder Speicherzelle bereitgestellt sind, und 74 Kontakte (Kondensatorkontakte), um Sourcebereiche 43 oder 44 von Zellentransistoren jeweilig mit Kondensatorspeicherelektroden 73 zu verbinden.
Die Zellenbereiche 71a und 71b weisen eine Querschnittsstruktur auf, wie es in Fig. 4 gezeigt ist. In Fig. 4 bezeichnet 41 ein Halbleitersubstrat, 42 einen Feldisolierfilm für eine Zellenisolation, der selektiv im Halbleitersubstrat 41 ausgebildet ist, 43 und 44 bezeichnen Sourcebereiche von ersten und zweiten Zellentransistoren, die aus diffundierten Bereichen gebildet sind, die einen Leitfähigkeitstyp aufweisen, der das Gegenteil zu dem des Halbleitersubstrates ist, 45 bezeichnet einen gemeinsamen Drainbereich des ersten und zweiten Zellentransistors, der aus einem diffundierten Bereich gebildet ist, der einen Leitfähigkeitstyp aufweist, der das Gegenteil des Halbleitersubstrats ist, und 46 und 47 bezeichnen die Gate- Elektroden des ersten und zweiten Zellentransistors, die durch einen dünnen Isolierfilm 48 über dem Halbleitersubstrat 41 bereitgestellt sind, und als ein Teil der Wortleitungen 72 verwendet werden. Weiter bezeichnet 49 einen ersten Zwischenniveau-Isolator, 61 bezeichnet die Bitleitungen, 63 bezeichnet den Transistorkontakt, der mit dem Drainbereich 45 durch ein Kontaktloch in Verbindung steht. 72 bezeichnet die Wortleitungen und 50 bezeichnet einen zweiten Zwischeniveau- Isolator.
Der erste und zweite Zellentransistor schließt jeweilig einen Ladungsspeicherkondensator ein. Das heißt, mit 73 bezeichnete Kondensatorspeicherelektroden sind teilweise auf dem zweiten Zwischenniveau-Isolator 50 angeordnet, so daß sie über einem Teil des oberen Bereichs der Bitleitungen 61 angeordnet sind, und über Kontaktlöcher in Kontakt mit den Sourcebereichen 43 bzw. 44 der Zellentransistoren stehen. Eine Kondensator- Plattenelektrode 52 ist so angeordnet, daß sie durch einen dünnen Kondensator-Isolierfilm 51 den Kondensatorspeicherelektroden 73 gegenübersteht, wodurch ein geschichteter Kondensator bereitgestellt wird.
In dem obigen Zellenanordnungsmuster sind die Bitleitungen 61 und die Wortleitungen 72 in jeweiligen Richtungen so angeordnet, daß sie einander kreuzen, der Speicherbereich 71a oder 71b für zwei Zellentransistoren wird bereitgestellt, um eine der Bitleitungen 61 bzw. zwei benachbarte Wortleitungen 72 zu kreuzen, jede Bitleitung 61 ist mit dem gemeinsamen Bereich der zwei Zellentransistoren in dem Bereich in Kontakt, der die Bitleitung 61 und den Zellenbereich 71a oder 71b kreuzt, die Kondensatoren sind mit den zwei Zellentransistoren verbunden und die Zellenbereiche 71a und 71b sind mit Mustern versehen, die in der rechts aufwärtigen bzw. rechts abwärtigen Richtung geneigt sind und abwechselnd jeden 1/2 Zwischenraum in der Bitleitungsrichtung angeordnet sind.
Wenn jedoch die Zellenbereiche 71a und 71b auf diese Weise angeordnet werden, ist es schwierig, die Integrationsdichte der Zellenbereiche zu erhöhen. Das heißt, wie in Fig. 9 gezeigt, daß die Integrationsdichte der Zellenbereiche durch den Minimalabstand d0 zwischen den benachbarten zwei Mustern mit verschiedenen Richtungen bestimmt ist. Jedoch hat der Minimalabstand dx zwischen den benachbarten zwei Mustern mit den gleichen Richtungen eine ausreichende Ausdehnung im Vergleich mit dem Minimalabstand d0, wodurch ein unnütz besetzter Bereich erzeugt wird.
Da, wie oben beschrieben, die bekannten dynamischen Speicherzellen durch abwechselndes Anordnen von zwei Arten von Mustern jeden 1/2 Zwischenraum als der Zellenbereich bereitgestellt werden, ist es schwierig, die Integrationsdichte der Zellenbereiche zu erhöhen.
Eine DRAM-Anordnung, bei der die Zellenbereiche parallel mit den Bitleitungen angeordnet sind und 1/4 Zwischenraum in der Bitleitungsrichtung verschoben sind, ist aus der EP-A- 0 055 572 bekannt.
Es ist demzufolge eine Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung bereitzustellen, bei der die Musterdichte von Zellenbereichen in Zellenanordnungsmustern von dynamischen Speicherzellenanordnungen erhöht ist.
Bei einer Halbleiterspeichervorrichtung mit dynamischen Speicherzellen in Übereinstimmung mit der Erfindung mit Ein- Transistor.Ein-Kondensator-Typ werden Zellenbereiche für Zellentransistorpaare in einem Halbleitersubstrat so bereitgestellt, daß sie eine Bitleitung bzw. zwei benachbarte Wortleitungen kreuzen, und die Muster der Zellenbereiche die gleiche Richtung haben. Kontakte werden für ein elektrisches Verbinden von jeweiligen Bitleitungen und gemeinsamen Bereichen von Zellentransistorpaaren miteinander in Bereichen bereitgestellt, wo die Zellenbereiche sich mit den Bitleitungen an jedem erwünschten Zwischenraum in der Bitleitungsrichtung kreuzen. In diesem Fall ist ein Abstand zwischen benachbarten Kontakten einer erwünschten Bitleitung als ein Zwischenraum gegeben, und die Kontakte von benachbarten Bitleitungen sind in der Bitleitungsrichtung durch ungefähr 1/2n Zwischenraum verschoben (n ist eine natürliche Zahl größer oder gleich 2).
Die neuen und unterscheidungskräftigen Merkmale der Erfindung sind in den Ansprüchen der vorliegenden Anmeldung ausgeführt. Die Erfindung selbst kann jedoch zusammen mit weiteren Aufgaben und Vorteilen am besten mit Bezug auf die folgende Beschreibung und die begleitenden Zeichnungen verstanden werden, in denen:
Fig. 1 eine Aufsicht eines Zellenanordnungsmusters einer Halbleiterspeichervorrichtung in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 2 eine detaillierte Aufsicht des Teils des Zellenanordnungsmusters von Fig. 1 zeigt;
Fig. 3 eine Aufsicht eines Musters von Source-, Kanal- und Drainbereichen eines Zellentransistorpaars in einem Zellenbereich in Fig. 2 zeigt;
Fig. 4 eine Querschnittsansicht des Speicherzellenbereichs von Fig. 2 zeigt;
Fig. 5 eine Aufsicht eines abgewandelten Beispiels von Wort- und Bitleitungsmustern in der Nähe von Kontakten von Fig. 2 zeigt;
Fig. 6 eine Aufsicht eines Teils eines Zellenanordnungsmusters einer Halbleiterspeichervorrichtung in Übereinstimmung mit einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 7 eine Aufsicht des Teils des Zellenanordnungsmusters von Fig. 6 zeigt;
Fig. 8 eine Aufsicht eines Teils des Zellenanordnungsmusters in dem bekannten dynamischen Speicher zeigt; und
Fig. 9 eine Aufsicht des Teils des Zellenanordnungsmusters von Fig. 8 zeigt.
Nun wird ein Ausführungsbeispiel der Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
Ein Zellenanordnungsmuster yon in Fig. 1 und 2 gezeigten, dynamischen Speicherzellen ähnelt dem der mit Bezug auf die Fig. 8 und 9 beschriebenen bekannten dynamischen Speicherzellen, mit der Ausnahme, daß jeweilige Transistorkontakte von benachbarten Bitleitungen 61 durch ungefähr ein 1/2n (beispielsweise 1/4) Zwischenraum in der Bitleitungsrichtung verschoben sind und daß die Muster von Zellenbereichen 11 die gleiche Richtung aufweisen (d.h. die Muster der Zellenbereiche 11 sind vom gleichen Typ).
Fig. 1 zeigt einen Teil des Zellenanordnungsmusters eines Typs mit gefalteten Bitleitungen als ein Beispiel eines Zellenanordnungsmusters von dynamischen Speicherzellen mit einer Ein-Transistorein-Kondensator-Struktur in einem dynamischen Speicher. Das heißt, in Fig. 1 bezeichnet 61 Bitleitungen, die parallel zueinander angeordnet sind, 62 bezeichnet Bitleitungs-Abfühlverstärker, die an beiden Enden der Bitleitungen 61 angeordnet sind. Ein Abfühlverstärker 62 ist aufeinanderfolgend mit einer komplementären Paaranordnung verbunden, die benachbarte Bitleitungen 61 einschließt, zwischen die eine andere Bitleitung 61 zwischengelegt ist. Jede der Bitleitungen 61 weist Kontakte 63 auf, die mit Drainbereichen (oder Sourcebereichen) von Zellentransistoren in einem gleichmäßigen Intervall von konstantem Zwischenraum P in Bitleitungsrichtung in Kontakt sind. In diesem Fall ist ein Abstand zwischen zwei benachbarten Kontakten der Bitleitung als ein Zwischenraum gegeben. Die Kontakte 63 der Bitleitungen 61 weichen aufeinanderfolgend von Kontakten 63 einer benachbarten Bitleitung 61 um 1/4 Zwischenraum in der Bitleitungsrichtung ab.
Fig. 2 zeigt detailliert einen Teil des Zellenanordnungsmusters von Fig. 1. Die Bitleitungen 61 und Wortleitungen 72 sind so in Richtungen angeordnet, daß sie einander kreuzen, und jeder Zellenbereich 11 für zwei Transistoren ist so bereitgestellt, daß er eine ausgewählte Bitleitung 61 bzw. zwei benachbarte Wortleitungen 72 kreuzt. In diesem Fall haben die jeweiligen Muster der Zellenbereiche 11 die gleichen Richtungen und eine Art der Zellenbereichsmuster ist wiederholt als ein Ganzes angeordnet. Weiter ist jede der Bitleitungen 61 an jedem ausgewählten Zwischenraum in ihrer Längsrichtung mit einem gemeinsamen Bereich von zwei Zellentransistoren in Bereichen in Kontakt, die sich mit Zellenbereichen 11 schneiden. Die zwei Zellentransistoren sind so angeordnet, daß sie zwei Kondensatoren einschließen, wodurch zwei dynamische Speicherzellen mit einer Ein-Transistor Ein-Kondensator- Struktur pro Zellenbereich bereitgestellt wird.
Bei einer Vielzahl von Bitleitungen 61, die parallel zueinander angeordnet sind, sind die Transistorkontakte 63 von einer der Bitleitungen 61 aufeinanderfolgend um ungefähr 1/4 Zwischenraum in der Bitleitungsrichtung gegen die entsprechenden Transistorkontakte von anderen Bitleitungen 61, die neben der obigen Bitleitung 61 liegen, verschoben.
Weiter ist eine Kondensatorspeicherelektrode 73 für jede Speicherzelle bereitgestellt und steht in Kontakt mit einem entsprechenden Zellentransistor. In Fig. 2 bezeichnet 74 Kontakte zwischen den Sourcebereichen 43 oder 44 der Zellentransistoren und den Kondensatorspeicherelektroden 73.
Fig. 3 zeigt ein Muster der Sourcebereiche 43 und 44, Kanalbereiche 12 und Drainbereiche 45 des in Fig. 2 gezeigten Transistorpaars in dem Zellenbereich 11.
Fig. 4 zeigt den Querschnitt des Speicherzellenbereichs von Fig. 2. In der Zeichnung bezeichnet 41 ein Halbleitersubstrat, 42 bezeichnet einen selektiv in dem Substrat ausgebildeten Feldisolierfum für eine Zellenisolation, 43 und 44 bezeichnen die Sourcebereiche von ersten und zweiten Zellentransistoren, die aus diffundierten Bereichen eines Leitfähigkeitstyps gebildet sind, der das Gegenteil dessen des Substrats ist, 45 bezeichnet den gemeinsamen Drainbereich des ersten und zweiten Zellentransistors, der aus einem diffundierten Bereich eines zum Substrat entgegengesetzten Leitfähigkeitstyps gebildet ist, und 46 und 47 bezeichnen die Gate-Elektroden des ersten und zweiten Zellentransistors, die auf einem dünnen Gateisolierfilm 48 angeordnet sind, der auf dem Substrat 41 bereitgestellt ist, und die Teil der jeweiligen Wortleitungen 72 sind. Weiter bezeichnet 49 einen ersten Zwischenniveau- Isolator, 61 bezeichnet die Bitleitungen und 63 bezeichnet den Transistorkontakt, der durch ein Kontaktloch mit dem Drainbereich 45 in Kontakt steht. 72 bezeichnet die Wortleitungen und 50 bezeichnet einen zweiten Zwischenniveau- Isolator.
Der erste bzw. zweite Zellentransistor schließt einen Ladungsspeicherkondensator ein. Dazu sind mit 73 bezeichnete Kondensatorspeicherelektroden teilweise auf dem zweiten Zwischenniveauisolator 50 angeordnet, um so über einem Teil des oberen Abschnitts der Bitleitungen angeordnet zu sein, und sind durch Kontaktlöcher mit den Sourcebereichen 43 bzw. 44 der Zellentransistoren in Kontakt. Eine Kondensatorplattenelektrode 52 ist so angeordnet, daß sie dem Kondensatorspeicherelektroden 73 durch einen dünnen Kondensatorisolierfilm 51 gegenüberliegt, wodurch ein geschichteter Kondensator bereitgestellt wird.
In Übereinstimmung mit dem oben beschriebenen Zellenanordnungsmuster werden die Zellenbereiche 11 durch eine Art von wiederholten Mustern mit den gleichen Richtungen bereitgestellt. In diesem Fall ist die Integrationsdichte der Zellenbereiche 11 durch denminimalabstand d1 zwischen benachbarten Mustern in Wortleitungsrichtung oder durch den Minimalabstand d2 zwischen den benachbarten Mustern in Bitleitungsrichtung bestimmt, und da ein Abstand zwischen benachbarten Mustern, die etwa 1/4 Zwischenraum in der Bitleitungsrichtung voneinander liegen, in den Bereich des Minimalabstands d1 oder d2 vermindert ist, kann die Dichte der Zellenbereiche 11 erhöht werden, wodurch die Integrationsdichte weiter erhöht wird.
Um den für jeden Kontakt im obigen Ausführungsbeispiel ausreichenden Bereich zu erhalten, insbesondere den ausreichenden Bereich jedes Kontaktes 74 zwischen dem Sourcebereich 43 oder 44 des Zellentransistors und der Kondensatorspeicherelektrode 73, können Wortleitungsbreiten WA in der Nähe des Kontaktes 74 schmaler als die Wortleitungsbreite WA von anderen Abschnitten davon gemacht werden, wie in Fig. 5 gezeigt.
Entsprechend kann die Bitleitungsbreite WB in der Nähe jedes Kontaktes 74 schmaler als die Bitleitungsbreite WB in den anderen Abschnitten gemacht werden.
Weiter ist in dem obigen Ausführungsbeispiel ein Teil der Kondensatorspeicherelektrode 73 über einem Teil der Bitleitung 61 bereitgestellt, jedoch kann er unterhalb eines Teiles der Bitleitung 61 angeordnet sein.
Als nächstes wird ein weiteres Ausführungsbeispiel der Erfindung beschrieben.
Die Fig. 6 und 7 zeigen ein Zellenanordnungsmuster von dynamischen Speicherzellen des Typs mit gefalteten Bitleitungen, bei denen Kontakte von den benachbarten Bitleitungen voneinander um 1/8 Zwischenraum abweichen, und die gleichen Abschnitte oder Bestandteile wie in Fig. 2 sind durch die gleichen Bezugsziffern bezeichnet.
Wie in Fig. 6 gezeigt, ist ein Abfühlverstärker 62 aufeinanderfolgend mit beiden Enden von Bitleitungen verbunden, die eine komplementäre Paaranordnung darstellen, die benachbarte Bitleitungen 61 einschließt, zwischen denen eine weitere Bitleitung 61 angeordnet ist. Jede der Bitleitungen 61 weist Kontakte 63 auf, die in Kontakt mit Drainbereichen (oder Sourcebereichen) von Zellentransistoren sind, in einem gleichmäßigen Intervall von konstantem Zwischenraum P in ihrer Bitleitungsrichtung. In diesem Fall sind die Kontakte 63 von den Bitleitungen 61 aufeinanderfolgend von Kontakten 63 von benachbarten Bitleitungen 61 um 1/8 Zwischenraum in der Bit leitungsrichtung verschoben.
Fig. 7 zeigt detailliert ein Teil des Zellenanordnungsmusters von Fig. 6.
Entsprechend zum in Fig. 2 gezeigten, ersten Ausführungsbeispiel sind die Wortleitungen 72 in Fig. 7 isoliert über den in dem Halbleitersubstrat gebildeten Zellenbereichen 11 angeordnet und die Bitleitungen 61 sind isoliert über den Wortleitungen ausgebildet. Ebenso sind die Zellenbereiche 11 aus einer Art von wiederholten Mustern mit der gleichen Richtung gebildet. Jede der Bitleitungen 61 ist elektrisch mit gemeinsamen Bereichen von Transistorpaaren in Zellenbereichen 11 jeweilig über die Kontakte 63 verbunden. In diesem Ausführungsbeispiel sind die Kontakte 63 von benachbarten Bitleitungen 61 um 1/8 Zwischenraum in der Bitleitungsrichtung gegeneinander verschoben. Ein Isolierfilm (nicht gezeigt) ist die Bitleitungen abdeckend ausgebildet, und die Kondensatorspeicherelektroden 73 sind auf dem Isolierfilrn angeordnet. Die.Speicherelektroden 73 sind mit den Sourcebereichen von entsprechenden Zellentransistoren über die Kontakte 74 verbunden. Weiter sind Kondensatorplattenelektroden 52 so ange6rdnet, daß sie den Speicherelektroden 73 via einem Isolierfilm gegenüberliegen.
Wie oben beschrieben, ist in diesem Ausführungsbeispiel die Grundstruktur die gleiche wie die des ersten Ausführungsbeispiels, mit der Ausnahme, daß die Kontakte 63 von benachbarten Bitleitungen 61 gegeneinander um 1/8 Zwischenraum in der Bitleitungsrichtung verschoben sind und die Musterdichte der Zellenbereiche weiter erhöht werden kann.
Weiter ist diese Erfindung nicht auf die dynamischen Speichervorrichtungen mit dem Zellenanordnungsmuster des gefalteten Bitleitungstyps beschränkt, wie in den obigen Ausführungsbeispielen beschrieben, sondern können auf dynamische Speichervorrichtungen angewendet werden, die Zellenanordnungsmuster des offenen Bitleitungstyps verwenden.
Bezugszeichen in den Ansprüchen sind für ein besseres Verständnis gedacht und sollen nicht den Bereich der Erfindung beschränken.

Claims

1. Eine Halbleiterspeichervorrichtung mit einer Anordnung von dyanarnischen Speicherzellen eines Ein- Transistor/Ein-Kondensator-Typs, umfassend:

eine Vielzahl von Bitleitungen (61) und wortleitungen (72), die isoliert über einem Halbleitersubstrat (41) angeordnet sind, wobei die Bitleitungen (61) von den Wortleitungen (72) durch einen erwünschten Abstand beabstandet sind und die Wortleitungen (72) schneiden;

Zellenbereiche (11), die in dem Halbleitersubstrat (41) ausgebildet sind, wobei jeder der Zellenbereiche (11) das gleiche Muster aufweist und ein Paar von Feldeffekttransistoren einschließt, die einen gemeinsamen Drainbereich (45) aufweisen, der mit einer der Bitleitungen (61) verbunden ist, Gate-Elektroden (46, 47), die durch zwei benachbarte Wortleitungen (72) gebildet werden, und Sourcebereiche (43, 44), wobei jeder über einen jeweiligen Kondensatorkontakt (74) mit jeweiligen isoliert über dem Halbleitersubstrat (41) angeordneten Kondensatoren (73, 51, 52) verbunden ist; und

Drainkontakte (63), die die gemeinsamen Drainbereiche (45) elektrisch mit den Bitleitungen (61) in einer Bitleitungsrichtung verbinden, wobei benachbarte Drainkontakte (63) der Bitleitungen (61) aufeinanderfolgend in der Bitleitungsrichtung um ungefähr 1/2n Zwischenraum verschoben sind, wobei n eine natürliche Zahl gleich oder größer als 2 ist, wobei ein Abstand zwischen zwei benachbarten Drainkontakten (63) eine erwünschten Bitleitung (61) als ein Zwischenraum gegeben ist;

dadurch gekennzeichnet, daß

jeder der Zellenbereiche (11) eine einzige der Bitleitungen (61) zwischen den Kondensatorkontakten (74) kreuzt, so daß die Zellenbereiche (11) alle im gleichen geneigten Winkel und Richtung mit Bezug auf die Bitleitungen (61) angeordnet sind.

2. Die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (61) in einem Wellenformmuster angeordnet sind.

3. Die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (61) und Wortleitungen (72) in einem wellenförmigen Muster angeordnet sind.

4. Die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Kondensatoren ein geschichteter Kondensator ist, der eine Kondensatorspeicherelektrode (73) einschließt, die über den jeweiligen Kondensatorkontakt (74) mit jeweiligen Sourcebereichen (431 44) verbunden ist, einen dünnen Isolierfilm (51), um eine Oberfläche der Kondensatorspeicherelektrode (73) zu bedecken und eine Kondensatorplattenelektrode (52), die auf dem Isolierfilrn (51) bereitgestellt ist.

5. Die Halbleiterspeichervorrichtung nach Anspruch 11 dadurch gekennzeichnet, daß eine Leitungsbreite von zumindest einer der Bitleitungen (61) und Wortleitungen (72) in einem Bereich nahe von Kontakten (74), um die Sourcebereiche (43, 44) mit jeweiligen Kondensatoren zu verbinden, schmaler ausgebildet ist als in anderen Bereichen.

6. Die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Bitleitungs- Abfühlverstärker (62) mit beiden Enden von Bitleitungen (61) verbunden ist, so daß zwei Bitleitungen (61) eine komplementäre Paaranordnung bereitstellen, zwischen der eine andere Bitleitung (61) angeordnet ist.

7. Die Halbleiterspeichervorrichtung nach Anspruch 1, umfassend:

m der Bitleitungen (61), die über dem Halbleitersubstrat (41) angeordnet sind und sich in einer ersten Richtung erstrecken; n der Wortleitungen (72), die sich in einer zweiten Richtung erstrecken, so daß sie die Bitleitungen (61) schneiden; und

zumindest ein erstes, zweites und drittes Speicherzellenpaar, wobei jedes in jedem der Zellenbereiche (11) ausgebildet ist;

wobei das erste Speicherzellenpaar einen ersten Kondensatorkontakt zwischen einer n und einer n+1 Wortleitung (71) und zwischen einer m und m+1 Bitleitung (61) aufweist, einen zweiten Kondensatorkontakt zwischen einer n+2 und einer n+3 Wortleitung (72) und zwischen der m+1 und einer m+2 Bitleitung (61), und einen Drainkontakt an der m+1 Bitleitung (61); wobei das zweite Speicherzellenpaar einen ersten Kondensatorkontakt zwischen der n+2 und der n+3 Wortleitung (72) und zwischen der m+2 und einer m+3 Bitleitung (61) aufweist, einen zweiten Kondensatorkontakt zwischen einer n+4 und einer n+5 Wortleitung (72) und zwischen der m+2 und einer m+4 Bitleitung (61), und einen Drainkontakt an der m+3 Bitleitung (61); und wobei das dritte Speicherzellenpaar einen ersten Kondensatorkontakt zwischen der m+3 und der m+4 Wortleitung (72) und zwischen der m+1 und der m+2 Bitleitung (61) aufweist, einen zweiten Kondensatorkontakt zwischen der n+5 und einer n+6 Wortleitung und zwischen der m+2 und der m+3 Bitleitung (61) und einen Drainkontakt an der m+2 Bitleitung (61).

8. Die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Kondensatorspeicherelektroden (73) teilweise auf zweiten Zwischenniveau-Isolatoren (50) angeordnet sind, so daß sie über einem Teil der Bitleitungen (61) und den Gate- Elektroden (46, 47) angeordnet sind.