JP3292235B2 - 半導体装置 - Google Patents
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Description
特に、集積度の高い半導体装置に関する。
を微細化して素子の集積度をを向上させようとすると、
下層の半導体層及び配線に対してコンタクトホールの位
置決めを行う際、位置合わせ余裕がほとんど確保できな
くなってしまう。このような不具合を解決するため、従
来、異方性選択エピタキシャル成長技術を用いてコンタ
クトパッドを形成する手法が知られている。この異方性
選択エピタキシャル成長技術を用いた形成手法が、例え
ば、1995年版アイ・イー・ディー・エム・テクニカ
ルダイジェストに「ア セルフーアラインド コンタク
ト テクノロジーユージング アナイソトロピック セ
レクティブ エピタキシャル シリコンフォーギガービ
ット ディーラムズ」(Hada et a1,”A
Self−Aligned Contact Tech
no1ogy Using Anisotropic
Selective Epitaxial Silic
on For Giga−Bit DRAMs,”IE
DM TechnicalDigest,p.665,
[1995])として掲載されている。
線3と拡散層1との位置関係において、拡散層の角部2
がワード線3の間から露出するような配置になってい
る。このような状態で、丸まった角部を含む拡散層18
上に選択的にシリコンを成長した場合、例えば、Si2
H6 ガスとPH3 ガスとを用いて、Si2 H6 ガス流量
を1cc/分、シリコン基板温度を700℃に設定し
て、異方性の選択エピタキシャルシリコン成長をした場
合、理想的な異方性成長が起こらず、等方性成長が発生
する場合がある。加えて、図15に示すように、結晶方
位{100}以外の結晶面(ファセット)が発生するこ
とがある。
キシャルシリコン成長が等方性成長になった場合、図1
4のA−A線に沿った断面図である図16に示すよう
に、横方向に成長したエピタキシャルシリコン8が素子
分離領域5上に乗り上げて互いに接触して、ショートし
てしまうという問題点がある。
てしまうと、例えば、図15に示すように、第1のファ
セット19及び第2のファセット20の上部同士が成長
途中で繋がってしまい、それ以上、垂直方向には工ピタ
キシャル成長しないという問題点がある。
ソース・ドレイン領域上にシリコンを選択的に異方性エ
ピタキシャル成長させる際に等方的な成長が発生しにく
い半導体装置を提供することにある。
タのソース・ドレイン領域上にシリコンを選択的に異方
性エピタキシャル成長させる際に結晶方位{100}以
外の結晶面が発生しない半導体装置を提供することにあ
る。
分離領域と、前記素子間分離領域によって区画された拡
散層と、前記拡散層を横切る第一のワード線と、前記拡
散層端部の角を覆うように前記端部の上に設けられた第
二のワード線と、前記拡散層の露出した部分であって、
対向する二辺が前記第一のワード線と第二のワード線、
残る二辺が素子分離領域との境界で仕切られる長方形の
露出部から異方性選択エピタキシャル成長されたシリコ
ンパッドとを有し、前記長方形の露出部の結晶方位方向
は、四辺が<110>方向であることを特徴とする半導
体装置が得られる。
て説明する。
として用いられるダイナミックランダムアクセスメモリ
(DRAM)であり、図1にはメモリセルアレイの平面
図が示されている。そして、図2には図1のA−A線に
沿った断面図が示されている。
ず)上には素子分離領域5が形成されており、これによ
って、トランジスタが形成される拡散層1が互いに分離
されている。この拡散層1と素子分離領域5との上に
は、トランジスタのゲート電極を兼ねるワード線3が設
けられ、さらに、ワード線3にはその上面と側面に絶縁
膜6が形成されている。さらに、図示の例では、拡散層
パターンの角の部分2がすべてワード線3の下に配置さ
れている。
方向に伸びる互いに向かい合う一組の直線の辺と<11
0>方向に延びているワード線の側面とによってワード
線とワード線の間から露出する拡散層を画定する配置と
なっている関係上、その露出した拡散層の形状は四辺が
<110>方向である長方形となる。
している拡散層上にのみシリコンを選択的に異方性エピ
タキシャル成長し、これによって、異方性が低下して等
方性の成長が引き起こされるかあるいは{100}以外
の結晶面が発生するという不具合を抑制できる。
説明すると、図3及び図4には選択エピタキシャルシリ
コン成長を概念的に示す図であり、図3は異方性成長を
示し、図4は等方性成長を示している。
ピタキシャルシリコン成長を行った場合、四辺ともに結
晶方位<110>方向に延びる矩形の拡散層7上には垂
直方向にのみシリコンが成長し、横方向、つまり、矩形
の拡散層7を取り囲んでいる素子分離領域上に延びる方
向にはシリコンは成長しない。
タキシャルシリコン成長を行った場合には、矩形の拡散
層7上に垂直方向に成長する量と周りの素子分離領域上
に横方向成長する量は等しくなる。
エピタキシャル成長させてシリコンパッドを形成する場
合、隣り合うシリコンパッド同士が接触してショートし
てしまうのを防止するため、選択エピタキシャルシリコ
ン成長時の異方性を高く保つ必要がある。
メモリセル内にシリコンを異方性選択エピタキシャル成
長させた際の断面図であり、図5は図1のA−Aに沿っ
た断面図、図6は図1のB−Bに沿った断面図である。
前述のように、図1に示すメモリセルアレイでは、拡散
層の角部がワード線の下に配置されており、これによっ
て、メモリセル内にシリコンを異方性選択成長させた
際、素子分離領域5上に延びる方向、つまり、横方向の
エピタキシャルシリコン成長の抑制効果が格段に向上す
る。
明によるメモリセルの製造について説明する。
ット酸化法を用いて5nmから30nmの範囲、望まし
くは、20nm程度の厚さの第1のシリコン酸化膜10
を成膜する(図7)。
ー・デポジション、Chemical Vap or
Deposition、以下CVD法と呼ぶ)を用い
て、第1のシリコン酸化膜10上にシリコン窒化膜11
を150nmから350nmの範囲、望ましくは、25
nm程度の厚さに成膜する(図7)。
シリコン窒化膜11上において、拡散層が形成される予
定の位置にフォトレジスト12を残留形成する(図
7)。その後、異方性ドライエッチング技術を用いて、
レジスト12をマスクとしてシリコン窒化膜11、第1
のシリコン酸化膜10を順次エッチングする。
ング又は有機溶剤を用いる方法で除去した後、通常のウ
エット酸化法を用いて200nmから400nmの範
囲、望ましくは、300nm程度の厚さに、露出したシ
リコン基板を酸化して素子分離領域5を形成する(図
8)。この際、拡散層を形成すべき場所(位置)には耐
酸化マスクとしてシリコン窒化膜11が存在するため、
この部分のシリコン基板表面は酸化されない。
範囲の高温に加熱した燐酸溶液を用いてシリコン窒化膜
11を除去して、弗酸溶液によって第1のシリコン酸化
膜10を除去する。そして、ウエット酸化法を用いて拡
散層1の表面を10nmから15nmの範囲で酸化し
て、ゲート酸化膜13を形成する(図8)。
ン14を100nmから250nmの範囲、望ましく
は、200nm程度の厚さに成膜し、引き続いて、CV
D法により第2のシリコン酸化膜15を100nmから
200nmの厚さの範囲で成膜する(図8)。
ド線が形成される予定の位置にフォトレジスト16を残
留形成する(図9)。その後、異方性ドライエッチング
技術を用いてレジスト16をマスクとして第2のシリコ
ン酸化膜15、多結晶シリコン14を順次エッチングす
る。多結晶シリコン14の不要部分をエッチング除去し
たものがワード線3として機能する(図9)。
シング法又はは有機溶剤を用いて除去した後、CVD法
を用いてシリコン酸化膜を全面に成膜する(図10)。
成膜膜厚はワード線とワード線の間が完全に埋設されて
しまわないような膜厚に設定する必要がある。その後、
異方性ドライエッチング技術を用いて全面をエッチバッ
クして、ワード線の側壁にシリコン酸化膜からなるスペ
ーサーを形成する。このスペーサーとワード線上の第2
のシリコン酸化膜によってワード線3は絶縁膜6で側面
と上面が被覆される(図10)。
が、図示の例では、拡散層lとワード線3とを形成する
際、拡散層の角部が全てワード線の下に配置されるよう
なレイアウトを採用しているので、リソグラフィ工程を
経ることにより丸まりが生じた拡散層角部がワード線と
ワード線の間から露出しないという効果が得られる。こ
の結果、ワード線とワード線の間から露出している拡散
層上にのみシリコンを選択的に異方性エピタキシャル成
長する場合に、異方性が低下して等方性の成長が引き起
こされるかあるいは結晶方位{100}以外の結晶面が
発生するという不具合を抑制できることになる。
シリコンで構成する例を示したが、ワード線低抗を下げ
るため、多結晶シリコンとシリサイド材料、例えば、タ
ングステンシリサイドやチタンシリサイド、コバルトシ
リサイド等を積層する構造にしてもよい。さらに、抵抗
を下げるために多結晶シリコンとタングステン等の高融
点金属を積層する構造にしてもよい。
選択シリコン酸化法(LOCalOxidation
of Silicon、以下LOCOSと呼ぶ)を用い
て形成したが、溝分離法(Shallow Trenc
h Isolation、以下STIと呼ぶ)を用いて
成形するようにしてもよい。
る半導体装置の他の例について説明する。
メモリセルアレイに適応したが、拡散層の形状が所謂凸
型であるメモリセルアレイについても適応することがで
きる。図11に示すように、凸型の拡散層1の中央部に
おいて、拡散層の角部2が丸まった箇所がワード線3間
から露出している。一般には、このように丸まった部分
を含むとシリコンの選択成長の異方性が低下し、図11
のC−C線に沿った断面図である図13で示すように成
長したエピタキシャルシリコンが素子分離領域5上に乗
り上げるように横方向成長が引き起こされる。
層1の中央部分とその隣の中央部分の距離が、拡散層の
端の部分とその隣の端の部分との距離に比べて長い。こ
のため、横方向への成長が起きても隣り合うエピタキシ
ャルシリコン8同士が接触してショートしてしまうまで
の余裕は大きい。図11のB−B線に沿った断面図であ
る図12で示すように、拡散層の端の部分とその隣の端
の部分との距離は余裕が少ないが、この部分は丸まった
拡散層の角部2は露出していないのでエピタキシャルシ
リコン8は横方向にはほとんど成長しない。
レイアウトでは、拡散層の形伏を凸型としているため、
拡散層の形状が単純な矩形の場合に比べて拡散層の中央
部に接続するコンタクトホールを開口できる場所が広く
なっている。このため、拡散層の中央部に接続するコン
タクトホールの位置合わせ余裕が大きくなる。
ド線形成後に露出する拡散層が、拡散層を規定する辺の
うち<110>方向の一組の辺とワード線のエッジとで
規定される長方形であり、拡散層角部はワード線下に配
置されるようにしたから、ワード線とワード線の間から
露出している拡散層上にのみ、シリコンを選択的に異方
性エピタキシャル成長する際、異方性が低下して等方性
の成長が引き起こされることがなく、さらに、結晶方位
{100}以外の結晶面が発生することがないという効
果がある。
ックランダムアクセスメモリのメモリセルアレイを示す
平面図である。
シャル成長させた際において図1のA−A線に沿った断
面図である。
シャル成長させた際において図1のB−B線に沿った断
面図である。
工程を説明するための図である。
工程を説明するための図である。
工程を説明するための図である。
の工程を説明するための図である。
セルアレイを示す平面図である。
のメモリセルアレイを示す平面図である。
ト)の発生を示す図である。
Claims (5)
- 【請求項1】 素子間分離領域と、 前記素子間分離領域によって区画された拡散層と、 前記拡散層を横切る第一のワード線と、 前記拡散層端部の角を覆うように前記端部の上に設けら
れた第二のワード線と、 前記拡散層の露出した部分であって、対向する二辺が前
記第一のワード線と第二のワード線、残る二辺が素子分
離領域との境界で仕切られる長方形の露出部から異方性
選択エピタキシャル成長されたシリコンパッドとを有
し、 前記長方形の露出部の結晶方位方向は、四辺が<110
>方向であることを特徴とする半導体装置。 - 【請求項2】 前記角は丸まった角であることを特徴と
する請求項1に記載の半導体装置。 - 【請求項3】 前記第一及び第二のワード線は、上面及
び側面に絶縁膜が形成されたワード線であることを特徴
とする請求項1または2に記載の半導体装置。 - 【請求項4】 前記第一のワード線は、トランジスタの
ゲート電極を兼ね、前記シリコンパッドは前記拡散層の
ソースまたはドレイン領域から成長されていることを特
徴とする請求項1乃至3のいずれかに記載の半導体装
置。 - 【請求項5】 前記半導体装置はダイナミックランダム
アクセスメモリであることを特徴とする請求項1乃至4
のいずれかに記載の半導体装置。
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US5231043A (en) | 1991-08-21 | 1993-07-27 | Sgs-Thomson Microelectronics, Inc. | Contact alignment for integrated circuits |
US5401681A (en) | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
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