JPH0372675A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0372675A
JPH0372675A JP2131429A JP13142990A JPH0372675A JP H0372675 A JPH0372675 A JP H0372675A JP 2131429 A JP2131429 A JP 2131429A JP 13142990 A JP13142990 A JP 13142990A JP H0372675 A JPH0372675 A JP H0372675A
Authority
JP
Japan
Prior art keywords
bit line
cell
pattern
capacitor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2131429A
Other languages
English (en)
Other versions
JPH07120714B2 (ja
Inventor
Junpei Kumagai
熊谷　淳平
Shizuo Sawada
澤田　静雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JPH0372675A publication Critical patent/JPH0372675A/ja
Publication of JPH07120714B2 publication Critical patent/JPH07120714B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に１トランジスタ
・１キャパシタ構成のダイナミック型メモリセルのセル
配列パターンに関する。
（従来の技術） ダイナミック型メモリにおける１トランジスタ・１キャ
パシタ構成のダイナミック型メモリセルの配列は、高集
積化に向けて様々なパターンが提案されており、その−
例としてフォールデ・ソドビット線方式のセル配列パタ
ーンの従来例を第６図に概略的に示している。第８図に
おいて、６１・・・はそれぞれ平行に形成されたビット
線、６２・・・はビット線６１・・・の両端側に配置さ
れたビット線センスアンプであり、隣合う２本のビット
線６１．６１が相補的な一対となって１個のビット線セ
ンスアンプ６２に接続されている。ビット線６１・・・
は、それぞれ長さ方向に一部ピッチＰでメモリセルトラ
ンジスタ（電荷転送用トランジスタ）のドレイン（ある
いはソース）とのコンタクト部６３・・・を有する。こ
の場合、隣合う任意の２本のビット線に注目すると、あ
るビット線６１のトランジスタコンタクト部６３・・・
の位置に対して、隣りのビット線６１のトランジスタコ
ンタクト部６３・・・の位置はビット線長さ方向に１７
２ピツチずれている。
第９図は、第８図のセル配列パターンの一部を詳細に示
しており、６１・・・はビット線、６３・・・はビット
線コンタクト部、７１ａ・・・は右上がりの向きのパタ
ーンを有する素子領域、７１ｂ・・・は右下がりの向き
のパターンを有する素子領域であり、これらの２種類の
素子領域パターンはビット線長さ方向に１７２ピツチ毎
に交互に繰返すように形成されている。７２・・・はワ
ード線（一部はセルトランジスタゲート電極を兼ねてい
る）、７３・・・はメモリセル毎に形成されたキャパシ
タ蓄積電極、７４・・・はセルトランジスタのソース領
域４３あるいは４４とキャパシタ蓄積電極７３・・・と
のコンタクト部（キャパシタコンタクト部）である。
なお、素子領域７１ａ・・・　７１ｂ・・・はそれぞれ
第４図に示すような断面構造を有しており、４］は半導
体基板、４２・・・は基板４１上に選択的に形成された
素子分離用のフィールド絶縁膜、４３および４４はそれ
ぞれ基板とは逆導電型の拡散層領域からなる第１のセル
トランジスタのソース領域および第２のセルトランジス
タのソース領域、４５は基板とは逆導電型の拡散層領域
からなる上記２つのセルトランジスタに共通のドレイン
領域、４６および４７はそれぞれ基板４１上に薄いゲト
絶縁８４８を介して形成された第１のセルトランジスタ
のゲート電極および第２のセルトランジスタのゲート電
極であり、ワード線７２・・・の一部である。４つは第
１の層間絶縁膜、６１・・・は前記ビット線、６３・・
・は前記トランジスタコンタクト部であり、コンタクト
ホールを通してドレイン領域４５にコンタクトしている
。７２・・・は前記ワード線、５０は第２の層間絶縁膜
である。
上記２つのセルトランジスタには、それぞれ電荷蓄積用
のキャパシタが接続されている。即ち、７３・・・はそ
れぞれ前記キャパシタ蓄積電極であり、その一部が第２
の層間絶縁膜５０上でビット線６１・・・の一部の上側
に形成されており、それぞれコンタクトホールを通して
前記セルトランジスタのソース領域４３あるいは４４に
コンタクトしている。そして、少なくとも一部が薄いキ
ャパシタ絶縁膜５１を介してキャパシタ蓄積電極７３・
・・に対向するようにキャパシタプレート電極５２が形
成され、スタック型のキャパシタが形成されている。
上記したようなセル配列パターンは、ビット線６１群と
ワード線７２群とが交差する向きに形成され、１本のビ
ット線６１および隣合う２本のワード線７２をそれぞれ
横切るように、セルトランジス２２個分の素子領域７１
ａまたは７１ｂか形成され、この素子領域７１ａまたは
７１．　ｂと１本のビット線６１との交差部分で２個の
セルトランジスタに共通にビット線６１がコンタクトし
、この２個のセルトランジスタにそれぞれキャパシタが
接続されており、素子領域７１　ａまたは７１ｂは右上
がりの向きのパターンと右下がりの向きのパターンとが
ビット線長さ方向に１／２ピツチ毎に交互に繰返すよう
に形成されている。
しかし、上記したように素子領域７１ａまたは７１ｂと
して、右上がりの向きのパターンと右下がりの向きのパ
ターンとが交互に繰返すように形成されていると、素子
領域の高集積化が困難である。即ち、第９図中に示すよ
うに、素子領域の集積度は、隣合う２個の異なる向きの
パターン相互間の最小間隔ｄＯで決まるが、この最小間
隔ｄＯに比べて、隣合う２個の同じ向きのパターン相互
間の最小間隔ｄｘは十分な余裕があり、その分だけ無駄
な面積が生じている。
（発明が解決しようとする課題） 上記したように従来のダイナミック型メモリセルは、素
子領域として２種類のパターンが１／２ピツチ毎に交互
に繰返すように形成されているので、素子領域の高集積
化が困難であるいう問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ダイナミック型メモリセルのセル配列パター
ンにおける素子領域のパターン密度を一層高めて素子領
域の一層の高集積化を図り得る半導体記憶装置を提供す
ることにある。
［発明の構成コ （課題を解決するための手段） 本発明は、ビット線群とワード線群とが交差する向きに
形成され、１本のビット線および隣合う２本のワード線
をそれぞれ横切るようにセルトランジスタ２個分の素子
領域が形成され、上記各ビット線はそれぞれビット線長
さ方向に一層ピッチ毎に上記素子領域と交差する部分で
２個のセルトランジスタに共通にコンタクトし、この２
個のセルトランジスタに各対応してキャパシタが接続さ
れた１トランジスタ・１キャパシタ構成のダイナミック
型メモリセルのアレイを有する半導体記憶装置において
、隣合うビット線のそれぞれのコンタクト部がビット線
長さ方向にほぼ１／２ｎ（ｎは２以上の自然数）ピッチ
、例えば１／４ピツチずれており、前記各素子領域のパ
ターンは同一の向きを有することを特徴とする。
（作用） 素子領域の全体のパターンは、それぞれ同一の向きを有
する１種類のパターンが繰返すようになり、素子領域の
集積度は、隣合うパターン相九間のワード線方向の最小
間隔ｄｉまたはビット線方向の最小間隔ｄ２で決まり、
ビット線長さ方向にほぼ１／２ｎピツチずれて隣合って
いるパターン相互間もほぼ最小間隔ｄｌまたはｄ２程度
に小さくなるので、素子領域のパターン密度を高めて素
子領域の一層の高集積化を図ることが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図および第２図に示すダイナミック型メモリセルの
セル配列パターンは、第８図および第９図を参照して前
述した従来のダイナミック型メモリセルと比べて、隣合
うビット線６１・・・のそれぞれのトランジスタコンタ
クト部６３・・・がビット線長さ方向にほぼ１／２ｎ　
　（例えば１／４）ピッチずれており、素子領域１１・
・・のパターンは同一の向きを有する（つまり、素子領
域１１・・・のパターンは１種類である）点が異なり、
その他は同じである。
第１図は、ダイナミック型メモリにおける１トランジス
タ・１キャパシタ構戊のダイナミック型メモリセルのセ
ル配列パターンの一例としてフォールデッドビット線方
式のセル配列パターンの一部を示している。即ち、第１
図において、６１・・・はそれぞれ平行に形成されたビ
ット線、６２・・・はビット線６１・・・の両端側に配
置されたビット線センスアンプであり、相互間に１本の
ビット！！ｊ１６Ｆを介して隣合う２本のビット線６１
．６１が相補的な一対となって１個のビット線センスア
ンプ６２に接続されている。ビット線６１・・・は、そ
れぞれ長さ方向に一層ピッチＰでセルトランジスタのド
レイン（あるいはソース）とのコンタクト部６３・・・
を有する。この場合、任意のビット線６１のトランジス
タコンタクト部６３・・・の位置に対して隣りのビット
線６１のトランジスタコンタクト部６３・・・の位置は
ビット線長さ方向に１７４ピツチずれている。
第２図は、第１図のセル配列パターンの一部を詳細に示
している。ビット線６１群とワード線７２群とは交差す
る向きに形成され、任意の１本のビット線６１および隣
合う任意の２本のワード線７２．７２をそれぞれ横切る
ようにセルトランジスタ２個分の素子領域１１・・・が
形成されている。
この場合、各素子領域１１・・・のパターンはそれぞれ
同一の向きを有しており、全体として１種類の素子領域
パターンが繰返し形成されている。また、０ 各ビット線６１・・・は、それぞれ長さ方向に一層ピッ
チＰ毎に素子領域１１・・・と交差する部分で２個のセ
ルトランジスタに共通にコンタクトしている。
そして、この２個のセルトランジスタに各対応してキャ
パシタが接続され、１トランジスタ・１キャパシタ構成
のダイナミック型メモリセルが１素子領域当り２個構成
されている。
ここで、順次隣り合う複数本のビット線６１・・・に注
目すると、あるビット線６１のトランジスタコンタクト
部６３・・・の位置に対して、このビット線６１に順次
隣合うビット線６１・・・のそれぞれのトランジスタコ
ンタクト部６３・・・の位置は、ビット線長さ方向に順
次はぼ１／４ピツチづつずれている。なお、メモリセル
毎にキャパシタ蓄積電極７３・・・が形成されてセルト
ランジスタにコンタクトしており、７４・・・はセルト
ランジスタのソース領域４３あるいは４４とキャパシタ
蓄積電極７３・・・とのコンタクト部である。
第３図は、第２図中の素子領域１１・・・におけるセル
トランジスタのソース領域４３および４４、１ チャネル領域１２、ドレイン領域４５のパターンを示し
ている。
第４図は、第２図中のメモリセル領域の断面構造を示し
ており、４１は半導体基板、４２・・・は基板上に選択
的に形成された素子分離用のフィールド絶縁膜、４３お
よび４４はそれぞれ基板とは逆導電型の拡散層領域から
なる第１のセルトランジスタのソース領域および第２の
セルトランジスタのソース領域、４５は基板とは逆導電
型の拡散層領域からなる上記２つのセルトランジスタに
共通のドレイン領域、４６および４７はそれぞれ基板４
１上に薄いゲート絶縁膜４８を介して形成された第１の
セルトランジスタのゲート電極および第２のセルトラン
ジスタのゲート電極であり、前記ワード線７２・・・の
一部である。４つは第１の層間絶縁膜、６１・・・は前
記ビット線、６３・・・は前記トランジスタコンタクト
部であり、コンタクトホールを通してドレイン領域４５
にコンタクトしている。７２・・・は前記ワード線、５
０は第２の層間絶縁膜である。
　２ 上記２つのセルトランジスタには、それぞれ電荷蓄積用
のキャパシタが接続されている。即ち、７３・・・はそ
れぞれ前記キャパシタ蓄積電極であり、その一部が第２
の層間絶縁膜５０上でビット線６１・・・の一部の上側
に形成されており、それぞれコンタクトホールを通して
前記セルトランジスタのソース領域４３あるいは４４に
コンタクトしている。そして、少なくとも一部が薄いキ
ャパシタ絶縁膜５１を介してキャパシタ蓄積電極７３・
・・に対向するようにキャパシタプレート電極５２が形
成され、スタック型のキャパシタが形成されている。
上記したようなセル配列パターンによれば、素子領域１
１・・・とじては、それぞれ同一の向きを有する１種類
のパターンが繰り返すようになる。この場合、素子領域
１１・・・の集積度は、隣合うパターン相互間のワード
線長さ方向の最小間隔ｄｌまたはビット線長さ方向の最
小間隔ｄ２で決まり、ビット線長さ方向にほぼ１／４ピ
ツチずれて隣合っているパターン相互間もほぼ最小間隔
ｄｉまた３ はｄ２程度に小さくなるので、素子領域１１・・・のパ
ターン密度を高めて素子領域１１・・・の−層の高集積
化を図ることが可能になる。
なお、上記実施例におけるコンタクト部の面積、特にセ
ルトランジスタのソース領域４３あるいは４４とキャパ
シタの蓄積電極７３・・・とのコンタクト部７４・・・
の面積を確保するために、簗５図に示すように、コンタ
クト部７４・・・の近傍のワード線幅Ｗａを他の部分の
ワード線幅ＷＡよりも細く形成してもよい。同様に、コ
ンタクト部７４・・・の近傍のビット線幅ｗｂを他の部
分のビット線幅ＷＢよりも細く形成してもよい。
また、上記実施例では、キャパシタ蓄積電極７３・・・
の一部がビット線６１・・・の一部の上側に位置するよ
うに形成したが、これに限らず、キャパシタ蓄積電極７
３・・・の一部がビット線６１・・・の−部の下側に位
置するように形成してもよい。
次に、本発明の他の実施例を説明する。
第６図及び第７図は、隣り合うビット線のそれぞれのコ
ンタクトが１／８ピツチずれたダイナミ４ ツク型メモリセルのフォールデッドビット線方式のセル
配列パターンを示し、第２図と同じものは同じ符号を付
けている。
第６図に示すように、相互に１本のビット線６１を介し
て隣り合う２本のビット線６１．６１を相補的な一対と
してセンスアンプ６２が接続されている。ビット線６１
は、それぞれ長さ方向に一層ピッチＰでセルトランジス
タのドレイン（あるいはソース）とのコンタクト６３を
有する。任意のビット線６１のトランジスタコンタクト
６３の位置に対して隣のビット線６１のトランジスタコ
ンタクト６３の位置はビット線長さ方向に１／８ピツチ
ずれている。
第７図は第６図のセル配列パターンの一部を詳細に示し
ている。
第７図においても、第２図で示した第１実施例と同様に
、半導体基板に形成された素子領域１１上に絶縁的にワ
ード線７２が設けられると共に、該ワード線上に絶縁的
にビット線６１が形成されている。該素子領域１１も、
全て同一の向きを有５ する１種類のパターンの繰り返しとなっている。
ビット線６１はコンタクト６３を通して素子領域１１に
おける一対のセルトランジスタの共通領域と電気的に接
続されている。本実施例においては、隣り合うビット線
６１のコンタクト６３はビット線長さ方向に１／８ピツ
チずれている。図示しない絶縁膜がビット線を覆うよう
に堆積されており、その絶縁膜上にキャパシタ蓄積電極
７３が設けられている。該蓄積電極７３はコンタクト７
４を通してセルトランジスタのソース領域に接続されて
いる。上記蓄積電極７３と対向するように、絶縁膜を介
してキャパシタプレート電極５２が設けられている。
以上のように、本実施例においては隣り合うビット線の
コンタクト６３がビット線長さ方向に１／８ピツチずれ
ていることを除いて、その基本的な構造は第１実施例と
同様であり、素子領域のパターン密度を一層高めること
ができる。
なお、本発明は、前記実施例のようなフォールデッドビ
ット線方式のセル配列パターンを用い６ たダイナミック型メモリに限らず、オープンビット線方
式のセル配列パターンを用いたダイナミック型メモリに
も適用できる。
［発明の効果］ 上述したように本発明の半導体記憶装置によれば、ダイ
ナミック型メモリセルのセル配列パターンにおける素子
領域のパターン密度を一層高めて素子領域の一層の高集
積化を実現できる。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置の一実施例におけるセ
ル配列パターンの一部を示す図、第２図は第１図のセル
配列パターンの一部を詳細に示す図、第３図は第２図中
の素子領域におけるセルトランジスタのソース領域・チ
ャネル領域・ドレイン領域のパターンを示す図、第４図
は第２図中のメモリセル領域の断面構造を示す図、第５
図は第２図中のコンタクト部の近傍のワード線パターン
およびビット線パターンの変形例を示す図、第６図は本
発明の半導体記憶装置の他の実施例におけるセル配列パ
ターンの一部を示す図、第７図は第７ ６図のセル配列パターンの一部を詳細に示す図、第８図
は従来のダイナミック型メモリにおけるセル配列パター
ンの一部を示す図、第９図は第８図のセル配列パターン
の一部を詳細に示す図である。 １１・・・・・・素子領域、１２・・・・・・チャネル
領域、４１・・・・・・半導体基板、４２・・・・・・
フィールド絶縁膜、４３．４４・・・・・・ソース領域
、４５・・・・・・ドレイン領域、４６．４７・・・・
・・ゲート電極、４８・・・・・・ゲート絶縁膜、４９
・・・・・・第１の層間絶縁膜、５０・・・・・・第２
の層間絶縁膜、５１・・・・・・キャパシタ絶縁膜、５
２・・・・・・キャパシタプレート電極、６１・・・・
・・ピッ）線、６３−・−・−）ランジスタコンタクト
部、７２・・・・・・ワード線、７３・・・・・・キャ
パシタ蓄積電極、７４・・・・・・キャパシタコンタク
ト部。

Claims (2)

    【特許請求の範囲】
  1. （１）ビット線群とワード線群とが交差する向きに形成
    され、１本のビット線および隣合う２本のワード線をそ
    れぞれ横切るようにセルトランジスタ２個分の素子領域
    が形成され、前記各ビット線はそれぞれビット線長さ方
    向に一定ピッチ毎に前記素子領域と交差する部分で２個
    のセルトランジスタに共通にコンタクトし、この２個の
    セルトランジスタに各対応してキャパシタが接続された
    １トランジスタ、１キャパシタ構成のダイナミック型メ
    モリセルのアレイを有する半導体記憶装置において、 隣合うビット線のそれぞれのコンタクト部がビット線長
    さ方向にほぼ１／２＾ｎ（ｎは２以上の自然数）ピッチ
    ずれており、前記各素子領域のパターンは同一の向きを
    有することを特徴とする半導体記憶装置。
  2. （２）前記ビット線のコンタクト部および前記セルトラ
    ンジスタとキャパシタとを接続するコンタクト部の少な
    くとも一部の近傍で、ワード線幅および／あるいはビッ
    ト線幅が他の部分のワード線幅および／あるいはビット
    線幅よりも細く形成されていることを特徴とする請求項
    １記載の半導体記憶装置。
JP2131429A 1989-05-23 1990-05-23 半導体記憶装置 Expired - Lifetime JPH07120714B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-129916 1989-05-23
JP12991689 1989-05-23

Publications (2)

Publication Number Publication Date
JPH0372675A true JPH0372675A (ja) 1991-03-27
JPH07120714B2 JPH07120714B2 (ja) 1995-12-20

Family

ID=15021570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2131429A Expired - Lifetime JPH07120714B2 (ja) 1989-05-23 1990-05-23 半導体記憶装置

Country Status (4)

Country Link
EP (1) EP0399531B1 (ja)
JP (1) JPH07120714B2 (ja)
KR (1) KR930002289B1 (ja)
DE (1) DE69031847T2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0423357A (ja) * 1990-05-14 1992-01-27 Sharp Corp 半導体メモリ
JPH04315469A (ja) * 1991-04-15 1992-11-06 Nec Corp 半導体メモリ装置
JPH0799250A (ja) * 1992-10-21 1995-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5566104A (en) * 1994-08-30 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Memory cell layout structure for a semiconductor memory device
US5578849A (en) * 1993-11-19 1996-11-26 Hitachi, Ltd. Semiconductor integrated circuit device including a memory device having memory cells with increased information storage capacitance
US6031262A (en) * 1996-11-14 2000-02-29 Nec Corporation Semiconductor memory device having capacitor-over-bitline cell with multiple cylindrical storage electrode offset from node contact and process of fabrication thereof
US6185120B1 (en) 1998-04-09 2001-02-06 Nec Corporation Semiconductor memory device
US6313494B1 (en) * 1997-12-03 2001-11-06 Nec Corporation Semiconductor device having a selectively-grown contact pad

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2974252B2 (ja) * 1989-08-19 1999-11-10 富士通株式会社 半導体記憶装置
EP0449422B1 (en) * 1990-02-26 1997-06-18 Nec Corporation Semiconductor memory device
EP0464251B1 (en) * 1990-07-06 1996-03-13 Fujitsu Limited Dynamic random access memory having improved layout and method of arranging memory cell pattern
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
DE4139719C1 (ja) * 1991-12-02 1993-04-08 Siemens Ag, 8000 Muenchen, De
US5734184A (en) * 1995-12-21 1998-03-31 Texas Instruments Incorporated DRAM COB bit line and moat arrangement
TW417290B (en) * 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
DE19924567C2 (de) 1999-05-28 2003-04-30 Infineon Technologies Ag Integrierter Speicher mit 2-Transistor/2-Kondensator-Speicherzellen
CN110349960B (zh) * 2019-07-08 2021-06-18 上海华虹宏力半导体制造有限公司 嵌入式闪存的版图结构、嵌入式闪存及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57111061A (en) * 1980-12-26 1982-07-10 Fujitsu Ltd Semiconductor memory unit
US4700328A (en) * 1985-07-11 1987-10-13 Intel Corporation High speed and high efficiency layout for dram circuits

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0423357A (ja) * 1990-05-14 1992-01-27 Sharp Corp 半導体メモリ
JPH04315469A (ja) * 1991-04-15 1992-11-06 Nec Corp 半導体メモリ装置
JPH0799250A (ja) * 1992-10-21 1995-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5578849A (en) * 1993-11-19 1996-11-26 Hitachi, Ltd. Semiconductor integrated circuit device including a memory device having memory cells with increased information storage capacitance
US5831300A (en) * 1993-11-19 1998-11-03 Hitachi, Ltd. Semiconductor integrated circuit device including a memory device having memory cells with increased information storage capacitance and method of manufacturing same
CN1043389C (zh) * 1993-11-19 1999-05-12 株式会社日立制作所 包括存储器件的半导体集成电路器件及其制造方法
US6023084A (en) * 1993-11-19 2000-02-08 Hitachi, Ltd. Semiconductor integrated circuit device including a memory device having memory cells with increased information storage capacitance and method of manufacturing same
US5566104A (en) * 1994-08-30 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Memory cell layout structure for a semiconductor memory device
US6031262A (en) * 1996-11-14 2000-02-29 Nec Corporation Semiconductor memory device having capacitor-over-bitline cell with multiple cylindrical storage electrode offset from node contact and process of fabrication thereof
US6313494B1 (en) * 1997-12-03 2001-11-06 Nec Corporation Semiconductor device having a selectively-grown contact pad
US6185120B1 (en) 1998-04-09 2001-02-06 Nec Corporation Semiconductor memory device
KR100332012B1 (ko) * 1998-04-09 2002-04-10 가네코 히사시 반도체 메모리 장치

Also Published As

Publication number Publication date
DE69031847D1 (de) 1998-02-05
DE69031847T2 (de) 1998-05-14
EP0399531B1 (en) 1997-12-29
JPH07120714B2 (ja) 1995-12-20
EP0399531A1 (en) 1990-11-28
KR930002289B1 (ko) 1993-03-29
KR900019238A (ko) 1990-12-24

Similar Documents

Publication Publication Date Title
JPH0372675A (ja) 半導体記憶装置
US5812444A (en) Semiconductor memory device with bit line contact areas and storage capacitor contact areas
US5194752A (en) Semiconductor memory device
JP2638487B2 (ja) 半導体記憶装置
JPS61120474A (ja) Ｅｐｒｏｍメモリマトリクス及びそれへの書込み方法
US4131906A (en) Dynamic random access memory using MOS FETs and method for manufacturing same
KR940010833B1 (ko) 다이나믹형 반도체메모리
KR960002867A (ko) 필드 시일드 (field-shield) 분리구조를 가지는 반도체 장치와 그의 제조방법
KR970063759A (ko) 반도체 장치 및 그 제조 방법
KR920010848B1 (ko) 반도체기억장치
KR950012773A (ko) 불휘발성 반도체 기억 장치 및 그의 제조 방법
KR100285823B1 (ko) 디램 셀 장치
KR100520190B1 (ko) 메모리 셀 어레이
JP3252817B2 (ja) 半導体記憶装置
JPH11186517A (ja) 半導体記憶装置
JPH07202022A (ja) 半導体記憶装置
JPH1065148A (ja) 半導体装置及びその製造方法
KR0161809B1 (ko) 적층형 박막 트랜지스터를 가진 반도체 메모리장치
JP2825039B2 (ja) 半導体記憶装置
KR0172841B1 (ko) 반도체 메모리장치
KR0131720B1 (ko) 반도체소자
KR0172829B1 (ko) 반도체 메모리 셀어레이
JP3902731B2 (ja) 電子素子又は電子装置。
KR930000717B1 (ko) 적층형 커패시터를 갖는 디램
KR970018583A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071220

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081220

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101220

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101220

Year of fee payment: 15