KR100248556B1

KR100248556B1 - 반도체 메모리 장치

Info

Publication number: KR100248556B1
Application number: KR1019920000786A
Authority: KR
Inventors: 오까모또유따까
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1991-01-22
Filing date: 1992-01-21
Publication date: 2000-03-15
Also published as: JPH04237163A; JP3070107B2; KR920015373A

Abstract

[목적] 집적도를 저하시키는 것 없이 데이타 유지 특성을 높힌다.

[구성] 워드선(22)에 대하여 수직으로 연재하고 있는 접지선의 제2부분이 제1층째의 A1층(18)에 의하여 구성되어 있으며, 워드선(22)에 대하여 평행으로 연재하고 있는 접지선의 제1부분과 전원선의 일부가 각각 제2층째의 A1층(24,25)에 의하여 형성되어 있다.

Description

반도체 메모리 장치

본 발명은 TFT 부하형 SRAM이라고 칭하는 반도체 메모리 장치에 관한 것이다.

(종래 기술)

TFT 부하형 SRAM은 저항 부하형 SRAM의 부하용 저항 소자를 PMOS-TFT로 치환한 것이고, TFT(박막 트랜지스터)에서 큰 온(on) 전류를 얻음으로써 소프트 에러(soft error)내성을 향상시킬 수 있다는 이점을 가지고 있다.

제2도는 이러한 TFT 부하형 SRAM의 제1종래 예를 나타내고 있다. 제1 종래 예에서는 각 메모리 셀(11)의 부하용 PMOS 트랜지스터(12)의 활성층이 다결정 Si층(13)에 의하여 형성되어 있다. 이 다결정 Si층(13)은, 각 메모리 셀(11)의 PMOS 트랜지스터(12)에 연결되고, 메모리 셀 어레이의 블록을 횡단하는 모양으로 연장되어 있다.

다결정 Si층(13)은 메모리 셀 어레이의 블록의 단부에서, P형 불순물이 고 농도로 도핑된 다른 층의 다결정 Si층(14)이나 반도체 기판의 불순물 확산층(도시되지 않음)을 통해, 또한 직접, A1층(15)에 접속되어 있다. 따라서, 제1 종래예에서는, 다결정 Si층(13)과, A1층(15)이 전원선으로 되어 있다. 또한, 메모리 셀 어레이의 1개의 블록은 예를들면 128셀로 이루어져 있다.

한편, 각 메모리 셀(11)의 구동용의 NMOS 트랜지스터(16)에는 폴리사이드층(17)이 접속되어 있으며, 이 폴리사이드층(17)은 예를들면 16비트마다 A1층(18)에 접속되어 있다. 따라서, 제1종래예에서는 폴리사이드층(17)과 A1층(18)이 접지선으로 되어 있다.

또한, 각 메모리 셀(11)의 전송용 NMOS 트랜지스터(21)의 게이트 전극이 워드선(22)으로 되어 있으며, NMOS 트랜지스터(21)에는 한 쌍의 비트선(23)이 접속되어 있다.

또한, 제2도에서 알 수 있듯이, 다결정 Si층(13)과 폴리사이드층(17)은 워드선(22)에 대하여 평행으로 연장되는 것이 일반적이고, A1층(15,18)과 비트선(23)은 워드선(22)에 대하여 수직으로 연장되는 것이 일반적이다.

제3도는 TFT 부하형 SRAM의 제2 종래예를 나타내고 있다. 제2 종래예는 A1층(15)이 메모리 셀 어레이의 단부에만 배치되어 있지 않고, A1층(18)과 쌍으로 되어 예를 들면 16 비트마다 다결정 Si층(13)에 접속되어 있는 것을 제외하면, 제2도에 나타낸 제1 종래예와 실질적으로 같은 구성을 가지고 있다.

(본 발명이 해결하려는 과제)

그런데, TFT 부하형 SRAM에서는, TFT 인 PMOS 트랜지스터(12)의 오프 전류를 감소시키고, 온/오프 전류비를 크게 하여, 메모리 셀(11)의 데이타 유지 특성을 높이거나 하기 위하여 다결정 Si층(13)은 막 두께가 100Å 내지 500Å 정도의 박막으로 구성되어 있다.

또한, PMOS 트랜지스터(12)의 소스 드레인 영역의 횡 방향 확산을 적게 하여 소망의 채널 길이를 확보하기 위하여, 다결정 Si층(13)에 대한 소스 드레인 영역 형성용 P형 불순물의 도즈량은, 10¹⁴cm^-2정도의 낮은 값으로 억제되어 있다.

이 때문에, 다결정 Si층(13)의 시트 저항은 100kΩ 정도로 놓다. 따라서 제2도에 나타난 제1 종래 예와 같이, A1층(15) 메모리 셀 어레이의 단부에 밖에 배치되어 있지 않으면, 다결정 Si층(13)과 A1층(15)으로 형성된 전원선에 높은 저항이 실리고, PMOS 트랜지스터(12)의 온 전류도 감소한다.

이에 대하여, 제3도에 도시한 제2 종래 예에서는, A1층(15)이 예를 들면 16비트마다 배치되어 있으므로, 제1 종래 예에 비하여 전원선의 저항은 낮다.

그러나, 제2 종래 예에서는, A1층(15)의 배치를 위하여 제1 종래 예보다도 넓은 면적이 필요하고, 집적도가 저하한다. A1층(15)을 A1층(18)보다도 상층의 A1층으로 형성하도록 하여도, A1층은 단부 피복성이 나쁘므로, 일단은 A1층(18)과 동일한 층을 통해 다결정 Si층(13)에 접속하지 않으면 안되고, 집적도의 저하는 피할 수 없다.

본 발명에 의한 반도체 메모리 장치에서는, 부하용 트랜지스터(12)에 접속되어 있는 전원선의 적어도 일부(25)가, 금속층으로 형성됨과 동시에, 워드선(22)에 대하여 평행으로 연장되고 있으며, 구동용 트랜지스터(16)에 접속되어 있는 접지선의 적어도 제1의 부분(24)이, 금속층으로 형성됨과 동시에, 상기 워드선(22)에 대하여 평행으로 연장되고 있으며, 상기 제1부분(24)에 접속되어 있는 상기 접지선의 제2부분(18)이, 상기 워드선(22)에 대하여 수직으로 연장되고 있다.

제1도는 본 발명의 제1실시예의 개념적인 평면도.

제2도는 본 발명의 제1종래예의 개념적인 평면도.

제3도는 본 발명의 제2종래예의 개념적인 평면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 메모리 셀 12 : PMOS 트랜지스터

13 : 다결정 Si층 16 : NMOS 트랜지스터

18 : A1층 22 : 워드선

24 : A1층 25 : A1층

본 발명에 의한 반도체 메모리 장치에서는, 접지선의 제1부분(24)의 금속층으로 형성되어 있으므로, 제1부분(24)이 금속 이외의 층으로 형성되어 있는 경우에 비하여, 접지선의 제2부분(18)의 배치 밀도가 낮아도, 제1 및 제2부분 (24,18)의 전체적인 저항의 증대가 억제된다.

이 때문에, 전원선 중에서, 워드선(22)에 대하여 평행으로 연장되고 있는 일부(25)와 부하용 트랜지스터(12)의 활성층용 반도체 박막(13)의 접속 개소를 많게 하여도, 접지선의 제2부분(18)의 배치 밀도를 낮게 함으로서, 필요한 면적의 증가를 생기지 않도록 할 수 있다.

그 결과, 전원선 중에서 금속층으로 형성되어 있는 일부(25)와 반도체 박막(13)을 메모리 셀(11)의 근방에서 접속시킬 수 있고, 전원선의 전체적인 저항을 저감시킬 수 있다. 따라서, 부하용 트랜지스터(12)의 오프 전류를 감소시키기 위하여, 반도체 박막(13)의 막 두께를 얇게 하여도, 부하용 트랜지스터(12)의 온 전류의 감소를 억제하여 온/오프 전류 비를 크게 할 수 있다.

(실시예)

이하, 본 발명의 제1 및 제2 실시예를 제1도를 참조하면서 설명한다. 단, 제2 및 3도에 나타난 제1 및 제2 종래 예와 동일의 구성 부분에는 동일 부호를 붙여 그 설명을 생략한다.

제1도는 제1실시예를 나타내고 있다. 제1 실시예도 제1층째의 A1층에서 패터닝된 A1층(18)을 가지고 있지만, A1층(18)은 제1 및 제2 종래 예의 배의 간격, 즉 예를 들면 32비트마다 배치되어 있다.

한편, 제1 실시예는 제2 층째의 A1층부터 패터닝되어 워드선(22)에 대하여 평행하게 연장되고 있는 A1층(24,25)을 가지고 있다.

A1층(24)은, A1층(18)과의 교차부에서 A1층(18)에 접속됨과 동시에, 제1 및 제2 종래 예에서는 A1층(18)이 배치되어 있었지만 제1 실시예에서는 A1층(18)이 배치되어 있지 않은 영역(26)에서, A1층(18)과 마찬가지로 제1 층째의 A1층부터 패터닝된 A1층(27)을 통해 폴리사이드층(17)에 접속되어 있다.

따라서, 제1 실시예에서는 폴리사이드층(17)과 A1층(18,24)이 접지선으로 되어 있다. A1층(18)의 배치 밀도는 제1 및 제2 종래 예의 절반이지만, A1층(18)과 같은 밀도로 폴이사이드층(17)과 A1층(24)이 접속되어 있다.

이 때문에, 폴리사이드층(17)과 A1층(18) 또는 A1층(24)의 접속 밀도는 제1 및 제2 종래 예에서 폴리사이드층(17)과 A1층(18)의 접속 밀도와 같다. 이 결과, 제1 실시예에서도, 접지선 전체의 저항은 제1 및 제2 실시예의 경우와 대략 동일하다.

한편, A1층(25)은, 영역(26)에서, A1층(27)과 마찬가지로 제1 층째의 A1층 부터 패터닝된 A1층(31)에 접속되어 있다. A1층(31)은 P형 불순물이 고농도로 도핑된 다결정 Si층(32)이나 반도체 기판의 불순물 확산층(도시하지 않음)을 통해, 또는 직접적으로, 다결정 Si층(13)에 접속되어 있다. 또한, A1층(25)은, 메모리 셀 어레이의 블록 단부에서, 제1 층째의 A1층부터 패터닝된 A1층 15(제2도)에 접속되어 있다.

따라서, 제1실시예에서는, 다결정 Si층(13)과 A1층(15,25)이 전원선으로 되어 있다. 다결정 Si층(13)과 A1층(25)은 예를 들면 32비트마다 접속되어 있으므로, 제2도에 도시한 제1 종래 예보다도 전원선 전체의 저항이 낮다.

다음에, 제2 실시예를 설명한다. 제2 실시예는 폴리사이드층(17)과 A1층(24)이 사용되어 있지 않고, 폴리사이드층(17) 대신에, A1층(18)과 마찬가지로 제1층째의 A1층부터 패터닝된 A1층이 사용되어 있는 것을 제외하면, 제1도에 도시한 제1 실시예와 실질적으로 같은 구성을 가지고 있다.

이러한 구성의 제2 실시예에서는, 접지선 전체가 A1층에 의하여 형성되어 있으므로, 접지선 전체의 저항이 제1 실시예 보다도 더욱 낮다.

본 발명에 의한 반도체 메모리 장치에서는, 필요한 면적의 증가를 발생하지 않고, 부하용 트랜지스터의 온 전류의 감소를 억제하여 온/오프 전류비를 크게 할 수 있으므로, 집적도를 저하시키지 않고, 데이타 유지 특성을 높일 수 있다.

Claims

워드 라인을 따라 배열된 복수의 메모리 셀을 갖고, 상기 메모리 셀 각각이, 한 쌍의 제1 도전형 채널의 구동기 트랜지스터(driver transistor)와, 한 쌍의 제2 도전형 채널의 부하 트랜지스터(load transistor)로 형성된 플립플롭으로 구성되고, 상기 부하 트랜지스터는 반도체 박막으로 형성된 능동층(active layer)을 갖는 반도체 메모리 장치로서, 제1 금속층으로 형성되며 상기 워드 라인과 수직 방향으로 연장되는 제1라인과, 제2 금속층을 형성되고 제1 접속부에서 상기 제1라인과 접속되며 상기 워드 라인과 평행 방향으로 연장되는 제2라인과, 상기 워드 라인과 평행하게 연장되며 상기 구동기 트랜지스터의 능동층에 접속된 제3라인과, 상기 제1금속층을 형성되며 제2접속부에서 상기 제2라인과 상기 제3라인을 상호 접속하는 제4라인을 갖는 접지선과, 상기 제2 금속층으로 형성되며 상기 워드 라인과 평행한 상기 방향으로 연장되는 제5라인과, 상기 워드 라인에 평행하게 연장되며 상기 부하 트랜지스터의 상기 능동층에 접속된 제6라인과, 적어도 일부분에서 상기 제1 금속층으로 형성되며 제3 접속부에서 상기 제5라인과 상기 제6라인을 상호 접속하는 제7라인을 갖는 전원 라인을 포함하는 반도체 메모리 장치.