KR900015330A - 메모리 회로 - Google Patents

메모리 회로 Download PDF

Info

Publication number
KR900015330A
KR900015330A KR1019900002490A KR900002490A KR900015330A KR 900015330 A KR900015330 A KR 900015330A KR 1019900002490 A KR1019900002490 A KR 1019900002490A KR 900002490 A KR900002490 A KR 900002490A KR 900015330 A KR900015330 A KR 900015330A
Authority
KR
South Korea
Prior art keywords
trench
disposed
sidewall
switching means
memory
Prior art date
Application number
KR1019900002490A
Other languages
English (en)
Other versions
KR940000751B1 (ko
Inventor
맥알파인 케니 도날드
Original Assignee
하워드 지. 피거로아
인터내셔널 비니네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하워드 지. 피거로아, 인터내셔널 비니네스 머신즈 코포레이션 filed Critical 하워드 지. 피거로아
Publication of KR900015330A publication Critical patent/KR900015330A/ko
Application granted granted Critical
Publication of KR940000751B1 publication Critical patent/KR940000751B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Landscapes

  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 구조의 2개의 다이나믹 셀의 제3도의 라인 2-2을 통해 취한 단면도,
제3도는 트렌치의 대향 측벽상에 배치된 본 발명의 2개의 셀의 펑면도.
제4도는 각각의 셀이 제2도와 3도에 도시된 형태의 셀의 2x2 에레이의 평면도.

Claims (24)

  1. 주 표면과, 세로축을 가지며 표면 내부에 배치된 트랜치를 갖는 반도체 기판과, 상기 트렌치의 소정의 측벽상에 배치된 기억 수단과, 상기 트랜치의 상기 소정의 측벽 내부에 배치된 길게 연장된 전류 전달 소자를 포함하며, 상기 트랜치의 세로축의 방향과 평행한 세로 방향을 가지며, 상기 기억 수단과 상기 길게 연장된 전류 전달 소자 사이의 상기 트랜치의 상기 소정 측벽상에 배치되고 그리고 상기 기억 수단에 연결된 제어소자를 갖는 스위칭 수단과, 상기 스위칭 수단의 제어 소자와 접촉 상태인 상기 반도체 기판의 상기 주 표면상에 배치되며, 상기 트렌치의 세로축에 직각으로 배열된 세로축을 갖는 제2전기 도전성 라인을 구비하는 메모리.
  2. 제1항에 있어서, 상기 기억 수단은 캐패시터이며, 상기 스위칭 수단은 전계 효과 트랜지스터인 메모리.
  3. 주 표면과 그 내부에 형성된 트렌치를 갖는 반도체 기판과, 상기 트랜치의 제1 측벽상에 배치되어 공간을 두고 떨어져 있는 제1 및 제2 기억수단과, 상기 트랜치의 제2 측벽상에 간격을 두고 떨어져 배치된 제3 및 제4 기억수단과, 상기 제1 및 제2 기억 수단 각각과 상기 기판의 주 표면 사이의 상기 제2측벽상에 배치된 제3 및 제4 스위칭 수단을 구비하며, 상기 제1,2,3 및 4 스위칭 수단 각각은 전류 전달 소자와 제어 소자를 포함하며, 상기 제1 및 제2 스위칭 수단의 전류 전맡 소자를 상호 접속하기 위해 상기 트랜치의 제1측벽상에 배치된 제1수단과, 상기 제3 및 제4 스위칭 수단의 전류 전달소자를 상호 접속시키기 위해 상기 트렌치의 제2측벽상에 배치된 제2 수단과, 상기 기판의 주 표면상에 배치된 제1 및 제2 전기적 도전성 라인을 구비하며, 상기 제1 도전성 라인은 상기 제1 및 제3 스위칭 수단의 제어 소자에 연결되고, 상기 제2 도전성 라인은 상기 제2 및 제4 스위칭 수단의 제어 소자에 연결되는 메모리 어레이.
  4. 제3항에 있어서, 상기 기억 수단은 캐패시터이며, 상기 스위칭 수단은 전계 효과 트랜지스터인 메모리 어레이.
  5. 주 표면과, 그 내부에 배치된 트랜치를 갖는 반도체 기판과, 상기 트랜치의 제1 측벽상에 배지된 제1 기억 캐패시터와, 상기 기억 캐패시터의 상기 기판의 상기 주 표면 사이의 상기 트랜치의 상기 제1 측벽상에 배치된 1전계 효과 트랜지스터와, 상기 트랜지스터의 제어 전극과 접촉 상태인 상기 기판의 상기 주 표면상에 배치된 제1전기적 도전성 라인과, 상기 트랜지스터의 전류 전달 전극에 접속된 상태 트렌치의 제1 측벽내에 배치된 제2 전기적 도전 라인을 구비하는 메모리.
  6. 제5항에 있어서, 상기 트랜치의 제2 측벽상에 배치된 제2 기억 캐패시터와, 상기 제2 기억 캐패시터와 상기 기판의 상기 주 표면 사이의 상기 트랜치의 상기 제2 측벽상에 배치된 제2 전계 효과 트랜지스터를 구비하며, 상기 제2 전기적 도전성 라인은 상기 트랜지스디의 제어 전극과 접촉 상태인 메모리.
  7. 주 표면과, 내부에 형성된 트랜치를 갖는 반도체 기판과, 상기 트랜치의 제1 측벽상에 간격을 두고 떨어져 배치된 제1 및 제2 기억 캐패시터와, 상기 트랜치의 제2 측벽상에서 간격을 두고 떨어져 배치된 제3 및 제4 기억 캐패시터와, 상기 제1 및 제2 기억 캐패시터 각각과 상기 기판의 주 표면 사이의 제1 측벽상에 배치된 제1 및 제2 전계 효과 트랜지스터와, 상기 제3 및 제4 기억 캐패시터 각각과 상기 기판의 주 표면 사이의 상기 제2 측벽상에 배치된 제3 및 제4 전계 효과 트랜지스터와, 상기 제1 및 제3 전계 효과 트랜지스터의 게이트 전극을 상호 접속하는 상기 반도체 기판의 주 표면상에 배치된 제1워드 라인과, 상기 제2 및 제4 전계 효과 트랜지스터를 상호 접속시키는 상기 반도체 기판의 주 표면상에 배치된 제2워드 라인과, 상기 제1 및 제2 트랜지스터의 전류 전달 전극을 상호 연결하는 상기 트랜치의 제1 측벽내에 배치된 제1비트/감지 라인과, 상기 제3 및 제4 전제 효과 트랜지스터의 전류 전달 전극을 상호 연결하는 상기 트랜치의 제2 측벽내에 배치된 제2비트/감지 라인을 구비하는 메모리 어레이.
  8. 주 표면과, 세로축을 가지며 상기 표면내에 형성된 트랜치를 갖는 반도체 기판과, 상기 트랜치의 제1측벽을 따라 간격을 두고 떨어져 배치된 제1 및 제2 기억 캐패시터와, 상기 트랜치의 세로축에 평행한 방향으로 상기 트랜치의 제1 추벽내에 배치된 깊게 연장된 제1비트/감지 확산 영역과, 상기 기판의 주 표면상에서 간격을 두고 떨어져 배치된 제1 및 제2 워드 라인을 구비하며, 상기 제1 워드 라인은 상기 제1 기억 캐패시터와 상기 비트/감지 확산 영역 사이에서 전류 흐름을 제어하도록 장치되어 있고, 상기 제2 워드 라인은 상기 제2기억 캐패시터와 상기 비트/감지 학산 영역 사이의 전류 흐름을 제어하도록 장치되어 있는 다이나믹 랜덤 억세스 메모리.
  9. 제8항에 있어서, 상기 워드 라인은 상기 트랜치의 방향에 직각으로 배열되는 다이나믹 랜덤 엑세스 메모리.
  10. 제9항에 있어서, 상기 트랜치는 상기 측벽과 마주보는 제2 측벽을 가지며, 또한, 상기 제2 측벽을 따라 간격을 두고 떨어져 배치된 제3 및 제4 기억 캐패시터와, 상기 트랜치의 세로축에 평행한 방향으로 상기 트렌치의 제2 측벽내에 배치된 길게 연장된 제2비트/감지 확산 영역을 포함하며, 상기 제1 워드 라인은 상기 제3기억 캐패시터와 상기 길게 연장된 제2비트/감지 확산 영역 사이 전류의 흐름을 제어하도록 장치되어 있으며, 상기 제2 워드 라인은 또한 상기 제4 기억 캐패시터와, 상기 길게 연장된 비트/감지 확산 영역사이에서 전류의 흐름을 제어하기 위해 장치되어 있는 다이나믹 랜덤 억세스 메모리.
  11. 제8항에 있어서, 상기 기억 캐패시터 각각은 상기 제1 측벽에 배치된 확산 영역과 상기 확산 영역으로부터 절연된 상기 트랜치내에 배치된 도전성 판을 포함하는 다이나믹 랜덤 억세스 메모리.
  12. 제11항에 있어서, 상기 메모리는 상기 워드 라인과 상기 도전판 사이의 상기 도전판상에 배치된 절연층을 포함하는 다이나믹 랜덤 억세스 메모리.
  13. 제11항에 있어서, 상기 도전성 판과 상기 워드 라인은 도표된 폴리실리콘으로 만들어지는 다이나믹 랜딤억세스 메모리.
  14. 제13항에 있어서, 상기 워드 라인은 실리사이드를 포함하는 다이나믹 랜덤 억세스 메모리.
  15. 제10항에 있어서, 상기 기억 캐패시터 각각은 상기 제1 및 제2 측벽중의 하나에 배치된 확산 영역과 상기 확산 영역으로 부터 절연된 상기 트랜치내에 배치된 도전성 판을 포함하는 다이나믹 랜덤 억세스 메모리.
  16. 제15항에 있어서, 상기 메모리는 또한. 상기 워드 라인과 상기 도전간 사이에 상기 도전판 상에 배치된 절연층을 포함하는 다이나믹 랜덤 억세스 메모리.
  17. 제15항에 있어서, 상기 도전판과 상기 워드 라인은 폴리실리콘으로 만들어지며, 상기 제1 및 제2 워드라인 사이에 배치된 절연 매체를 포함하는 다이나믹 랜덤 역세스 메모리.
  18. 제17항에 있어서, 상기 절연 매체는 폴리아미드인 다이나믹 랜덤 억세스 메모리.
  19. 주 표면과, 세로축과 제1 및 제2 측벽을 가지며 내부에 배치된 트랜치를 갖는 반도체 기판과, 제1 및 제2 기억 수단을 구비하며, 상기 제1 기억 수단은 상기 제1 측벽의 하부상에 배치되고, 상기 제2 기여 수단은 상기 제2 측벽의 하부 부분상에 배치되며, 상기 각 기억 수단은 상기 반도체 기판내에 배치된 기억 노드를 포함하며, 상기 트랜치의 상기 제1 및 제2 측벽상에 배치된 제1 및 제2 스위칭 수단을 구비하며, 상기 스위칭 수단 각각은 길게 연장된 확산영역과, 제어 전극을 가지며, 상기 제1 스위칭 수단의 길게 연장된 확산 영역은 상기 트랜치의 세로측에 평행한 방향으로 상기 제1 측벽의 상부 부분에 배치되며, 상기 제1 스위칭 수단의 제어 전극은 상기 제1 스위칭 수단의 확산 영역과, 상기 제1 기억 수단 사이에 배치되고, 상기 제2 스위칭 수단의 길게 연장된 확산 영역은 상기 트랜치의 세로측의 방향에 평행한 방향으로 상기 제2 측벽의 상부 부분에 배치되고, 상기 제2 스위칭 수단의 제어 전극은 상기 스위칭 수단의 확산 영역과 상기 제2 기억 수단을 갖는 제1 및 제2 스위칭 수단을 구비하며, 상기 기판의 주 표면은 상기 각 기억 수단에 접속되고, 상기 길게 연장된 전류 진달 소자는 상호 접속되어 상기 측벽내에 배치되며, 상기 트랜치의 세로축에 평행하게 배치되고, 상기 반도체 기판의 상기 주 표면상에 배치된 제1 및 제2 전기적 도전성 라인을 구비하며, 상기 제1 전기 도전성 라인은 상기 제1 스위칭 수단의 제어 소자와 접촉 상태이며, 상기 제2 전기 도전성 라인은 상기 제2 스위칭 수단의 확산 영역과 상기 제2 기억 수단 사이에 배치되며, 상기 제1 및 제2 스위칭 수단의 제어 전극과 접촉 상태인 상기 반도체 기판의 주 표면상에 배치된 도전성 라인을 구비하는 다이나믹 랜덤 억세스 메모리.
  20. 주 표면과, 세로축을 가지며, 내부에 배치된 트랜치를 갖는 기판파. 상기 트랜치의 제1 측벽상에 배치된 제1 및 제2 기억 수단과, 각각이 상기 제1 및 제2 기억 수단 사이의 상기 제1 측벽상에 배치된 제1 소자와 길게 연장된 전류 전달 소자를 제어 소자와 접촉 상태인 메모리.
  21. 제20항에 있어서, 상기 트랜치는 상기 제1 측벽과 마주보는 제2 측벽을 가지며, 상기 메모리는; 상기 제2 측벽상에 배치된 제3 및 제4 기억 수단과; 상기 제2 측벽상에 배치되며, 각각이 제어 소자와 전류 전달 소자를 갖는 제3 및 제4 스위칭 수단을 구비하며, 상기 제1 전기 도전성 라인은 상기 제3 스위칭 수단의 제어 소자에 연결되고 상기 제2 전기 도전성 라인은 상기 제4 스위칭 수단의 제어소자에 연결되는 메모리.
  22. 제21항에 있어서, 상기 기억 수단 각각은 상기 기판에서 확산 영역과 상기 측벽으로 부터 절연된 도전판을 갖는 캐패시터인 메모리.
  23. 제22항에 있어서, 상기 도전판과 상기 제1 및 제2 도전 라인은 도프된 폴리실리콘을 포함하는 메모리.
  24. 제1 및 제2 주 측벽과 하부를 갖는 길게 연장된 트랜치내에서 간격을 두고 배치되어 있으며, 상기 트랜치의 하부 부분에 간격을 두고 배치된 다수 셋트의 제1 및 제2 개별 기억 수단을 구비하며, 상기 셋트 각각은 상기 제1 및 제2 주 측벽의 하부 부분을 따라 형성된 제1 및 제2 기억 노드를 구비하여, 상기 트랜치의 하부 부분내에 배치된 제1 도전체를 구비하며, 상기 제1 도전체는 소정의 트랜치에서 모든 셋트를 상호 접속시키며, 상기 트랜치의 상부 부분내에서 간격을 두고 배치된 다수 셋트의 제1 및 제2 개별 스위칭 수단을 구비하며, 상기 각 셋트의 제1 및 제2 개별 스위칭 수단은 상기 제1 및 제2 개별 기억 수단중의 각각에 접속되고, 상기 제1 및 제2 개별 스위칭 수단의 상기 제1 및 제2 개별 스위칭 수단의 셋트 각각은 제1 및 제2 기억 노드로부터 상기 제1 및 제2 주 측벽의 상부 부분을 따라 형성된 제1 및 제2 확산 레일(rail)을 구비하며, 각 셋트의 제2 도전체는 제1 도전체로부터 절연되어 있으며, 인접 세트의 제2 도전체로 부터 절연되어 있는 기판상에 형성된 다수의 회로 구조체.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019900002490A 1989-03-27 1990-02-27 고전도성 도전라인들을 갖는 메모리 및 메모리 어레이 KR940000751B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/329,130 US5001525A (en) 1989-03-27 1989-03-27 Two square memory cells having highly conductive word lines
US329,130 1989-03-27

Publications (2)

Publication Number Publication Date
KR900015330A true KR900015330A (ko) 1990-10-26
KR940000751B1 KR940000751B1 (ko) 1994-01-28

Family

ID=23283978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900002490A KR940000751B1 (ko) 1989-03-27 1990-02-27 고전도성 도전라인들을 갖는 메모리 및 메모리 어레이

Country Status (9)

Country Link
US (1) US5001525A (ko)
EP (1) EP0392156B1 (ko)
JP (1) JPH07123159B2 (ko)
KR (1) KR940000751B1 (ko)
CN (1) CN1030742C (ko)
BR (1) BR9001375A (ko)
CA (1) CA1321834C (ko)
DE (1) DE69019414T2 (ko)
ES (1) ES2072930T3 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376817A (en) * 1991-07-01 1994-12-27 Micron Technology, Inc. Structure for a semiconductor device comprising conductive trench sidewalls
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US6271555B1 (en) * 1998-03-31 2001-08-07 International Business Machines Corporation Borderless wordline for DRAM cell
TW399301B (en) * 1998-04-18 2000-07-21 United Microelectronics Corp Manufacturing method of bit line
EP1296369A1 (de) * 2001-09-20 2003-03-26 Infineon Technologies AG Verfahren zur Herstellung von Gateoxyd für Trench Gate DRAM Zellen
US6730540B2 (en) * 2002-04-18 2004-05-04 Tru-Si Technologies, Inc. Clock distribution networks and conductive lines in semiconductor integrated circuits

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3811076A (en) * 1973-01-02 1974-05-14 Ibm Field effect transistor integrated circuit and memory
US3841926A (en) * 1973-01-02 1974-10-15 Ibm Integrated circuit fabrication process
US4225945A (en) * 1976-01-12 1980-09-30 Texas Instruments Incorporated Random access MOS memory cell using double level polysilicon
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
US4271418A (en) * 1979-10-29 1981-06-02 American Microsystems, Inc. VMOS Memory cell and method for making same
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4295924A (en) * 1979-12-17 1981-10-20 International Business Machines Corporation Method for providing self-aligned conductor in a V-groove device
US4335450A (en) * 1980-01-30 1982-06-15 International Business Machines Corporation Non-destructive read out field effect transistor memory cell system
EP0180026B1 (en) * 1984-10-31 1992-01-08 Texas Instruments Incorporated Dram cell and method
CN1004734B (zh) * 1984-12-07 1989-07-05 得克萨斯仪器公司 动态随机存取存贮器单元(dram)和生产方法
US4673962A (en) * 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method
US4864375A (en) * 1986-02-05 1989-09-05 Texas Instruments Incorporated Dram cell and method
US4811067A (en) * 1986-05-02 1989-03-07 International Business Machines Corporation High density vertically structured memory
US4769786A (en) * 1986-07-15 1988-09-06 International Business Machines Corporation Two square memory cells
US4785337A (en) * 1986-10-17 1988-11-15 International Business Machines Corporation Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes

Also Published As

Publication number Publication date
EP0392156A3 (en) 1992-12-30
EP0392156A2 (en) 1990-10-17
DE69019414D1 (de) 1995-06-22
DE69019414T2 (de) 1996-01-25
KR940000751B1 (ko) 1994-01-28
ES2072930T3 (es) 1995-08-01
BR9001375A (pt) 1991-04-02
JPH02292860A (ja) 1990-12-04
CN1046062A (zh) 1990-10-10
JPH07123159B2 (ja) 1995-12-25
EP0392156B1 (en) 1995-05-17
CN1030742C (zh) 1996-01-17
US5001525A (en) 1991-03-19
CA1321834C (en) 1993-08-31

Similar Documents

Publication Publication Date Title
KR100793932B1 (ko) 메모리 셀 어레이
CN100405601C (zh) 6f2存取晶体管配置和半导体存储器件
KR920020729A (ko) 누설 전류 억제에 효과가 있는 구조를 갖는 메모리 셀을 구비하는 반도체 집적 회로 장치 및 그의 제조 방법
KR910013555A (ko) 반도체 기억장치
KR960005946A (ko) 반도체 소자용 분리구조 및 그 분리구조 형성 방법
KR890013775A (ko) 반도체 메모리장치
KR930020668A (ko) 개선된 레이아웃을 갖는 다이내믹 랜덤 엑세스 메모리와 그것의 메모리셀 배치방법
KR840007312A (ko) 적층 캐패시터형 메모리셀을 갖춘 반도체 기억장치
KR930002289B1 (ko) 반도체 기억장치
KR950015789A (ko) 증가된 정보저장용량을 갖는 메모리셀을 구비한 메모리장치를 포함하는 반도체 집적회로장치 및 그 제조방법
KR880700464A (ko) 집적 회로에 대한 세 레벨 상호 연결 기법
KR950002040A (ko) 반도체 장치 및 그의 제조방법
KR900015330A (ko) 메모리 회로
KR970008613A (ko) 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치
KR850005172A (ko) 직렬접속한 misfet와 캐파시터를 가진 반도체 집적회로 장치
TW449885B (en) Arrangement of DRAM cells with vertical transistors and deep trench capacitors
US6282116B1 (en) Dynamic random access memory
KR940004822A (ko) 반도체 메모리장치
US5698872A (en) Semiconductor memory wherein metallic interconnection layer is applied with the same potential as word line and is connected to word line in regions other than memory cells
JP2000049306A5 (ko)
KR910020885A (ko) 불휘발성 반도체 메모리장치의 셀어레이(cell array)
KR930014991A (ko) 모트간에 공간이 없는 정적 랜덤 억세스 메모리 셀 및 이의 형성 방법
US4163242A (en) MOS storage integrated circuit using individual FET elements
KR960012495A (ko) 메모리 셀용 스위칭 트랜지스터 및 캐패시터
US6118683A (en) Dynamic random access memory cell layout

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20011107

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee