JP2787852B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ装置に関
し、特に対をなすビット線間の信号を増幅するセンス増
幅器を備えたＤＲＡＭ型の半導体メモリ装置に関する。
し、特に対をなすビット線間の信号を増幅するセンス増
幅器を備えたＤＲＡＭ型の半導体メモリ装置に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）では、通常１個のメモリセルが１個の
容量素子と１個のスイッチング用ＭＯＳ型のトランジス
タからなり、容量素子に蓄積された電荷の量を“０”と
“１”とに対応させて情報を記録する。その情報を読出
すためには、スイッチング用のトランジスタを介して容
量素子に接続されたビット線に現れる微小な電位の変化
を検出しなければならないため、ビット線に対する外部
からの雑音の影響を極力排除する必要があるが、このた
めには折り返しビット線構成のものが有効である。
モリ（ＤＲＡＭ）では、通常１個のメモリセルが１個の
容量素子と１個のスイッチング用ＭＯＳ型のトランジス
タからなり、容量素子に蓄積された電荷の量を“０”と
“１”とに対応させて情報を記録する。その情報を読出
すためには、スイッチング用のトランジスタを介して容
量素子に接続されたビット線に現れる微小な電位の変化
を検出しなければならないため、ビット線に対する外部
からの雑音の影響を極力排除する必要があるが、このた
めには折り返しビット線構成のものが有効である。
【０００３】ＤＲＡＭでの情報の読出しは、通常読出す
対象のメモリセルが接続されたビット線と、ダミーセル
が接続されたもう１本のビット線との間の電位差をセン
ス増幅器により差動増幅することにより行うが、これら
２本のビット線を隣接して走るように配置するのが折り
返しビット線構成であり、外来雑音の大部分を同相モー
ドとして排除することができる。
対象のメモリセルが接続されたビット線と、ダミーセル
が接続されたもう１本のビット線との間の電位差をセン
ス増幅器により差動増幅することにより行うが、これら
２本のビット線を隣接して走るように配置するのが折り
返しビット線構成であり、外来雑音の大部分を同相モー
ドとして排除することができる。
【０００４】一方、これら２本のビット線をセンス増幅
器のそれぞれ反対側に延ばす構成のものを開放ビット線
構成と呼ぶ。
器のそれぞれ反対側に延ばす構成のものを開放ビット線
構成と呼ぶ。
【０００５】折り返しビット線構成は上記のような著し
い利点を有するが、これを実現するためには各ビット線
が全ワード線（ビット線と交差するように走り、メモリ
セルのスイッチング用のトランジスタのゲートと接続す
る）の半分だけと結合するセルを配置する必要があるた
め、開放ビット線構成に比べて占有面積が大きくなると
いう欠点がある。
い利点を有するが、これを実現するためには各ビット線
が全ワード線（ビット線と交差するように走り、メモリ
セルのスイッチング用のトランジスタのゲートと接続す
る）の半分だけと結合するセルを配置する必要があるた
め、開放ビット線構成に比べて占有面積が大きくなると
いう欠点がある。
【０００６】図５（Ａ），（Ｂ）はそれぞれ従来の折り
返しビット線構成の半導体メモリ装置の第１の例を示す
レイアウト図及び等価回路図である。
返しビット線構成の半導体メモリ装置の第１の例を示す
レイアウト図及び等価回路図である。
【０００７】この例は、基板上に設けられた、互いに平
行かつ所定の間隔で配置された複数のワード線２と、こ
れら各ワード線２と絶縁されて直交し互いに平行かつ所
定の間隔で配置された複数のビット線３と、ソース・ド
レインの一方をビット線３の所定の１本に共通接続しソ
ース・ドレインの他方をワード線の隣接する所定の２本
にそれぞれ対応して接続するスイッチング用の第１及び
第２のトランジスタＴｒ１，Ｔｒ２、並びに一端をこれ
ら第１及び第２のトランジスタＴｒのソース・ドレイン
の他方とそれぞれ対応して接続する第１及び第２の容量
素子１１をそれぞれ備えた複数のメモリ素子領域１とを
有し、複数のメモリ素子領域１が同一のビット線３と接
続する各メモリ素子領域１は２本おきにかつ隣接する２
本のワード線２と接続し、互いに隣接する２本のビット
線と接続する各メモリ素子領域１は、片方のビット線３
のメモリ素子領域１と接続する２本のワード線２が、他
方のビット線３のメモリ素子領域１とは接続しないよう
な形状に配置されている。
行かつ所定の間隔で配置された複数のワード線２と、こ
れら各ワード線２と絶縁されて直交し互いに平行かつ所
定の間隔で配置された複数のビット線３と、ソース・ド
レインの一方をビット線３の所定の１本に共通接続しソ
ース・ドレインの他方をワード線の隣接する所定の２本
にそれぞれ対応して接続するスイッチング用の第１及び
第２のトランジスタＴｒ１，Ｔｒ２、並びに一端をこれ
ら第１及び第２のトランジスタＴｒのソース・ドレイン
の他方とそれぞれ対応して接続する第１及び第２の容量
素子１１をそれぞれ備えた複数のメモリ素子領域１とを
有し、複数のメモリ素子領域１が同一のビット線３と接
続する各メモリ素子領域１は２本おきにかつ隣接する２
本のワード線２と接続し、互いに隣接する２本のビット
線と接続する各メモリ素子領域１は、片方のビット線３
のメモリ素子領域１と接続する２本のワード線２が、他
方のビット線３のメモリ素子領域１とは接続しないよう
な形状に配置されている。
【０００８】図６は従来の折り返しビット線構成の第２
の例を示すレイアウト図である。
の例を示すレイアウト図である。
【０００９】この例は図５に示された第１に対しメモリ
素子領域１の配置が若干相違している。この例では、互
いに隣接する２本のビット線３と接続する各メモリ素子
領域１は、紙面左下隅を原点としたとき、原点に近い方
のビット線３のメモリ素子領域１の第２のトランジスタ
及び容量素子の接続点と接続するワード線２に、原点に
遠い方のビット線３のメモリ素子領域１の第１のトラン
ジスタ及び容量素子の接続点を接続するように配置され
ている。
素子領域１の配置が若干相違している。この例では、互
いに隣接する２本のビット線３と接続する各メモリ素子
領域１は、紙面左下隅を原点としたとき、原点に近い方
のビット線３のメモリ素子領域１の第２のトランジスタ
及び容量素子の接続点と接続するワード線２に、原点に
遠い方のビット線３のメモリ素子領域１の第１のトラン
ジスタ及び容量素子の接続点を接続するように配置され
ている。
【００１０】これら第１及び第２の例では、隣接するメ
モリ素子領域１の間に、メモリ素子領域が形成されてい
ない、ワード線２が素通りするだけの無駄な領域５が存
在する。
モリ素子領域１の間に、メモリ素子領域が形成されてい
ない、ワード線２が素通りするだけの無駄な領域５が存
在する。
【００１１】図７は従来の開放ビット線構成の半導体メ
モリ装置の一例を示すレイアウト図である。
モリ装置の一例を示すレイアウト図である。
【００１２】この例では、メモリ素子領域１が、これら
を分離するに必要な領域だけで分離されており、ワード
線が素通りするだけの無駄な領域５はない。
を分離するに必要な領域だけで分離されており、ワード
線が素通りするだけの無駄な領域５はない。
【００１３】なお、これらの例において、容量素子１１
としてはワード線２より上側に堆積した電極により形成
されたスタック型容量または基板に掘って穴の壁面を利
用したトレンチ型容量を想定している。また、図面を見
やすくするため、ビット線３は１本の直線により接続関
係のみを示した。また、上述したように、折り返しビッ
ト線構成では、全ワード線２の半分がメモリ素子領域１
と結合せずにビット線３を素通りできるようにするた
め、開放ビット線構成に比べて余分な面積（無駄な領域
５）が必要になる。仮に各種の設計可能な最小寸法がす
べてある値Ｆに等しいとし、位置合わせ余裕を無視した
とき、従来の配置で可能なセルあたりの面積の最小値は
開放ビット線構成で６Ｆ2 であるのに対し、折り返しビ
ット線構成では８Ｆ2 となる。
としてはワード線２より上側に堆積した電極により形成
されたスタック型容量または基板に掘って穴の壁面を利
用したトレンチ型容量を想定している。また、図面を見
やすくするため、ビット線３は１本の直線により接続関
係のみを示した。また、上述したように、折り返しビッ
ト線構成では、全ワード線２の半分がメモリ素子領域１
と結合せずにビット線３を素通りできるようにするた
め、開放ビット線構成に比べて余分な面積（無駄な領域
５）が必要になる。仮に各種の設計可能な最小寸法がす
べてある値Ｆに等しいとし、位置合わせ余裕を無視した
とき、従来の配置で可能なセルあたりの面積の最小値は
開放ビット線構成で６Ｆ2 であるのに対し、折り返しビ
ット線構成では８Ｆ2 となる。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、折り返しビット線構成では全ワード線２
の半分がメモリ素子領域１と結合せずビット線３を素通
りするため、無駄な領域５が存在しチップ面積が大きく
なり、開放ビット線構成では無駄な領域５はなくなるが
センス増幅器の両側にビット線３が延在するので、外来
雑音に対して弱いという欠点がある。
メモリ装置は、折り返しビット線構成では全ワード線２
の半分がメモリ素子領域１と結合せずビット線３を素通
りするため、無駄な領域５が存在しチップ面積が大きく
なり、開放ビット線構成では無駄な領域５はなくなるが
センス増幅器の両側にビット線３が延在するので、外来
雑音に対して弱いという欠点がある。
【００１５】本発明の目的は、外来雑音に対して強く、
しかもチップ面積を縮小することができる半導体メモリ
装置を提供することにある。
しかもチップ面積を縮小することができる半導体メモリ
装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、基板上の一つの角に原点を設定してこの原点を通
り互いに交差するＸ軸及びＹ軸を定め、Ｘ及びＹがいず
れも正となる前記基板上の領域に、前記Ｙ軸と平行しか
つ互いに所定の間隔で配置された複数のワード線と、前
記Ｘ軸と平行しかつ互いに所定の間隔で前記各ワード線
と絶縁されて交差するように配置された複数のビット線
と、ソース・ドレインの一方を前記ビット線の所定の１
本に共通接続しゲートを前記ワード線の隣接する所定の
２本にそれぞれ対応して接続するスイッチング用の第１
及び第２のトランジスタ、並びに一端をこれら第１及び
第２のトランジスタのソース・ドレインの他方とそれぞ
れ対応して接続する第１及び第２の容量素子をそれぞれ
備えた複数のメモリ素子領域とを有し、各メモリ素子領
域内では第１のトランジスタ及び第１の容量素子は原点
に近い側に、第２のトランジスタ及び第２の容量素子は
原点に近い側にそれぞれ配置され、前記複数のワード線
及び前記複数のビット線はそれぞれ直線状であり、前記
複数のメモリ素子領域が、同一の前記ビット線と接続す
る各メモリ素子領域は２本おきにかつ隣接する２本の前
記ワード線と接続し、互いに隣接する２本の前記ビット
線と接続する各メモリ素子領域は、前記原点に近い方の
ビット線のメモリ素子領域の第２のトランジスタ及び容
量素子の接続点と接続するワード線に、前記原点に遠い
方のビット線のメモリ素子領域の第１のトランジスタ及
び容量素子の接続点を接続するように配置された折り返
しビット線構成の半導体メモリ装置において、前記Ｘ軸
と前記Ｙ軸が交差する角度を９０度よりも小さい角度と
し、同一のビット線に接続する各メモリ素子領域を、そ
れぞれのメモリ素子領域におけるソース・ドレイン接続
部からＹ軸に対して引いた垂線とＹ軸との交差点が前記
ビット線に沿って原点から遠いメモリ素子領域に対応す
る交差点ほど原点から遠くなるように配置し、かつ各メ
モリ素子領域の容量素子は該メモリ素子が接続するビッ
ト線に対して、第１の容量素子は原点から遠い側に、第
２の容量素子は原点に近い側に配置して構成される。
置は、基板上の一つの角に原点を設定してこの原点を通
り互いに交差するＸ軸及びＹ軸を定め、Ｘ及びＹがいず
れも正となる前記基板上の領域に、前記Ｙ軸と平行しか
つ互いに所定の間隔で配置された複数のワード線と、前
記Ｘ軸と平行しかつ互いに所定の間隔で前記各ワード線
と絶縁されて交差するように配置された複数のビット線
と、ソース・ドレインの一方を前記ビット線の所定の１
本に共通接続しゲートを前記ワード線の隣接する所定の
２本にそれぞれ対応して接続するスイッチング用の第１
及び第２のトランジスタ、並びに一端をこれら第１及び
第２のトランジスタのソース・ドレインの他方とそれぞ
れ対応して接続する第１及び第２の容量素子をそれぞれ
備えた複数のメモリ素子領域とを有し、各メモリ素子領
域内では第１のトランジスタ及び第１の容量素子は原点
に近い側に、第２のトランジスタ及び第２の容量素子は
原点に近い側にそれぞれ配置され、前記複数のワード線
及び前記複数のビット線はそれぞれ直線状であり、前記
複数のメモリ素子領域が、同一の前記ビット線と接続す
る各メモリ素子領域は２本おきにかつ隣接する２本の前
記ワード線と接続し、互いに隣接する２本の前記ビット
線と接続する各メモリ素子領域は、前記原点に近い方の
ビット線のメモリ素子領域の第２のトランジスタ及び容
量素子の接続点と接続するワード線に、前記原点に遠い
方のビット線のメモリ素子領域の第１のトランジスタ及
び容量素子の接続点を接続するように配置された折り返
しビット線構成の半導体メモリ装置において、前記Ｘ軸
と前記Ｙ軸が交差する角度を９０度よりも小さい角度と
し、同一のビット線に接続する各メモリ素子領域を、そ
れぞれのメモリ素子領域におけるソース・ドレイン接続
部からＹ軸に対して引いた垂線とＹ軸との交差点が前記
ビット線に沿って原点から遠いメモリ素子領域に対応す
る交差点ほど原点から遠くなるように配置し、かつ各メ
モリ素子領域の容量素子は該メモリ素子が接続するビッ
ト線に対して、第１の容量素子は原点から遠い側に、第
２の容量素子は原点に近い側に配置して構成される。
【００１７】
【作用】この発明に従ってワード線（２）とビット線
（３）のなす角を９０度からずらすことにより、折り返
しビット線構成における無駄な領域（５）の面積を減ら
すことができ、その結果、チップ面積を削減することが
でき、また無駄な領域（５）が減少した分の面積をメモ
リ素子領域（１）に割り当てることができるので、チッ
プ面積の増加を抑えながらメモリ容量を増大させること
ができる。
（３）のなす角を９０度からずらすことにより、折り返
しビット線構成における無駄な領域（５）の面積を減ら
すことができ、その結果、チップ面積を削減することが
でき、また無駄な領域（５）が減少した分の面積をメモ
リ素子領域（１）に割り当てることができるので、チッ
プ面積の増加を抑えながらメモリ容量を増大させること
ができる。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の第１の実施例を示すレイア
ウト図である。
ウト図である。
【００２０】この実施例が図６に示された従来の半導体
メモリ装置と相違する点は、各ビット線３及び各メモリ
素子領域１を、最も原点に近いワード線２上のメモリ素
子領域１は固定しておき、原点からビット線３の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向３方向へ、各ワード線２と
平行に、隣接するビット線３のメモリ素子領域１が一直
線上に並ぶまで移動させた配置とした点にある。
メモリ装置と相違する点は、各ビット線３及び各メモリ
素子領域１を、最も原点に近いワード線２上のメモリ素
子領域１は固定しておき、原点からビット線３の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向３方向へ、各ワード線２と
平行に、隣接するビット線３のメモリ素子領域１が一直
線上に並ぶまで移動させた配置とした点にある。
【００２１】このように各ビット線３及び各メモリ素子
領域１を配置することにより、図５，図６に示された無
駄な領域５は完全になくなり、１セル当りの面積を図７
に示された開放ビット線構成の限界と等しい６Ｆ2 とす
ることができ、チップ面積を小さくすることができる。
この面積は、図５，図６の場合に比べ２５％程度の減少
となる。
領域１を配置することにより、図５，図６に示された無
駄な領域５は完全になくなり、１セル当りの面積を図７
に示された開放ビット線構成の限界と等しい６Ｆ2 とす
ることができ、チップ面積を小さくすることができる。
この面積は、図５，図６の場合に比べ２５％程度の減少
となる。
【００２２】図２は本発明の第２の実施例を示すレイア
ウト図である。
ウト図である。
【００２３】この第２の実施例は、ビット線３及びメモ
リ素子領域１の移動量を第１の実施例より少なくしたも
ので、チップ面積の削減効果は第１の実施例より小さく
なるが、ビット線３，メモリ素子領域１の移動量を大き
くすることによりビット線３のピッチが小さくなるのを
防ぐことができる利点がある。
リ素子領域１の移動量を第１の実施例より少なくしたも
ので、チップ面積の削減効果は第１の実施例より小さく
なるが、ビット線３，メモリ素子領域１の移動量を大き
くすることによりビット線３のピッチが小さくなるのを
防ぐことができる利点がある。
【００２４】そこで設計においては、実現できるビット
線ピッチ、所望のメモリ素子領域幅などの要因に応じ
て、これらを移動する量を選択するとよい。通常、メモ
リ素子領域１の短辺の幅はコンタクト穴との目合せ余裕
を見込んで最小設計寸法より大きめとする必要がある
が、この場合は従来例ではビット線ピッチに余裕があ
る。従って、ビット線のピッチが実現できる最小値にな
るように移動量を選択すればよく、その移動量に応じて
面積削減効果が得られる。
線ピッチ、所望のメモリ素子領域幅などの要因に応じ
て、これらを移動する量を選択するとよい。通常、メモ
リ素子領域１の短辺の幅はコンタクト穴との目合せ余裕
を見込んで最小設計寸法より大きめとする必要がある
が、この場合は従来例ではビット線ピッチに余裕があ
る。従って、ビット線のピッチが実現できる最小値にな
るように移動量を選択すればよく、その移動量に応じて
面積削減効果が得られる。
【００２５】図３は本発明の第３の実施例を示すレイア
ウト図である。
ウト図である。
【００２６】この実施例は、移動量が図１に示された第
１の例よりも小さい場合に、メモリ素子領域１ａの容量
素子１１をワード線３の走る方向に突出させた例であ
る。高密度のＤＲＡＭでスタック型容量を用いる場合、
メモリ容量素子をビット線よりも上側に形成することが
作製するうえで有利であるが、そのためには、ワード線
２との接続部（１３）がビット線３と重なり合わないよ
うにする必要がある。この例は、移動量が小さくて無駄
な領域が完全にはなくならない状態で、この残った無駄
な領域部分に向かってメモリ素子領域を延長することに
より接続部（１２）をビット線３からずらしている。
１の例よりも小さい場合に、メモリ素子領域１ａの容量
素子１１をワード線３の走る方向に突出させた例であ
る。高密度のＤＲＡＭでスタック型容量を用いる場合、
メモリ容量素子をビット線よりも上側に形成することが
作製するうえで有利であるが、そのためには、ワード線
２との接続部（１３）がビット線３と重なり合わないよ
うにする必要がある。この例は、移動量が小さくて無駄
な領域が完全にはなくならない状態で、この残った無駄
な領域部分に向かってメモリ素子領域を延長することに
より接続部（１２）をビット線３からずらしている。
【００２７】図４は本発明の第４の実施例を示すレイア
ウト図である。
ウト図である。
【００２８】この実施例は、第３の実施例と同様の効果
を、メモリ素子領域１ｂの形状を斜めに変えることによ
り実現したものである。
を、メモリ素子領域１ｂの形状を斜めに変えることによ
り実現したものである。
【００２９】
【発明の効果】以上説明したように本発明は、各ビット
線及び各メモリ素子領域を、原点からビット線の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向へ各ワード線と平行に移動
させた配置とすることにより、折り返しビット線構成の
半導体メモリ装置がもつ外来雑音に強いという特徴を備
え、かつ従来の折り返しビット線構成の半導体メモリ装
置に存在する無駄な領域を少なくすることができ、チッ
プ面積を縮小することができる効果がある。
線及び各メモリ素子領域を、原点からビット線の走る方
向に遠ざかるに従って順次移動量が多くなるように、原
点から遠い方のビット線方向へ各ワード線と平行に移動
させた配置とすることにより、折り返しビット線構成の
半導体メモリ装置がもつ外来雑音に強いという特徴を備
え、かつ従来の折り返しビット線構成の半導体メモリ装
置に存在する無駄な領域を少なくすることができ、チッ
プ面積を縮小することができる効果がある。
【図１】本発明の第１の実施例を示すレイアウト図であ
る。
る。
【図２】本発明の第２の実施例を示すレイアウト図であ
る。
る。
【図３】本発明の第３の実施例を示すレイアウト図であ
る。
る。
【図４】本発明の第４の実施例を示すレイアウト図であ
る。
る。
【図５】従来の半導体メモリ装置の第１の例を示すレイ
アウト図及び等価回路図である。
アウト図及び等価回路図である。
【図６】従来の半導体メモリ装置の第２の例を示すレイ
アウト図である。
アウト図である。
【図７】従来の半導体メモリ装置の第３の例を示すレイ
アウト図である。
アウト図である。
１，１ａ，１ｂ メモリ素子領域 ２ ワード線 ３ ビット線 ５ 無駄な領域 １１ 容量素子 １２ ソース・ドレイン接続部 １３ ゲート接続部 Ｔｒ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (5)
- 【請求項１】 基板上の一つの角に原点を設定してこの
原点を通り互いに交差するＸ軸及びＹ軸を定め、Ｘ及び
Ｙがいずれも正となる前記基板上の領域に、前記Ｙ軸と
平行しかつ互いに所定の間隔で配置された複数のワード
線と、前記Ｘ軸と平行しかつ互いに所定の間隔で前記各
ワード線と絶縁されて交差するように配置された複数の
ビット線と、ソース・ドレインの一方を前記ビット線の
所定の１本に共通接続しゲートを前記ワード線の隣接す
る所定の２本にそれぞれ対応して接続するスイッチング
用の第１及び第２のトランジスタ、並びに一端をこれら
第１及び第２のトランジスタのソース・ドレインの他方
とそれぞれ対応して接続する第１及び第２の容量素子を
それぞれ備えた複数のメモリ素子領域とを有し、各メモ
リ素子領域内では第１のトランジスタ及び第１の容量素
子は原点に近い側に、第２のトランジスタ及び第２の容
量素子は原点に近い側にそれぞれ配置され、前記複数の
ワード線及び前記複数のビット線はそれぞれ直線状であ
り、前記複数のメモリ素子領域が、同一の前記ビット線
と接続する各メモリ素子領域は２本おきにかつ隣接する
２本の前記ワード線と接続し、互いに隣接する２本の前
記ビット線と接続する各メモリ素子領域は、前記原点に
近い方のビット線のメモリ素子領域の第２のトランジス
タ及び容量素子の接続点と接続するワード線に、前記原
点に遠い方のビット線のメモリ素子領域の第１のトラン
ジスタ及び容量素子の接続点を接続するように配置され
た折り返しビット線構成の半導体メモリ装置において、
前記Ｘ軸と前記Ｙ軸が交差する角度を９０度よりも小さ
い角度とし、同一のビット線に接続する各メモリ素子領
域を、それぞれのメモリ素子領域におけるソース・ドレ
イン接続部からＹ軸に対して引いた垂線とＹ軸との交差
点が前記ビット線に沿って原点から遠いメモリ素子領域
に対応する交差点ほど原点から遠くなるように配置し、
かつ各メモリ素子領域の容量素子は該メモリ素子が接続
するビット線に対して、第１の容量素子は原点から遠い
側に、第２の容量素子は原点に近い側に配置されたこと
を特徴とする半導体メモリ装置。 - 【請求項２】前記原点からみて最外周にあるメモリ素子
領域以外の任意のメモリ素子領域を第１のメモリ素子領
域、該第１のメモリ素子領域が接続するビット線に接続
しか つ前記第１のメモリ素子領域よりも原点から遠い方
向に隣接するメモリ素子領域を第２のメモリ素子領域、
前記第１のメモリ素子領域が接続するビット線と原点か
ら遠い側で隣接するビット線と接続するメモリ素子領域
であって該メモリ素子領域内の前記第２のトランジスタ
のゲートが前記第１のメモリ素子領域内の前記第１のト
ランジスタのゲートに接続するワード線に接続するメモ
リ素子領域を第３のメモリ素子領域としたとき、第２の
メモリ素子領域のソース・ドレイン接続部からＹ軸に対
して引いた垂線とＹ軸とが交差する点の位置が、第１の
メモリ素子領域のソース・ドレイン接続部からＹ軸に対
して引いた垂線とＹ軸とが交差する点よりも原点から遠
い位置にあり、かつ第３のメモリ素子領域のソース・ド
レイン接続部からＹ軸に対して引いた垂線とＹ軸とが交
差する点と同じ位置もしくは原点に近い位置にあること
を特徴とする請求項１に記載の半導体メモリ素子。 - 【請求項３】 前記メモリ素子領域の平面形状は矩形状で
あり、かつ該矩形の長手方向は前記ワード線と直交する
ことを特徴とする請求項１または請求項２に記載の半導
体メモリ装置。 - 【請求項４】 前記メモリ素子領域の平面形状は矩形の両
端部をワード線に平行かつ互いに逆の方向に突出させた
形状であり、前記矩形の長手方向はワード線と直交し、
前記第１のトランジスタ側の矩形端部は原点から離れる
方向に、前記第２のトランジスタ側の矩形端部は原点に
近づく方向にそれぞれ突出し、各突出部においてそれぞ
れ前記第１、第２の容量素子と接続することを特徴とす
る請求項１または請求項２に記載の半導体メモリ装置。 - 【請求項５】 前記メモリ素子領域を、メモリ素子領域と
ワード線が直交する場合よりも第１のトランジスタ側が
Ｘ軸から離れ第２のトランジスタ側がＸ軸に近づく方向
に傾けて配置したことを特徴とする請求項１または請求
項２に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082160A JP2787852B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082160A JP2787852B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315469A JPH04315469A (ja) | 1992-11-06 |
| JP2787852B2 true JP2787852B2 (ja) | 1998-08-20 |
Family
ID=13766681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082160A Expired - Lifetime JP2787852B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2787852B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69031847T2 (de) * | 1989-05-23 | 1998-05-14 | Toshiba Kawasaki Kk | Halbleiterspeicherbauteil |
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
-
1991
- 1991-04-15 JP JP3082160A patent/JP2787852B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04315469A (ja) | 1992-11-06 |
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