KR880009375A - 씨모오스 어드레스 버퍼 - Google Patents

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KR880009375A
KR880009375A KR870000345A KR870000345A KR880009375A KR 880009375 A KR880009375 A KR 880009375A KR 870000345 A KR870000345 A KR 870000345A KR 870000345 A KR870000345 A KR 870000345A KR 880009375 A KR880009375 A KR 880009375A
Authority
KR
South Korea
Prior art keywords
transistor
signal
control clock
column address
circuit
Prior art date
Application number
KR870000345A
Other languages
English (en)
Inventor
민동선
Original Assignee
강진구
삼성반도체통신 주식회사
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/06Address interface arrangements, e.g. address buffers

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

씨모오스 어드레스 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 회로도.
제4도는 제3도의 동작 타이밍도.

Claims (2)

  1. 씨모오스 디램 반도체 메모리 장치에 있어서, 열 어드레스 스트로우브 신호와 반전된 신호(øCAL)를 제어클럭으로 입력하며 상기 제어클럭으로 전원공급을 차단하는 트랜지스터(50)와 궤환 트랜지스터가 동기되어 글리치를 발생하지 않는 슈미트 트리거회로(200)와, 상기 슈미트 트리거회로(200)의 출력을 버퍼링하는 인버터(220)과, 상기 제어클럭에 따라 상기 인버터(220)의 출력을 전달하는 트랜스미숀 게이트(230)와, 상기 열 어드레스 스트로우브 신호가 액티브 상태가 아닐때 액티브 상태의 어드레스 논리 레벨을 래치하는 래치 회로(300)와, 입력 어드레스 신호에 대응하는 씨모오스 열 어드레스 신호(CA1)와 반전신호()를 출력하는 버퍼수단(260)(270) (280)으로 구성함을 특징으로 하는 회로.
  2. 제1항에 있어서, 트랜지스터(50)는 피모오스 트랜지스터이며 소오스에는 전원공급전압(VCC)이 접속되며 드레인에는 피모오스 트랜지스터(51)와 두개의 엔모오스 트랜지스터(52)(53)이 직렬 접속되고 상기 엔모오스 트랜지스터(52)와 (53)의 접속점 (56)에 상기 궤환용 트랜지스터의 소오스가 접속됨을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870000345A 1987-01-17 1987-01-17 씨모오스 어드레스 버퍼 KR880009375A (ko)

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JPH0583997B2 (ko) 1993-11-30

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