KR880009375A - 씨모오스 어드레스 버퍼 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 회로도.
제4도는 제3도의 동작 타이밍도.
Claims (2)
- 씨모오스 디램 반도체 메모리 장치에 있어서, 열 어드레스 스트로우브 신호와 반전된 신호(øCAL)를 제어클럭으로 입력하며 상기 제어클럭으로 전원공급을 차단하는 트랜지스터(50)와 궤환 트랜지스터가 동기되어 글리치를 발생하지 않는 슈미트 트리거회로(200)와, 상기 슈미트 트리거회로(200)의 출력을 버퍼링하는 인버터(220)과, 상기 제어클럭에 따라 상기 인버터(220)의 출력을 전달하는 트랜스미숀 게이트(230)와, 상기 열 어드레스 스트로우브 신호가 액티브 상태가 아닐때 액티브 상태의 어드레스 논리 레벨을 래치하는 래치 회로(300)와, 입력 어드레스 신호에 대응하는 씨모오스 열 어드레스 신호(CA1)와 반전신호()를 출력하는 버퍼수단(260)(270) (280)으로 구성함을 특징으로 하는 회로.
- 제1항에 있어서, 트랜지스터(50)는 피모오스 트랜지스터이며 소오스에는 전원공급전압(VCC)이 접속되며 드레인에는 피모오스 트랜지스터(51)와 두개의 엔모오스 트랜지스터(52)(53)이 직렬 접속되고 상기 엔모오스 트랜지스터(52)와 (53)의 접속점 (56)에 상기 궤환용 트랜지스터의 소오스가 접속됨을 특징으로 하는 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (3)
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Family Applications (1)
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- 1988-01-08 JP JP63002356A patent/JPS6464194A/ja active Granted
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KR100437622B1 (ko) * | 1997-06-23 | 2004-09-04 | 주식회사 하이닉스반도체 | 입력회로 |
Also Published As
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Legal Events
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Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
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J2X2 | Appeal (before the supreme court) |
Free format text: APPEAL BEFORE THE SUPREME COURT FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL |