KR890013778A - 전기적으로 소거가능하고 전기적으로 프로그램가능한 판독전용 메모리 - Google Patents

전기적으로 소거가능하고 전기적으로 프로그램가능한 판독전용 메모리 Download PDF

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KR890013778A
KR890013778A KR1019890001323A KR890001323A KR890013778A KR 890013778 A KR890013778 A KR 890013778A KR 1019890001323 A KR1019890001323 A KR 1019890001323A KR 890001323 A KR890001323 A KR 890001323A KR 890013778 A KR890013778 A KR 890013778A
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KR
South Korea
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semiconductor body
memory cell
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floating gate
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KR1019890001323A
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Inventor
길 만쥬르
디아리고 세바스티아노
린 슝-웨이
Original Assignee
엔.라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Abstract

내용 없음.

Description

전기적으로 소거가능하고 전기적으로 프로그램가능한 판독전용 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시에에 따른 메모리 셀을 갖고 있는 반도체 칩의 작은 부분의 평면도.
제2a도-제2e도는 제 1 도의 a-a, b-b, c-c, d-d 및 e-e를 따라 절취하여 도시한 제1도의 반도체 장치의 정단면도.
제3도는 제1도 및 제2a도-제2e도의 셀의전기적 개략도.

Claims (8)

  1. 전기적으로 소거가능하고 전기적으로 프로그램가능한 부동 게이트 메모리 셀(10)에 있어서, 반도체 본체(11)의 한 면 내에 형성되고 각각 반도체 본체(11)의 하부 물질과 반대인 전도성-형태의 무겁게 도프된 영역으로 되며, 각각 반도체 본체 면 상의 비교적 두꺼운 열-성장 실리콘 산화물층(14)하부에 매입되고, 소오스 영역(15)가 채널 영역에 의해 반도체 본체 면 상의 드레인 영역(16)으로부터 간격을 두고 분리된 소오스 영역(15) 및 드레인 영역(16), 채널 영역의 일부분 위에 있고 소오스 영역(15)위의 열-성장 실리콘 산화물(14)상과 채널 영역에 대향한 분리영역(22)상으로 연장되고, 또한 채널 영역의 각각 측상의 열-성장 필드 산화물(14)상으로 측방향으로 연장되며, 게이트 절연체(20)에 의해 반도체 본체 면의채널 영역 으로부터 분리되고, 또한 소오스영역(15)부근의 터널 영역(19)위에 배치되어, 터널 영역(19)에서의 게이트 절연체(20)의 두께가 부동 게이트(17)의 다른 영역 아래의 게이트 절연체(20)의 두께보다 상당히 적게 되는 부동게이트(17), 및 부동게이트(17)과 소오스 및 드레인 영역(15, 16)위로 반도체 본체 면을 따라 연장되고, 절연체 피막(34)에 의해 부동 게이트(17)로부터 분리되며, 워드라인(12)방향으로 부동 게이트(17)의 연부와 자기-정합되는 제어게이트(12)로 구성되고, 소오스 및 드레인 영역(156, 16)이 비트라인(13)내에 포함되며, 셀(10)이 필드 산화물 영역(23)에 의해 비트라인(13)방향으로 분리되고, 셀(10)이 자기-정합 주입 영역(21)에 의해 워드라인(12)방향으로 분리되며, 셀(10)부근의 반도체 본체 면에 형성된 접촉 영역이 전혀 없는 것을 특징으로 하는 메모리 셀(10),
  2. 제1항에 있어서, 반도체 본체(11)이 실리콘이고, 소오스 및 드레인 영역이 N+형인 것을 특징으로 하는 메모리 셀(10).
  3. 제1항에 있어서, 부동 게이트(17) 및 제어 게이트(12)가 다결정 실리콘층인 것을 특징으로 하는 메모리 셀(10).
  4. 제1항에 있어서, 열적-성장 실리콘 산화물(14)가 채널의 게이트 절연체 피막(34)보다 상당히 더 두껍고, 필드 산화물(22)가 실리콘 산화물(14)보다 두꺼운 것을 특징으로 하는 메모리 셀(10).
  5. 제1항에 있어서, 제어 게이트(12)가 반도체 본체 면을 따라 연장되는 기다란 워드라인의 일부분이고, 소오스 및 드레인 영역(15, 16)이 워드라인에 수직한 반도체 본체면을 따라 연장되는 기다란 비트라인의 일부분인 것을 특징으로 하는 메모리 셀(10).
  6. 제1항에 있어서, 터널 영역(19)가 반도체 본체 면상의 소오스 영역(15)와 드레인 영역(16)사이에 배치되는 것을 특징으로 하는 메모리 셀(10).
  7. 제1항에 있어서, 터널 영역(19)가 소오스 영역(15)의 최소한 일부분 위에 배치되는 것을 특징으로 하는 메모리 셀(10).
  8. 제1항에 있어서, 터널 영역(19)가 소오스 영역(15)위에 전체적으로 배치되는 것을 특징으로 하는 메모리셀(10).
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890001323A 1988-02-05 1989-02-04 전기적으로 소거가능하고 전기적으로 프로그램가능한 판독전용 메모리 KR890013778A (ko)

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US152790 1988-02-05
US21953088A 1988-07-15 1988-07-15
US219530 1988-07-15

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DE68922005D1 (de) 1995-05-11
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DE68922005T2 (de) 1995-08-10
EP0326879A3 (en) 1990-07-11

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