KR870011621A - 반도체 기억장치 - Google Patents

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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명을 적용한 제 1 실시예인 EEPROM의 메모리 셀을 도시한 제 2 도의 A-A 절단선에 있어서의 단면도.
제 2 도는 제 1 실시예의 메모리 셀의 평면도.
제 3 도는 제 1 실시예의 메모리 셀 어레의 등가 회로도.

Claims (17)

  1. 제 1 도 전형의 반도체 기판과,
    콘트롤 게이트 전극과, 플로팅 게이트 전극과, 상기 2개의 게이트 전극사이에 형성된 제 2 게이트 절연막과, 상기 반도체 기판과 상기 플로팅 게이트 전극사이에 형성된 제 1 게이트 절연막과, 상기 반도체 기판내에 형성된 제 2 도 전형의 소오스 영역 및 드레인 영역을 갖고, 상기 드레인 영역의 적어도 찬넬측 부분의 불순물 농도가 상기 소오스 영역의 적어도 찬넬측 부분의 불순물 농도보다 높은 것을 갖는 메모리셀에 있어서, 상기 메모리 셀은 상기 플로팅 게이트 전극에 열 캐리어를 주입하는 것에 의해서, 정보를 기억하고, 상기 플로팅 게이트 전극에서 상기 소오스 영역에 상기 주입된 캐리어를 상기 제 1 게이트 절연막을 통한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 반도체 기억장치.
  2. 특허청구의 범위 제 1 항에 있어서,
    상기 제 1 및 제 2 도 전형은 p형 및 n형인 반도체 기억장치.
  3. 특허청구의 범위 제 1 항에 있어서,
    상기 소오스 영역은 상기 드레인 영역과 실질적으로 동일의 구조를 갖는 제 1 영역과 상기 제 1 영역보다 상기 찬넬측 부분에 형성된 제 2 영역으로 되고, 상기 제 2 영역의 불순물 농도가 상기 제 1 영역의 불순물농도보다 낮은 반도체 기억장치.
  4. 특허청구의 범위 제 3 항에 있어서,
    상기 제 2 영역은 상기 제 1 영역을 덮도록 형성된 반도체 기억장치.
  5. 특허청구의 범위 제 4 항에 있어서,
    상기 제 1 영역은 제 3 영역과 제 4 영역으로 되고, 상기 제 4 영역은 상기 제 3 영역보다 낮은 불순물 농도를 갖고 상기 제 3 영역 보다 얕게 형성되는 반도체 기억장치.
  6. 특허청구의 범위 제 3 항에 있어서, 상기 제 1 영역은 제 3 영역과 제 4 영역으로 되고, 상기 제 4 영역은 상기 제 3 영역보다 낮은 불순물 농도를 갖고, 상기 제 3 영역보다 얕게 형성되고, 상기 제 2 영역은 상기 제 1 영역을 덮도록 형성된 반도체 기억장치.
  7. 특허청구의 범위 제 3 항에 있어서,
    상기 드레인 영역은 상기 소오스 영역과 동일의 구조를 갖는 제 1 영역과 상기 제 1 영역보다 상기 찬넬측에 형성된 제 5 영역으로 되고, 상기 제 5 영역의 불순물 농도는, 상기 제 1 영역의 불순물 농도보다 낮고 제 2 영역의 불순물 농도보다는 높은 반도체 기억장치.
  8. 특허청구의 범위 제 1 항에 있어서,
    또 상기 드레인 영역의 적어도 상기 찬넬측의 부분에 형성된 상기 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도 전형의 제 6 영역으로 되는 반도체 기억장치.
  9. 특허청구의 범위 제 8 항에 있어서,
    상기 드레인 영역은 제 3 영역과 제 4 영역으로 되고, 상기 제 4 영역은 상기 제 3 영역보다 낮은 불순물 농도를 갖고 상기 제 3 영역보다 얕게 형성되고, 상기 제 6 영역은 상기 제 4 영역의 아래에 형성되는 반도체 기억장치.
  10. 특허청구의 범위 제 8 항에 있어서,
    상기 드레인 영역은 제 3 영역과 제 4 영역으로 되고, 상기 제 4 영역은 상기 제 3 영역보다 낮은 불순물 농도를 갖고, 상기 제 3 영역보다 얕게 형성되고, 상기 제 6 영역은 상기 제 4 영역을 덮도록 형성되는 반도체 기억장치.
  11. 특허청구의 범위 제 8 항에 있어서,
    상기 제 6 영역은 상기 드레인 영역을 덮도록 형성되는 반도체 기억장치.
  12. 특허청구의 범위 제 1 항에 있어서,
    또 상기 찬넬에 형성된 상기 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도 전형의 반도체 영역으로 되는 반도체 기억장치.
  13. 특허청구의 범위 제 12 항에 있어서,
    상기 소오스 영역은 상기 드레인 영역과 동일 구조 및 불순물 농도를 갖는 제 1 영역과 상기 제 1 영역에서 상기 찬넬측에 형성된 제 2 영역으로 되고, 상기 제 2 영역의 불순물 농도는 상기 제 1 영역 불순물 농도보다 낮은 반도체 기억장치.
  14. 특허청구의 범위 제 1 항에 있어서,
    또 상기 찬넬에 형성된 제 2 도 전형의 반도체 영역으로 되는 반도체 기억장치.
  15. 특허청구의 범위 제 14 항에 있어서,
    또 상기 드레인 영역의 적어도 상기 찬넬측의 부분에 형성된 상기 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도 전형의 제 6 영역으로 되는 반도체 기억장치.
  16. 제 1 도 전형의 반도체 기판,
    콘트롤 게이트 전극과 플로팅 게이트 전극과, 상기 2 개의 게이트 전극사이에 형성된 제 2 게이트 절연막과, 상기 반도체 기판과 상기 플로팅 게이트 전극과의 사이에 형성된 제 1 게이트 절연막과, 상기 반도체 기판내에 형성된 제 2 도 전형의 소오스 영역 및 드레인 영역을 갖고, 상기 드레인 영역의 적어도 찬넬측의 부분의 불순물 농도가, 상기 소오스 영역의 적어도 찬넬측의 부분의 불순물 농도보다 높은 것을 갖는 메모리 셀,
    상기 드레인 영역의 적어도 상기 찬넬의 부분에 형성된 상기 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도 전형의 제 6 영역과,
    상기 소오스 영역의 적어도 상기 찬넬의 부분에 형성된 상기 소오스 영역보다 낮은 불순물 농도를 갖는 제 2 도 전형의 반도체 영역에 있어서,
    상기 메모리 셀은 상기 드레인 영역에서 상기 플로팅 게이트 전극에 열캐리어를 주입하는 것에 의해서 정보를 기억하고, 상기 플로팅 게이트 전극에서 상기 반도체 기판에 상기 주입된 캐리어를 상기 제 1 게이트 절연막을 통한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 반도체 기억장치.
  17. 제 1 도 전형의 반도체 기판,
    콘트롤 게이트 전극과 플로팅 게이트 전극과,
    상기 2개의 게이트 전극의 사이에 형성된 제 2 게이트 절연막과, 상기 반도체 기판과 상기 플로팅 게이트 전극과의 사이에 형성된 제 1 게이트 절연막과, 상기 반도체 기판내에 형성된 제 2 도 전형의 소오스 및 드레인 영역을 갖고, 상기 드레인 영역과 상기 반도체 기판과의 사이의 브레이크 다운 전압이 상기 소오스 영역과 상기 반도체 기판과의 사이의 그것보다 낮은 메모리 셀에 있어서,
    상기 메모리 셀은 상기 드레인 영역에서 상기 플로팅 게이트 전극에서 열 캐리어를 주입하는 것에 의해서 정보를 기억하고, 상기 플로팅 게이트 전극에서 상기 반도체 기판에 상기 주입된 캐리어를 상기 제 1 게이트 절연막을 통한 터널링에 의해 방출하는 것에 의해서 정보를 소거하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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