KR900002313A - 자기-정합 터널을 갖고 있는 전기적으로 소거 가능하고 전기적으로 프로그램 가능한 판독 전용 메모리 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 따른 메모리 셀을 갖고 있는 반도체 칩의 작은 부분의 평면도.
제2a도-제2e도는 제1도의 a-a, b-b, c-c, d-d 및 e-e 를 따라 절취하여 도시한 제1도의 반도체 디바이스 정단면도.
제4a도-제4d도는 연속적인 제조 단계에서의 제1도 및
Claims (16)
- 전기적으로 소거가능하고 전기적으로 프로그램 가능한 부동 게이트 메모리셀(10)에 있어서, 반도체 본체(11)의 한면내에 형성되고, 각각 반도체 본체(11)의 하부 물질과 반대인 전도성-형태의 무겁게 도프된 영역으로되며, 각각 반도체 본체 면 상의 비교적 두꺼운 실리콘 산화물층(14) 하부에 매입되는 소오스영역(15) 및 드레인영역(16), 채널영역의 최소한 일부분 위에 있고 소오스영역(15)위의 실리콘 산화물층(14)상과 채널 영역에 대향한 분리영역(22)상으로 연장되고, 게이트절연체(20)에 의해 반도체 본체 면의 채널영역으로부터 분리되는 부동 게이트(17), 소오스영역(15)에 인접하지만, 채널영역과 반대인 소오스영역(15)측상에 있는 터널영역(19), 및 부동 게이트(17)와 소오스 및 드레인 영역(15,16)위로 반도체 본체 면을 따라 연장되고, 절연체 피막(34)에 의해 부동 게이트(17)로부터 분리되는 제어게이트(22)로 구성되고, 영역(15)가 채널영역에 의해 반도체 본체 면상의 드레인영역(16)으로부터 간격을 두고 배치되며, 부동 게이트(17)이 터널영역(19)를 넘어 연장되고, 터널 절연체에 의해 터널영역(19)로부터 분리되며, 터널영역에서의 터널 절연체의 두께가 채널영역에서의 게이트 절연체(20)의 두께보다 작은 것을 특징으로하는 메모리셀(10).
- 제1항에 있어서, 반도체 본체(11)이 실리콘이고, 소오스 및 드레인영역(15,16)이 N+형인 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 부동 게이트(17) 및 제어게이트(12)가 다결정 실리콘층인것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 실리콘 산화물(14)가 채널영역에서의 게이트 절연체(20)보다 더 두꺼운 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 제어 게이트(12)가 반도체 본체 면을 따라 연장되는 기다란 워드라인(12)의 일부분이고, 소오스 및 드레인영역(15,16)이 워드라인에 수직한 반도체 본체면을 따라 연장되는 기다란 비트라인(11)의 일부분인 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 제어 게이트(12)가 부동 게이트(17)의 연부와 정렬되는 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 소오스 또는 드레인영역(15,16)과 셀(10) 근방의 상부 도체층 사이에 접촉부가 전형 형성되지 않는 것을 특징으로 하는 메모리셀(10)
- 제1항에 있어서, 터널영역(19)의 폭 산화물 에칭에 의해 조정될 수 있는 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 터널영역(19)가 자기-정합되는 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 비-선택 셀(10)의 소오스(15)가 프로그래밍 중에 정(+) 전압으로 유지되는 것을 특징으로 하는 메모리셀(10).
- 제1항에 있어서, 비-선택 셀(10)의 워드라인(12)가 프로그래밍 중에 정(+) 전압으로 유지되는 것을 특징으로 하는 메모리셀(10).
- 반도체 본체의 한면내의 열 라인 및 이면상의 행라인을 포함하는 전기적으로 소거가능하고 프로그램 가능한 부동게이트 메모리 셀 어레이를 제조하는 방법에 있어서, 내-산화 물질층을 반도체 본체 면에 제공하고, 이면의 소오스와 드레인영역 및 이 면의 채널 영역이 덮혀지고 채널 영역과 반대인 소오스 영영측 상의 소오스 영역상에 배치된 반도체 면의 터널영역이 덮혀지도록내-산화 물질층을 패터닝하는 스텝, 반도체 면이 내-산화물질로 덮혀지지 않는 제1 필드 산화물을 생성하도록 반도체 면상에 산화물 피막을 성장시키는 스텝, 열 라인의 영역을 따라 소오스 및 드렝인영역을 생성하도록 반도체 면내에 불순물을 선택적으로 주입시키는 스텝, 소오스 및 드레인 영역상에 두꺼운 열산화물 피막을 형성하도록 반도체 면상에 제2 필드 산화물을 성장시키는 스텝, 제1 및 제2 필드 산화물보다 작은 제1 두께로, 채널영역 및 터널영역상의 반도체 면상에 게이트 산화물 피막을 성장시킨 다음, 터널영역상의 게이트 산화물 피막내의 창을 개방시키고, 한측상의 제1 필드 산화물 및 다른 측상의 제2 필드 산화물과 자기-정합되는 터널 창을 제공하도록 제1 두께보다 상당히 얇은 제2 두께로 창내의 게이트 산화물을 재성장시키는 스텝, 반도체 면상에 제1 도전층을 제공하고, 채널영역상에 있고 소오스 영역과 제1 필드 산화물에 부분적으로 중첩하는 부동 게이트를 남기도록 제1 도전층을 패터닝하는 스텝, 및 부동게이트 상의 제어게이트를생성하도록 제1 도전층 상부에 배치되고 이층으로부터 절연된 반도체 면상에 제2 도전층을 제공하는 스텝을 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 반도체 본체가 P-형 실리콘이고, 불순물이 N-형 실리콘인 것을 특징으로 하는 방법.
- 제12항에 있어서, 제1 및 제2 층이 단결정 실리콘인 것을 특징으로 하는방법.
- 제12항에 있어서, 제1 두께가 제2 두께보다 크고, 제1 및 제2 필드 산화물의 두께가 제1 두께보다 큰 것을 특징으로 하는 방법.
- 제12항에 있어서, 터널 창내의 게이트 산화물을 제 2 두께로 재성장시키기 전에 희박한 인 주입이 수행되는 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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