JPS60110171A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS60110171A JPS60110171A JP21904583A JP21904583A JPS60110171A JP S60110171 A JPS60110171 A JP S60110171A JP 21904583 A JP21904583 A JP 21904583A JP 21904583 A JP21904583 A JP 21904583A JP S60110171 A JPS60110171 A JP S60110171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報の再書換え可能な読出し専用の半導体記憶
装置の製造方法に関する。
装置の製造方法に関する。
〔発明の技術的背景とその問題5点〕
情報の再書換え可能な読出し専用半導体メモリ (EP
ROM 、 Eraaable Programmab
le ReadOnly Memory )のメモリセ
ルとしては、従来、第1図に示すようなtノミ造のもの
が知られている。
ROM 、 Eraaable Programmab
le ReadOnly Memory )のメモリセ
ルとしては、従来、第1図に示すようなtノミ造のもの
が知られている。
すなわち、図中1は例えばp型シリニ1ン基板であシ、
この基板1表面にはフィールド酸化膜2が形成されてい
る。このフィールド酸化膜2によって囲゛まれた基板1
の素子領域表面には互いに電気的に分離してn+Wソー
ス、ドレイン領域3.4が形成されている。また、ソー
ス、ドレイン領域3,4間のチャネル領域上には第1の
ダート酸化膜5を介してフローティングゲート電極6が
、更にこのフローティングゲート電極6上には第2のダ
ート酸化膜7を介してコントロールゲート電極8が形成
されている。更に、全面には層間絶縁膜9が堆積されて
おシ、この層間絶縁膜9上にはそれぞれコンタクトホー
ルを介して前記ソース領域3と接続するソース電極10
及び前記ドレイン領域4と接続するドレイン電極11が
形成されている。
この基板1表面にはフィールド酸化膜2が形成されてい
る。このフィールド酸化膜2によって囲゛まれた基板1
の素子領域表面には互いに電気的に分離してn+Wソー
ス、ドレイン領域3.4が形成されている。また、ソー
ス、ドレイン領域3,4間のチャネル領域上には第1の
ダート酸化膜5を介してフローティングゲート電極6が
、更にこのフローティングゲート電極6上には第2のダ
ート酸化膜7を介してコントロールゲート電極8が形成
されている。更に、全面には層間絶縁膜9が堆積されて
おシ、この層間絶縁膜9上にはそれぞれコンタクトホー
ルを介して前記ソース領域3と接続するソース電極10
及び前記ドレイン領域4と接続するドレイン電極11が
形成されている。
こうした構成のメモリセルにおいて、情報の書込みはド
レイン電極11及びコントロールダート電極8に例えば
+20V以上の高電圧を印加し、チャネル領域を流れる
電子によシードレイ −ン領域4の近傍でアバランシェ
現象を起こさせ、一部の電子を第1のダート酸化膜6を
通して70−ティングダート電極6に注入してトラップ
させることによシ行なう。また、情報の読出しはドレイ
ン電極1ノ及びコントロールダート電極8に例えば+5
v程度の′電圧を印加し、曹込みが行なわれているか否
かによるしきい値電圧の間化に伴うトランジスタのオン
あるいはオフによシ判断する。また、一度省込まれた情
報は、紫外線を照射することによって消去することがで
き、情報消去後は情報の再書込みが可能である。
レイン電極11及びコントロールダート電極8に例えば
+20V以上の高電圧を印加し、チャネル領域を流れる
電子によシードレイ −ン領域4の近傍でアバランシェ
現象を起こさせ、一部の電子を第1のダート酸化膜6を
通して70−ティングダート電極6に注入してトラップ
させることによシ行なう。また、情報の読出しはドレイ
ン電極1ノ及びコントロールダート電極8に例えば+5
v程度の′電圧を印加し、曹込みが行なわれているか否
かによるしきい値電圧の間化に伴うトランジスタのオン
あるいはオフによシ判断する。また、一度省込まれた情
報は、紫外線を照射することによって消去することがで
き、情報消去後は情報の再書込みが可能である。
ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚しいものがあシ、特にスイッチングスピー
ドの改善の観点から、チャネル長の縮小化が推し進めら
れている。このような傾向はEPROMの分野でも例外
ではなく、各メモリセルのチャネル長は益々縮小化され
つつある。しかしながら、チャネル長が縮小化される反
面、特性の点で問題が発生している。すなわち、チャネ
ル長が減少するにつれ、ソース。
技術には目覚しいものがあシ、特にスイッチングスピー
ドの改善の観点から、チャネル長の縮小化が推し進めら
れている。このような傾向はEPROMの分野でも例外
ではなく、各メモリセルのチャネル長は益々縮小化され
つつある。しかしながら、チャネル長が縮小化される反
面、特性の点で問題が発生している。すなわち、チャネ
ル長が減少するにつれ、ソース。
ドレイン間に印加される電圧によシチャネル領域内に生
じる電界が強くなる。このため、EPROMの読出しに
用いられるような比較的低い電圧(+5v′程度)のド
レイン電圧及びダート電圧を印加した場合でも、ソース
領域からドレイン領域へ向って流れる電子は光分加速さ
れ、ドレイン領域近傍のチャネル領域でアバランシェ現
象を起こし得るエネルギーを持つようになる。
じる電界が強くなる。このため、EPROMの読出しに
用いられるような比較的低い電圧(+5v′程度)のド
レイン電圧及びダート電圧を印加した場合でも、ソース
領域からドレイン領域へ向って流れる電子は光分加速さ
れ、ドレイン領域近傍のチャネル領域でアバランシェ現
象を起こし得るエネルギーを持つようになる。
したがって、高集積化されてチャネル長の短かくなった
EPROMでは、情報の挽出しを行なっている際に、本
来、情報が書込まれていないメモリセルのフローティン
グゲート電極にも電子がトラップされて、遂には情報が
書込まれたときと同様な状態になってしまう。このよう
な現象を通常、情報の誤書込みと称し、第1図のような
購成では高集積化した場合上誤書込みの発生は電源電圧
を低下しない限シ防止できない。
EPROMでは、情報の挽出しを行なっている際に、本
来、情報が書込まれていないメモリセルのフローティン
グゲート電極にも電子がトラップされて、遂には情報が
書込まれたときと同様な状態になってしまう。このよう
な現象を通常、情報の誤書込みと称し、第1図のような
購成では高集積化した場合上誤書込みの発生は電源電圧
を低下しない限シ防止できない。
しかし、電源電圧を低下するとメモリセルがらのf#報
読出しスピードが低下してしまう。
読出しスピードが低下してしまう。
そこで、上述したような欠点を解消するために第2図に
示すようなEPROMセルが提案されている。図中21
は例えばpmシリコン基板であシ、この基板21表面に
はフィールド酸化膜22が形成されている。このフィー
ルド酸化膜22によって囲まれた基板21の素子領域表
面には互いに電気的に分層してソース、ドレイン領域と
なる高濃度(n+型)拡散層からなるn+型領領域23
、チャネル領域近傍の低濃度(n型)拡散層24aとこ
れに瞬接する高濃度(n+型)拡散)Wj24bとから
なるn型領域24が形成されている。前記計型領域23
及び高濃度(n千葉)拡散Kt 24 b ハソ(D不
純物濃度1tE 1019〜10ctn に設定されて
いるのに対し、低濃度(n型)拡散層24aの不純物濃
度は1o17crnづ程度に設定されている。また、n
+型領領域23n2fi領域24との間のチャネル領域
上には第1のダート酸化膜25を介してフローティング
ダート電極26が形成されており、更に70−ティング
ダート電極26上には第2のダート酸化膜27を介して
コントロールゲート電極28が形成されている。また、
全面には層間絶縁膜29が堆積されておシ、この層間絶
縁膜29上にはそれぞれコンタクトホールを介して前記
n+型領領域3と接続する電極3o及び前記n型領域2
4と接続する成極31が形成されている。
示すようなEPROMセルが提案されている。図中21
は例えばpmシリコン基板であシ、この基板21表面に
はフィールド酸化膜22が形成されている。このフィー
ルド酸化膜22によって囲まれた基板21の素子領域表
面には互いに電気的に分層してソース、ドレイン領域と
なる高濃度(n+型)拡散層からなるn+型領領域23
、チャネル領域近傍の低濃度(n型)拡散層24aとこ
れに瞬接する高濃度(n+型)拡散)Wj24bとから
なるn型領域24が形成されている。前記計型領域23
及び高濃度(n千葉)拡散Kt 24 b ハソ(D不
純物濃度1tE 1019〜10ctn に設定されて
いるのに対し、低濃度(n型)拡散層24aの不純物濃
度は1o17crnづ程度に設定されている。また、n
+型領領域23n2fi領域24との間のチャネル領域
上には第1のダート酸化膜25を介してフローティング
ダート電極26が形成されており、更に70−ティング
ダート電極26上には第2のダート酸化膜27を介して
コントロールゲート電極28が形成されている。また、
全面には層間絶縁膜29が堆積されておシ、この層間絶
縁膜29上にはそれぞれコンタクトホールを介して前記
n+型領領域3と接続する電極3o及び前記n型領域2
4と接続する成極31が形成されている。
すなわち、第2図に示すEPROMセルはソース。
ドレイン領域となる一方のn型領域24をチャネル領域
近傍の低濃度(n型)拡散層24mと高濃度(n+型)
拡散層24bとで形成したものである。
近傍の低濃度(n型)拡散層24mと高濃度(n+型)
拡散層24bとで形成したものである。
なお、第2図に示すEPROMセルのn+型領領域23
n型領域24は、例えば第3図(−)に示すように基板
21上に積層されたコントロールダート電極28等をマ
スクとして斜め方向から高ドーズ量でn型不純物をイオ
ン注入し、同図(b)に示すようにコントロールゲート
電極28等をマスクとして鉛直方向から低ドーズ量でn
型不純物をイオン注入した後、熱処理して不純物を活性
化することによ多形成することができる。
n型領域24は、例えば第3図(−)に示すように基板
21上に積層されたコントロールダート電極28等をマ
スクとして斜め方向から高ドーズ量でn型不純物をイオ
ン注入し、同図(b)に示すようにコントロールゲート
電極28等をマスクとして鉛直方向から低ドーズ量でn
型不純物をイオン注入した後、熱処理して不純物を活性
化することによ多形成することができる。
第2図に示したようなEPROMセルにおいて、情報の
、8込みを行なう場合には一方のn+型領領域23ドレ
イン領域、他方のn型領域24をソース領域としてそれ
ぞれ使用する。すなわち、電極30をドレイン電極、電
極31をンニス電極とし、ドレイン電極30及びコント
ロール電極28にともに高電圧を印加する。この場合、
チャネル領域における電位はソース領域すなわちnm領
域24の電位と等しいか、もしくは極めて近い値の電位
になる。このだめ、ソース。
、8込みを行なう場合には一方のn+型領領域23ドレ
イン領域、他方のn型領域24をソース領域としてそれ
ぞれ使用する。すなわち、電極30をドレイン電極、電
極31をンニス電極とし、ドレイン電極30及びコント
ロール電極28にともに高電圧を印加する。この場合、
チャネル領域における電位はソース領域すなわちnm領
域24の電位と等しいか、もしくは極めて近い値の電位
になる。このだめ、ソース。
ドレイン間の電界は集中的にドレイン・頭載すなわちn
型領域23近傍のチャネル領域で強くなシ、この領域
でアバラン7エ現象の発生及びフローティングダート電
極26への電子の注入が起こシ、情報の書込みが行なわ
れる。
型領域23近傍のチャネル領域で強くなシ、この領域
でアバラン7エ現象の発生及びフローティングダート電
極26への電子の注入が起こシ、情報の書込みが行なわ
れる。
一方、情報の読出しを行なう場合には、情報書込み時と
は逆に一方のn+型領領域23ソース領域、他方のn型
領域24をドレイン領域としてそれぞれ使用する。すな
わち、電極30をソース電極、電極3ノをドレイン電極
とし、ドレイン電極31及びコントロールr−)電極2
8にともに+5v程度の適当な電圧を印加してしきい値
電圧の変化に伴うトランジスタのオン。
は逆に一方のn+型領領域23ソース領域、他方のn型
領域24をドレイン領域としてそれぞれ使用する。すな
わち、電極30をソース電極、電極3ノをドレイン電極
とし、ドレイン電極31及びコントロールr−)電極2
8にともに+5v程度の適当な電圧を印加してしきい値
電圧の変化に伴うトランジスタのオン。
オフによシ情報が読出される。このときドレイン領域と
なるn型領域24にはチャネル領域近傍に低濃度(n型
)拡散層24aが設けられているので、ソース、ドレイ
ン間に印加される電圧の一部をこの領域で受け持つこと
ができる。
なるn型領域24にはチャネル領域近傍に低濃度(n型
)拡散層24aが設けられているので、ソース、ドレイ
ン間に印加される電圧の一部をこの領域で受け持つこと
ができる。
このためドレイン領域近傍のチャネル領域に集中する電
界を著しく弱めることができる。
界を著しく弱めることができる。
第4図及び第5図(a) 、 (b)を参照して更に詳
細に第1図及び第2図図示のEPROMセルの読出し時
におけるドレイン領域近傍のチャネル領域での電界を比
較する。
細に第1図及び第2図図示のEPROMセルの読出し時
におけるドレイン領域近傍のチャネル領域での電界を比
較する。
第4図は情報読出し時にドレイン領域付近に発生する空
乏層を示す説明図である。図中斜線を施した領域が第2
図図示のEPROMセルで発生する空乏層32であシ、
低濃度(n型)拡散層24mとチャネル領域との境界面
の両側に延びた状態になる。この際、電界の分布状態は
第5図(a)に示すようになる。
乏層を示す説明図である。図中斜線を施した領域が第2
図図示のEPROMセルで発生する空乏層32であシ、
低濃度(n型)拡散層24mとチャネル領域との境界面
の両側に延びた状態になる。この際、電界の分布状態は
第5図(a)に示すようになる。
これに対して、低濃度(n型)拡散層24&を設けない
場合(第1図図示のEPROMセルに対応する)、空乏
層は第4図中一点鎖線で示す領域、すなわちチャネル領
域側にのみ発生する。
場合(第1図図示のEPROMセルに対応する)、空乏
層は第4図中一点鎖線で示す領域、すなわちチャネル領
域側にのみ発生する。
これは高濃度(n+型)拡散層24bの濃度が高く、は
ぼ金属と同じ性質をもっためである。この際、電界の分
布状態は第5図(b)に示すようになる。
ぼ金属と同じ性質をもっためである。この際、電界の分
布状態は第5図(b)に示すようになる。
第5図(a)及び(b)よシ、ソース、ドレイン間の電
位差が同じであれば、電界のピーク値は分布の広い同図
(a)の方が同図(b)のものよシ低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
(n型)拡散層24mを設けることによって、ドレイン
領域近傍のチャネル領域に集中する電界を著しく弱める
ことができる。したがって、この領域におけるアバラン
7エ現象によるホットキャリアの発生が抑制され、情報
の誤書込みを防止することができる。
位差が同じであれば、電界のピーク値は分布の広い同図
(a)の方が同図(b)のものよシ低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
(n型)拡散層24mを設けることによって、ドレイン
領域近傍のチャネル領域に集中する電界を著しく弱める
ことができる。したがって、この領域におけるアバラン
7エ現象によるホットキャリアの発生が抑制され、情報
の誤書込みを防止することができる。
また、情報読出し時に誤書込みの起こるおそれがないた
め、チャネル長を光分に短かくすることができ、これに
よって情報書込み効率が高められる。したがって、情報
書込み時に印加すべきドレイン見比、コントロールゲー
ト電圧等の書込み電圧の値を従来よシも低減化すること
ができ、例えば情報書込み時に印加する電圧及び情報読
出し時に印加する電圧をともに+5V程度とすることが
できる。
め、チャネル長を光分に短かくすることができ、これに
よって情報書込み効率が高められる。したがって、情報
書込み時に印加すべきドレイン見比、コントロールゲー
ト電圧等の書込み電圧の値を従来よシも低減化すること
ができ、例えば情報書込み時に印加する電圧及び情報読
出し時に印加する電圧をともに+5V程度とすることが
できる。
以上説明したように第3図(a)及び(b)vc示した
ような手法を用いることにょシ、マスク合わせ等の煩雑
な工程を追加することなく、第2図図示の高性能のEP
ROMセルを製造することができる。
ような手法を用いることにょシ、マスク合わせ等の煩雑
な工程を追加することなく、第2図図示の高性能のEP
ROMセルを製造することができる。
ところで、以上の説明は半導体メモリを構成する素子の
うち、情報を記憶する記憶菓子(EPROMセル)には
有効であるが、LSIとじて考慮すると、外部からの信
号を各記憶素子(EPROMセル)へ伝搬する記憶素子
群周辺のいわゆる周辺回路の素子、特にトランジスタに
はチャネル領域近傍の低濃度(n型)拡散層は必要では
ない。
うち、情報を記憶する記憶菓子(EPROMセル)には
有効であるが、LSIとじて考慮すると、外部からの信
号を各記憶素子(EPROMセル)へ伝搬する記憶素子
群周辺のいわゆる周辺回路の素子、特にトランジスタに
はチャネル領域近傍の低濃度(n型)拡散層は必要では
ない。
本発明は上記事情に鑑みてなされたものであり、記憶素
子のソース、ドレイン領域となる領域のうち一方にのみ
チャネル領域近傍に低濃度拡散層が設けられた半導体記
憶装置を簡便な工程で製造し得る方法を提供しようとす
るものである。
子のソース、ドレイン領域となる領域のうち一方にのみ
チャネル領域近傍に低濃度拡散層が設けられた半導体記
憶装置を簡便な工程で製造し得る方法を提供しようとす
るものである。
本発明の半導体記憶装置の製造方法は、記憶素子のダー
ト電極と周辺回路のトランジスタのダート電極とを互い
にダート長方向が直交するように形成し、記憶素子のダ
ート長方向に平行に斜め上方から基板と逆導電型の不純
物を高ドーズ量でイオン注入し、鉛直上方から基板と逆
導電凰の不純物を低ドーズ量でイオン注入することを特
徴とするものである。
ト電極と周辺回路のトランジスタのダート電極とを互い
にダート長方向が直交するように形成し、記憶素子のダ
ート長方向に平行に斜め上方から基板と逆導電型の不純
物を高ドーズ量でイオン注入し、鉛直上方から基板と逆
導電凰の不純物を低ドーズ量でイオン注入することを特
徴とするものである。
このような方法によれば、記憶素子については斜め上方
から高ドーズ量でイオン注入される不純物がダート電極
に遮られて基板に到達しない領域ができ、その領域がチ
ャネル領域近傍の低濃度拡散層となるが、周辺回路のト
ランジスタについてはダート電極が記憶素子のダート電
極と直交する方向に形成されているので高ドーズイオン
注入がダート電極に遮られることがなく、低濃度拡散層
は形成されない。また、このような半導体記憶装置を製
造するのに写真蝕刻工程を追加する必要は全くない。
から高ドーズ量でイオン注入される不純物がダート電極
に遮られて基板に到達しない領域ができ、その領域がチ
ャネル領域近傍の低濃度拡散層となるが、周辺回路のト
ランジスタについてはダート電極が記憶素子のダート電
極と直交する方向に形成されているので高ドーズイオン
注入がダート電極に遮られることがなく、低濃度拡散層
は形成されない。また、このような半導体記憶装置を製
造するのに写真蝕刻工程を追加する必要は全くない。
以下、本発明の実施例を図面を参照して説明する。
第6図はEPROM LSIの平面図であシ、通常中央
部がメモリ素子領域4ノ、その外側が周辺回路領域42
となっている。このメモリ素子領域41にはEPROM
セル(図中MCで表示)が、また周辺回路領域42には
例えばMC8)ランジスタ(図中Trで表示)がそれぞ
れ形成される。
部がメモリ素子領域4ノ、その外側が周辺回路領域42
となっている。このメモリ素子領域41にはEPROM
セル(図中MCで表示)が、また周辺回路領域42には
例えばMC8)ランジスタ(図中Trで表示)がそれぞ
れ形成される。
上記EPROMセル(MC)の部分を拡大して87図に
、MC8l−ランジスタ(Tr)の部分を拡大して第8
図にそれぞれ示す。第7図及び第8図に示スようにEP
ROMセルのコントロールケ”−ト電極及びフローティ
ングゲート電極の二層のダート電極43とMC8)ラン
ジスタのダート電極44とは互いに直交するように形成
される。
、MC8l−ランジスタ(Tr)の部分を拡大して第8
図にそれぞれ示す。第7図及び第8図に示スようにEP
ROMセルのコントロールケ”−ト電極及びフローティ
ングゲート電極の二層のダート電極43とMC8)ラン
ジスタのダート電極44とは互いに直交するように形成
される。
以下、第7図の■−■、=に沿う断面を示す第9図(a
)〜(d)及び第8図のX−X線に沿う断面を示す@1
0図(a)〜(d)を参照して本発明方法を詳細に説明
する。
)〜(d)及び第8図のX−X線に沿う断面を示す@1
0図(a)〜(d)を参照して本発明方法を詳細に説明
する。
まず、p型シリコン基板51表面にフィールド酸化膜5
2を形成する。次に、常法に従い、メモリ素子領域では
フィールド酸化膜52によって囲まれた基板5ノ上に第
1のダート酸化膜53を介してフローティングダート電
極54を形成し、更にフローティングr−)電極54上
に第2のダート酸化膜55を介してコントロールダート
電極56を形成する。また、周辺回路領域ではフィール
ド酸化膜52によって囲まれた基板51上にダート酸化
膜57を介してダート電極58を形成する。なお、MO
Sトランジスタのf−ト電極58は第1層のr−ト電極
材料(例えば多結晶シリコン)で形成してもよいし、第
2層のダート電極材料で形成してもよい(第9図(a)
及び第10図(、)図示)。
2を形成する。次に、常法に従い、メモリ素子領域では
フィールド酸化膜52によって囲まれた基板5ノ上に第
1のダート酸化膜53を介してフローティングダート電
極54を形成し、更にフローティングr−)電極54上
に第2のダート酸化膜55を介してコントロールダート
電極56を形成する。また、周辺回路領域ではフィール
ド酸化膜52によって囲まれた基板51上にダート酸化
膜57を介してダート電極58を形成する。なお、MO
Sトランジスタのf−ト電極58は第1層のr−ト電極
材料(例えば多結晶シリコン)で形成してもよいし、第
2層のダート電極材料で形成してもよい(第9図(a)
及び第10図(、)図示)。
次いで、EPROMセルのコントロールダート電極56
等及びMC8)ランジスタのダート電極58をマスクト
シてEPROMセルのコントロールダート電極56等の
ダート長方向と平行に(゛第6図〜第8図に矢印で図示
)斜め上方から例えば砒素をソース、ドレイン形成のた
めに高ドーズ量でイオン注入する。この際、メモリ素子
領域ではコントロールダート電極56等に遮られてソー
ス、ドレイン領域となる領域の一方でチャネル領域近傍
に砒素がイオン注入されない。
等及びMC8)ランジスタのダート電極58をマスクト
シてEPROMセルのコントロールダート電極56等の
ダート長方向と平行に(゛第6図〜第8図に矢印で図示
)斜め上方から例えば砒素をソース、ドレイン形成のた
めに高ドーズ量でイオン注入する。この際、メモリ素子
領域ではコントロールダート電極56等に遮られてソー
ス、ドレイン領域となる領域の一方でチャネル領域近傍
に砒素がイオン注入されない。
これに対して、周辺回路領域ではダート電極s s カ
EFROMセルのコントロールダート電極56等と直交
するように設けられているので、砒素イオンがダート電
極58に遮られることはない(第9図(b)及び第10
図(b)図示)。
EFROMセルのコントロールダート電極56等と直交
するように設けられているので、砒素イオンがダート電
極58に遮られることはない(第9図(b)及び第10
図(b)図示)。
次いで、 EPROMセルのコントロールゲート電極5
6等及びMOS )ランジスタのダート電極58をマス
クとして、例えば砒素を鉛直方向から低ドーズ量でイオ
ン注入する(第9図(C)及び第10図(C)図示)。
6等及びMOS )ランジスタのダート電極58をマス
クとして、例えば砒素を鉛直方向から低ドーズ量でイオ
ン注入する(第9図(C)及び第10図(C)図示)。
次いで、熱処理によシネ細物を活性化し、メモリ素子領
域ではチャネル領域近傍の低濃度(n型)拡散層59m
及びこれに隣接する高濃度(n+型)拡散層59bから
なるn型領域59と、高濃度(n+型)拡散層からなる
計型領域60とを形成する。また、周辺回路領域では層
型ソース、ドレイン領域61.62を形成する。つづい
て、全面に眉間絶縁膜63を堆積した後、コンタクトホ
ールを開孔する。つづいて、全面にAt膜を堆積した後
、パターニングしてAt配線64.・・・を形成し、E
PROMセル及びMOS )ランジスタを有するEPR
OM LSIを製造する(第9図(d)及び第10図(
d)図示)。
域ではチャネル領域近傍の低濃度(n型)拡散層59m
及びこれに隣接する高濃度(n+型)拡散層59bから
なるn型領域59と、高濃度(n+型)拡散層からなる
計型領域60とを形成する。また、周辺回路領域では層
型ソース、ドレイン領域61.62を形成する。つづい
て、全面に眉間絶縁膜63を堆積した後、コンタクトホ
ールを開孔する。つづいて、全面にAt膜を堆積した後
、パターニングしてAt配線64.・・・を形成し、E
PROMセル及びMOS )ランジスタを有するEPR
OM LSIを製造する(第9図(d)及び第10図(
d)図示)。
しかして、本発明方法によれば、EPROMセルのコン
トロールゲート電極56等とMOS )ランジスタのダ
ート電極58とを直交するように形成しておき、コント
ロールゲート電極56等のダート長方向に平行な斜め上
方からの高ドーズイオン注入と、鉛直上方からの低ドー
ズイオン注入とを行なうことにより、写真蝕刻工程を追
加することな(、EPROMセルのソース、ドレイン領
域となる領域の一方、すなわちn型領域59にのみチャ
ネル領域近傍に低濃度(n型)拡散層59hを設けるこ
とができる。したがって、誤書込みを有効に防止できる
EPROMセルと通常のMOS )う/ジスタとを極め
て簡便な工程で形成することができる。
トロールゲート電極56等とMOS )ランジスタのダ
ート電極58とを直交するように形成しておき、コント
ロールゲート電極56等のダート長方向に平行な斜め上
方からの高ドーズイオン注入と、鉛直上方からの低ドー
ズイオン注入とを行なうことにより、写真蝕刻工程を追
加することな(、EPROMセルのソース、ドレイン領
域となる領域の一方、すなわちn型領域59にのみチャ
ネル領域近傍に低濃度(n型)拡散層59hを設けるこ
とができる。したがって、誤書込みを有効に防止できる
EPROMセルと通常のMOS )う/ジスタとを極め
て簡便な工程で形成することができる。
なお、上記実施例では砒素の尚ドーズイオン注入を行な
った後、低ドーズイオン注入を行なったが、この順序は
逆でもよい。
った後、低ドーズイオン注入を行なったが、この順序は
逆でもよい。
また、以上の説明ではnチャネルのものについて述べだ
が、pチャネルのものでも同様な効果が得られることは
勿論である。
が、pチャネルのものでも同様な効果が得られることは
勿論である。
以上詳述した如く、本発明によれば記憶素子のソース、
ドレイン領域となる領域のうち一方にのみチャネル領域
近傍に低濃度拡散層が設けられた高性能かつ高集積度の
半導゛体記憶装置を簡便な工程で製造し得る方法を提供
できるものである。
ドレイン領域となる領域のうち一方にのみチャネル領域
近傍に低濃度拡散層が設けられた高性能かつ高集積度の
半導゛体記憶装置を簡便な工程で製造し得る方法を提供
できるものである。
第1図は従来のEPROMセルの断面図、第2図は改良
されたEPROMセルの断面図、第3図(、)及び(b
)は第2図図示のEPROMセルの製造方法を示す断面
図、第4図はEPROMセルの読出し時に発生する空乏
層の説明図、第5図(、)及び(b)はそれぞれ第1図
及び第2図図示のEPROMセルの電界の分布状態図、
第6図はEFROM LSIの平面図、第7図及び第8
図はそれぞれ本発明の実施例において製造されるEPR
OMセル及びMOS )ランノスタの平面図、第9図(
、)〜(d)は本発明の実施例におけるEPROMセル
部分の製造工程を示す断面図、第10図<=>〜(d)
は本発明の実施例におけるMOS )ランジスタ部分の
製造工程を示す断面図でおる。 41・・・メモリ素子領域、42・・・周辺回路領域、
43・・・EPROMセルのf−)電極、44・・・M
OS )ランジスタのダート電極、51・・・p型シリ
コン基板、52・・・フィールド敵化膜、53・・・第
1のダート酸化膜、54・・・フローティングr−)電
極、55・・・第2のダート酸化膜、56・・・コント
ロールゲート電極、57・・・ダート酸化膜、58・・
・ダート電極、59a・・・低濃度(n氾)拡散層、5
9b・・・高濃度(n+型)拡散層、59・・・n型゛
領域、60・・・層型領域、61.62・・・n+型ン
ソー。 ドレイン領域、63・・・層間絶縁膜、64・・・At
配線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 S3 \ \ \ \ \ \ \ \ \ 第4図 4 第5図 第6図 第7図 第8図 X
されたEPROMセルの断面図、第3図(、)及び(b
)は第2図図示のEPROMセルの製造方法を示す断面
図、第4図はEPROMセルの読出し時に発生する空乏
層の説明図、第5図(、)及び(b)はそれぞれ第1図
及び第2図図示のEPROMセルの電界の分布状態図、
第6図はEFROM LSIの平面図、第7図及び第8
図はそれぞれ本発明の実施例において製造されるEPR
OMセル及びMOS )ランノスタの平面図、第9図(
、)〜(d)は本発明の実施例におけるEPROMセル
部分の製造工程を示す断面図、第10図<=>〜(d)
は本発明の実施例におけるMOS )ランジスタ部分の
製造工程を示す断面図でおる。 41・・・メモリ素子領域、42・・・周辺回路領域、
43・・・EPROMセルのf−)電極、44・・・M
OS )ランジスタのダート電極、51・・・p型シリ
コン基板、52・・・フィールド敵化膜、53・・・第
1のダート酸化膜、54・・・フローティングr−)電
極、55・・・第2のダート酸化膜、56・・・コント
ロールゲート電極、57・・・ダート酸化膜、58・・
・ダート電極、59a・・・低濃度(n氾)拡散層、5
9b・・・高濃度(n+型)拡散層、59・・・n型゛
領域、60・・・層型領域、61.62・・・n+型ン
ソー。 ドレイン領域、63・・・層間絶縁膜、64・・・At
配線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 S3 \ \ \ \ \ \ \ \ \ 第4図 4 第5図 第6図 第7図 第8図 X
Claims (1)
- 情報の再書換え可能な読出し専用の半導体記憶装置を製
造するにあたシ、記憶素子のダート電極と周辺回路のト
ランジスタのダート電極とを互いにダート長方向が直交
するように形成する工程と、記憶素子のダート長方向に
平行に斜め上方から基板と逆導電型の不純物を高ドーズ
最でイオン注入する工程と、鉛直上方から基板と逆導電
型の不純物を低ドーズ量でイオン注入する工程とを具備
したことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21904583A JPS60110171A (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21904583A JPS60110171A (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60110171A true JPS60110171A (ja) | 1985-06-15 |
Family
ID=16729392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21904583A Pending JPS60110171A (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60110171A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
US5472891A (en) * | 1986-05-26 | 1995-12-05 | Hitachi, Ltd. | Method of manufacturing a semiconductor device |
US5904518A (en) * | 1988-11-09 | 1999-05-18 | Hitachi, Ltd. | Method of manufacturing a semiconductor IC device having single transistor type nonvolatile memory cells |
-
1983
- 1983-11-21 JP JP21904583A patent/JPS60110171A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
US5472891A (en) * | 1986-05-26 | 1995-12-05 | Hitachi, Ltd. | Method of manufacturing a semiconductor device |
US5904518A (en) * | 1988-11-09 | 1999-05-18 | Hitachi, Ltd. | Method of manufacturing a semiconductor IC device having single transistor type nonvolatile memory cells |
US6255690B1 (en) | 1988-11-09 | 2001-07-03 | Hitachi, Ltd. | Non-volatile semiconductor memory device |
US6451643B2 (en) | 1988-11-09 | 2002-09-17 | Hitachi, Ltd. | Method of manufacturing a semiconductor device having non-volatile memory cell portion with single transistor type memory cells and peripheral portion with MISFETs |
US6777282B2 (en) | 1988-11-09 | 2004-08-17 | Renesas Technology Corp. | Method of manufacturing a semiconductor memory device having a memory cell portion including MISFETs with a floating gate and a peripheral circuit portion with MISFETs |
US6960501B2 (en) | 1988-11-09 | 2005-11-01 | Renesas Technology Corp. | Method of manufacturing a semiconductor memory device having a non-volatile memory cell portion with single misfet transistor type memory cells and a peripheral circuit portion with misfets |
US7071050B2 (en) | 1988-11-09 | 2006-07-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having single-element type non-volatile memory elements |
US7399667B2 (en) | 1988-11-09 | 2008-07-15 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device having single-element type non-volatile memory elements |
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