JPS58112370A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58112370A JPS58112370A JP56210531A JP21053181A JPS58112370A JP S58112370 A JPS58112370 A JP S58112370A JP 56210531 A JP56210531 A JP 56210531A JP 21053181 A JP21053181 A JP 21053181A JP S58112370 A JPS58112370 A JP S58112370A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフローティングゲートへ注入された電荷をソー
ス領域へトンネル放出してその消去をなしうる半導体不
揮発性記憶MtK関する。
ス領域へトンネル放出してその消去をなしうる半導体不
揮発性記憶MtK関する。
従来この種形式の不揮発性記憶装置として電気的に消去
可能な1トランジスタ化されたセルを用いたものが知ら
れている。その1つに似、第1図に示す如き構造のもの
がある。そのセルlin形シリコン基板1中に形成され
た早ウェル2内にソース3及びドレン4が形成され、そ
の上に絶縁膜5.61−介してフローティングゲート7
及びコントロールゲート8が積層されて形成される。こ
れに加えて、基板1とPウェル2との間Kl極9が設け
られている。このセルへの書込みはドレン4とコントロ
ールゲート8とに17ボルトの高電圧をかけると共にソ
ース3と電極9KOポル)1印加してフローティングゲ
ート7の電位を上昇させ、これによ)ソース3とドレン
4との1%alK形成されるチャネル電子をフローティ
ングゲート7へ注入させることによって行われる。また
、セルの消去はソース3、ドレン4、電極9に17ボル
トの高電圧を印加する一方コントロールゲー)8KOボ
ルトの電圧を印加してPウェルの電位を相対的に上昇さ
せて70−ティングゲート7にトラップされている電子
tPウェル2へ放出させて行う。
可能な1トランジスタ化されたセルを用いたものが知ら
れている。その1つに似、第1図に示す如き構造のもの
がある。そのセルlin形シリコン基板1中に形成され
た早ウェル2内にソース3及びドレン4が形成され、そ
の上に絶縁膜5.61−介してフローティングゲート7
及びコントロールゲート8が積層されて形成される。こ
れに加えて、基板1とPウェル2との間Kl極9が設け
られている。このセルへの書込みはドレン4とコントロ
ールゲート8とに17ボルトの高電圧をかけると共にソ
ース3と電極9KOポル)1印加してフローティングゲ
ート7の電位を上昇させ、これによ)ソース3とドレン
4との1%alK形成されるチャネル電子をフローティ
ングゲート7へ注入させることによって行われる。また
、セルの消去はソース3、ドレン4、電極9に17ボル
トの高電圧を印加する一方コントロールゲー)8KOボ
ルトの電圧を印加してPウェルの電位を相対的に上昇さ
せて70−ティングゲート7にトラップされている電子
tPウェル2へ放出させて行う。
このように、このセルはウェル2を必須のものとするも
のであシ、このようなウェルO製造プロセスコスト祉一
般に高く、1またウェルを駆動する高電圧回路を設けな
ければならないため全体としての集積膨管低下させると
いう欠点を有する。
のであシ、このようなウェルO製造プロセスコスト祉一
般に高く、1またウェルを駆動する高電圧回路を設けな
ければならないため全体としての集積膨管低下させると
いう欠点を有する。
ま7’j、1)ランジスタ化されたセルには、第2図に
示された如き消去用ゲー) 102!l!設けられたも
のがある。第2図において、(2−1)は平面図、(2
−2)は厘−蓋′−断面図、(2−3)は11′線断面
図である。また、それらの図において用いられている参
照番号が第1図と同一のものは、同一の構成要素を表わ
す。
示された如き消去用ゲー) 102!l!設けられたも
のがある。第2図において、(2−1)は平面図、(2
−2)は厘−蓋′−断面図、(2−3)は11′線断面
図である。また、それらの図において用いられている参
照番号が第1図と同一のものは、同一の構成要素を表わ
す。
このセルへの書込みは選択されたセルのコントロールゲ
ート8の電圧を上昇させてチャネルを形成しドレン4か
らソース3ヘチヤネル電流を流しつ\そのチャネルのピ
ンチオフ領域から電子t−70−ティングゲート7へ注
入することにより行われる。また、その消去はコントロ
ールゲート8の電位を接地電位に保つことを介して70
−ティングゲート7の電位を接地−位近くとなす一方、
消去用ゲート10の亀位會高くしてフローティングゲー
ト7にトラップされた電子t−70−ティングゲートエ
ツジから消去用ゲート10へ電界放出させることによっ
て行われる。
ート8の電圧を上昇させてチャネルを形成しドレン4か
らソース3ヘチヤネル電流を流しつ\そのチャネルのピ
ンチオフ領域から電子t−70−ティングゲート7へ注
入することにより行われる。また、その消去はコントロ
ールゲート8の電位を接地電位に保つことを介して70
−ティングゲート7の電位を接地−位近くとなす一方、
消去用ゲート10の亀位會高くしてフローティングゲー
ト7にトラップされた電子t−70−ティングゲートエ
ツジから消去用ゲート10へ電界放出させることによっ
て行われる。
このように、このセルの消去は絶縁膜であるポリシリコ
ン酸化膜11を介してトンネル効果を利用している。こ
のポリクリコン酸化膜でのトンネル開始電圧はポリシリ
コンの成長条件や七〇S化条件によって大きく左右され
ることからセルの電気特性の制御性、再現性に不具合な
点が残るばかりでなく、フローティングゲート7とポリ
シリコン酸化膜11の界面は電荷をトラップし易いため
その電荷によシ書込み/消去の繰返しく口)数が多くな
ればなるほど消去が困難になる。
ン酸化膜11を介してトンネル効果を利用している。こ
のポリクリコン酸化膜でのトンネル開始電圧はポリシリ
コンの成長条件や七〇S化条件によって大きく左右され
ることからセルの電気特性の制御性、再現性に不具合な
点が残るばかりでなく、フローティングゲート7とポリ
シリコン酸化膜11の界面は電荷をトラップし易いため
その電荷によシ書込み/消去の繰返しく口)数が多くな
ればなるほど消去が困難になる。
本発明は上述したような従来セルの有する欠点に艦みて
創案されたもので、その目的は70−ティングゲートか
らソース領域へ電荷がトンネル効果により移動しうみ構
造【形成するととくよ)、従来必要としたウェルやポリ
クリコン酸化膜から惹起して来る不具合な点〇−掃を図
った牟導体不揮発性記憶Sat提供することにある。
創案されたもので、その目的は70−ティングゲートか
らソース領域へ電荷がトンネル効果により移動しうみ構
造【形成するととくよ)、従来必要としたウェルやポリ
クリコン酸化膜から惹起して来る不具合な点〇−掃を図
った牟導体不揮発性記憶Sat提供することにある。
以下、添付図面上参照しながら本発明の一実施例t−l
51!明する。
51!明する。
第3図は本発明の半導体不揮発性記憶装置のセル30の
構造を図式的に示す。31ri−導電形例えばP形の半
導体基板で、この基板に互いに離隔して上記−導電形と
は逆の導電形例えばn形のソース領域32とドレン領賊
33とが形成される。
構造を図式的に示す。31ri−導電形例えばP形の半
導体基板で、この基板に互いに離隔して上記−導電形と
は逆の導電形例えばn形のソース領域32とドレン領賊
33とが形成される。
これら領域が形成され九基板31の上に第1の絶m I
! fil 、?ばsto、 III 34 、’ロー
ティングゲート例λは多結晶シリコン膜35、第2の絶
縁膜例えばS10□JI!36、コントロールゲート例
えば多結晶シリコンM37、そしてこれらを保護する保
饅膜(明示せず)がこれらの1IIIK積層される。そ
して、そのソース領域32とフローティングゲート35
と會実質的に重ね合わせることなく且つこれらの間の絶
縁膜34の膜厚をトンネル効果によシミ荷を移動させ得
る厚さ例えば200ム以下の薄1[@38に形成する。
! fil 、?ばsto、 III 34 、’ロー
ティングゲート例λは多結晶シリコン膜35、第2の絶
縁膜例えばS10□JI!36、コントロールゲート例
えば多結晶シリコンM37、そしてこれらを保護する保
饅膜(明示せず)がこれらの1IIIK積層される。そ
して、そのソース領域32とフローティングゲート35
と會実質的に重ね合わせることなく且つこれらの間の絶
縁膜34の膜厚をトンネル効果によシミ荷を移動させ得
る厚さ例えば200ム以下の薄1[@38に形成する。
さらに上紀換厚以外の第1の絶縁膜の膜厚金チャネル電
荷の注入上なしうる膜厚例えば400ムに形成して本発
明記憶装置のセル30が構成されている。なお、70−
ティングゲート35とソース領域32とは横方向拡散長
程度の重なりが生じても、本実施例では実質的に重ね合
わされてないものとする。
荷の注入上なしうる膜厚例えば400ムに形成して本発
明記憶装置のセル30が構成されている。なお、70−
ティングゲート35とソース領域32とは横方向拡散長
程度の重なりが生じても、本実施例では実質的に重ね合
わされてないものとする。
このセルが基板31上に所定数形成されて半導体不揮発
性記憶装置が構成されている。この装置を回路図形式で
示したのが第4図である。
性記憶装置が構成されている。この装置を回路図形式で
示したのが第4図である。
第4図において、40はセルに形成されるチャネルを表
わし、Wはワード#(0−デコーダの出力線)、BF1
ビット線(コラムデコーダの出力線である。その他O参
照番号(1つのセルについてのみ示す)は第3図と同じ
である。
わし、Wはワード#(0−デコーダの出力線)、BF1
ビット線(コラムデコーダの出力線である。その他O参
照番号(1つのセルについてのみ示す)は第3図と同じ
である。
次に、上述した構成の本発明記憶装置のセルの動作を説
明する。
明する。
セル30への書込みに際して、そのコンドロールゲート
37に+14ボルト程度の電圧を、ソース領域32に0
ボルトを、そしてドレン領域33に+lOボルトを印加
すると、ソース領域32とドレン領域33との間にチャ
ネルが生じてドレン領域33からソース領域32ヘチャ
ネル電流が流れる。このときフローティングゲート35
の電位も上昇させられるからチャネルのピンチオフ領域
のホットエレクトロンが70−ティングゲート3Sへ注
入される。1九、7g−ティングゲート35とソース領
域32との関にも電界が印加されるが、上述のようにチ
ャネル部との膜厚比を小さ−くしているので上記電界は
トンネル開始電界(約7 MV/an)に達しない。従
って、ソース領域32から70−ティングゲート35へ
のトンネル効果による電子の注入は生じない。このよう
にして、選択されたセルにおいてのみフローティングゲ
ート35への電子の注入が生ぜしめられる。′)まシ、
1トランジスタ/セル構造でセルへ情報ビットを書込み
うる。
37に+14ボルト程度の電圧を、ソース領域32に0
ボルトを、そしてドレン領域33に+lOボルトを印加
すると、ソース領域32とドレン領域33との間にチャ
ネルが生じてドレン領域33からソース領域32ヘチャ
ネル電流が流れる。このときフローティングゲート35
の電位も上昇させられるからチャネルのピンチオフ領域
のホットエレクトロンが70−ティングゲート3Sへ注
入される。1九、7g−ティングゲート35とソース領
域32との関にも電界が印加されるが、上述のようにチ
ャネル部との膜厚比を小さ−くしているので上記電界は
トンネル開始電界(約7 MV/an)に達しない。従
って、ソース領域32から70−ティングゲート35へ
のトンネル効果による電子の注入は生じない。このよう
にして、選択されたセルにおいてのみフローティングゲ
ート35への電子の注入が生ぜしめられる。′)まシ、
1トランジスタ/セル構造でセルへ情報ビットを書込み
うる。
tた、フローティングゲート35への電子の注入の有無
によってそのセルのしきい値に高低が住ぜしめられ、仁
れを利用して書込lれた情報ビットを1トランジスタ/
セル構造から読出しうる。
によってそのセルのしきい値に高低が住ぜしめられ、仁
れを利用して書込lれた情報ビットを1トランジスタ/
セル構造から読出しうる。
上述のようにして書込まれた情報ビットは次のようにし
て消去される。ソース領域32に14不ルトの電圧を印
加し、ドレン領域33及びフントロールゲート37管接
地電位にすると、第1の絶縁膜34の薄膜部38に電界
が集中され、フローティングゲート35にトラップされ
ていた電子はソース領域32ヘトンネル効果にょシ薄換
部38を経て突き抜ける。
て消去される。ソース領域32に14不ルトの電圧を印
加し、ドレン領域33及びフントロールゲート37管接
地電位にすると、第1の絶縁膜34の薄膜部38に電界
が集中され、フローティングゲート35にトラップされ
ていた電子はソース領域32ヘトンネル効果にょシ薄換
部38を経て突き抜ける。
このようなトンネル効果で電子が移動する薄膜部38に
電子のトラップを生ぜしめにくい高品質の膜管成長させ
得るから、上述のような書込み/消去を繰返しても薄膜
部38に電子がトラップされることはない。従って、書
込み/消去繰返し回数の増大も可能になった。
電子のトラップを生ぜしめにくい高品質の膜管成長させ
得るから、上述のような書込み/消去を繰返しても薄膜
部38に電子がトラップされることはない。従って、書
込み/消去繰返し回数の増大も可能になった。
このように、本発明はチャネル注入に必要な1MY/、
程度のゲート電界を発生させ得るチャネル部Cと、トン
ネル注入に必要な7〜8 MY/ asのゲート電界音
発生させ得るトンネル部Tとを同一〇絶縁II(第1の
絶縁膜)34に形成1これらを独立して動作させ得るl
トランジスタ/セル構造を実現している。
程度のゲート電界を発生させ得るチャネル部Cと、トン
ネル注入に必要な7〜8 MY/ asのゲート電界音
発生させ得るトンネル部Tとを同一〇絶縁II(第1の
絶縁膜)34に形成1これらを独立して動作させ得るl
トランジスタ/セル構造を実現している。
従って本発明によれば、集積密度の向上t−阻んでいる
ウェルを不要として集積密度を向上しコストダウンを達
成しつ\ポリシリコン酸化膜の使用から生ずる低信頼性
を排除し九1トランジスタ/セル構造を提供し得る。従
って、よシ容量の大きい集積回路を実用化しうることと
なつ九。
ウェルを不要として集積密度を向上しコストダウンを達
成しつ\ポリシリコン酸化膜の使用から生ずる低信頼性
を排除し九1トランジスタ/セル構造を提供し得る。従
って、よシ容量の大きい集積回路を実用化しうることと
なつ九。
第1図及び第2@忙それぞれ従来の1トランジスタ/セ
ル構造管示す図、第3図は本発明のセル構造を示す図、
第4図は第3図に示すセルで記憶装f/Itを構成した
図である。 図中、31は半導体基板、32はソース領域、33はド
レン領域、34は@1の絶縁膜、35はフローティング
ゲート、36は第2の絶縁膜、3丁はコントロールゲー
F138は薄膜部である。
ル構造管示す図、第3図は本発明のセル構造を示す図、
第4図は第3図に示すセルで記憶装f/Itを構成した
図である。 図中、31は半導体基板、32はソース領域、33はド
レン領域、34は@1の絶縁膜、35はフローティング
ゲート、36は第2の絶縁膜、3丁はコントロールゲー
F138は薄膜部である。
Claims (1)
- 一導電型半導体基板11mK設けられた反対導電型のソ
ース、ドレン拡散領域、該ソース、ドレン拡散領域の間
の#基板上に第一〇ゲート絶縁膜を介して設けられたフ
ローティングゲート、該70−ティングゲート上に第二
の絶縁膜を介して設けられたコントロールゲートとを有
してなる半導体不揮発性記憶装置において、前記第一〇
ゲート絶縁膜が皺ソース拡散領域と該70−ティングゲ
ートとの間でトンネル効果により電荷を移動することが
できるS度の薄膜部上具備し、皺フローナイングゲート
への電荷の注入はチャネル領域から70−ティングゲー
トへのチャネルホラ)中ヤリアの注入によシ行なわれ、
酸70−ティングゲートからの電荷O放出紘該薄膜部の
トンネル効果によシ行なうようKしてなることt%黴と
する半導体不揮発性記憶am。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56210531A JPS58112370A (ja) | 1981-12-26 | 1981-12-26 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56210531A JPS58112370A (ja) | 1981-12-26 | 1981-12-26 | 半導体不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58112370A true JPS58112370A (ja) | 1983-07-04 |
Family
ID=16590897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56210531A Pending JPS58112370A (ja) | 1981-12-26 | 1981-12-26 | 半導体不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58112370A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
JPS61127179A (ja) * | 1984-11-21 | 1986-06-14 | ローム・コーポレーション | 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 |
JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
US4985717A (en) * | 1989-02-21 | 1991-01-15 | National Semiconductor | MOS memory cell with exponentially-profiled doping and offset floating gate tunnel oxidation |
-
1981
- 1981-12-26 JP JP56210531A patent/JPS58112370A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
JPH0462159B2 (ja) * | 1983-08-11 | 1992-10-05 | Kogyo Gijutsu Incho | |
JPS61127179A (ja) * | 1984-11-21 | 1986-06-14 | ローム・コーポレーション | 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 |
JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
US4985717A (en) * | 1989-02-21 | 1991-01-15 | National Semiconductor | MOS memory cell with exponentially-profiled doping and offset floating gate tunnel oxidation |
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