JPS59126674A - 情報記憶用半導体装置 - Google Patents
情報記憶用半導体装置Info
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- JPS59126674A JPS59126674A JP58001921A JP192183A JPS59126674A JP S59126674 A JPS59126674 A JP S59126674A JP 58001921 A JP58001921 A JP 58001921A JP 192183 A JP192183 A JP 192183A JP S59126674 A JPS59126674 A JP S59126674A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、浮遊ff−)と制御e−1とを備え情報の
再書換え可能な読出し専用半導体メモリのメモリセルと
して用いられる情報記憶用半導体装置に関する。
再書換え可能な読出し専用半導体メモリのメモリセルと
して用いられる情報記憶用半導体装置に関する。
情報の再書換え可能な読出し専用半導体メモリ (lP
ROM : Erasable Programm
able R@ad OnlyMemory )
K使用されるメモリセルとしては、従来、第1図の断面
図に示すような構成のものが知られている。この第1図
に示すものはnチャネル型のものであシ、図Kbいて1
はp型のシリコン単結晶半導体基板、2はフィールド絶
縁膜13および4は基板1の表面領域に互1nVC分離
して設けられるn+型のソース、ドレイン領域、5はf
−)絶縁膜、6はこのダート絶縁膜5上に設けられるフ
ローティングf−ト、7はこのフローティングf −ト
ロ上に設けられる絶縁膜、8はこの絶縁膜2上にさらに
設けられるコントロールダート、9はソース電極、10
はドレイン電極、11は絶縁膜である。
ROM : Erasable Programm
able R@ad OnlyMemory )
K使用されるメモリセルとしては、従来、第1図の断面
図に示すような構成のものが知られている。この第1図
に示すものはnチャネル型のものであシ、図Kbいて1
はp型のシリコン単結晶半導体基板、2はフィールド絶
縁膜13および4は基板1の表面領域に互1nVC分離
して設けられるn+型のソース、ドレイン領域、5はf
−)絶縁膜、6はこのダート絶縁膜5上に設けられるフ
ローティングf−ト、7はこのフローティングf −ト
ロ上に設けられる絶縁膜、8はこの絶縁膜2上にさらに
設けられるコントロールダート、9はソース電極、10
はドレイン電極、11は絶縁膜である。
このような構成でなるメモリセルにおいて、ドレイン電
極10およびコントロールダート8に供に高電圧たとえ
ば+20V以上を印加することによりソース領域3から
ドレイン領域4に向って流れるエレクトロンによル、ド
レイン領域4の近傍でインパクトアイオニゼーション(
アバランシェ)現象を起こさせる。このときに発生する
エレクトロン、ホール対のうちの一部のエレクトロンが
y−ト絶縁膜5を通してフローティング?−) 6に注
入されドラッグされる。この操作を情報の書込みと称し
、情報が書込まれた状態ではフローティングf−トロに
エレクトロンがドラッグされているため、閾値電圧VT
Rは高い状態になシ、読出し電圧をコントロールダート
8に印加してもこのメモリセルはオンしない。また、情
報が書込まれてbない状態、すなわちフローティングf
−) 6にエレクトロンがトラップされていない状態で
は閾値電圧V7Bは低いままであシ、このとき忙は容易
にオンする。このようにしてこのメモリセルでは、情報
の書込まれた状態と書込まれていない状態とを区別する
ことができるすまた、一度書込まれた情報は、紫外線を
照射することによって消去することができ、情報消去後
は情報の再書込みが可能である。
極10およびコントロールダート8に供に高電圧たとえ
ば+20V以上を印加することによりソース領域3から
ドレイン領域4に向って流れるエレクトロンによル、ド
レイン領域4の近傍でインパクトアイオニゼーション(
アバランシェ)現象を起こさせる。このときに発生する
エレクトロン、ホール対のうちの一部のエレクトロンが
y−ト絶縁膜5を通してフローティング?−) 6に注
入されドラッグされる。この操作を情報の書込みと称し
、情報が書込まれた状態ではフローティングf−トロに
エレクトロンがドラッグされているため、閾値電圧VT
Rは高い状態になシ、読出し電圧をコントロールダート
8に印加してもこのメモリセルはオンしない。また、情
報が書込まれてbない状態、すなわちフローティングf
−) 6にエレクトロンがトラップされていない状態で
は閾値電圧V7Bは低いままであシ、このとき忙は容易
にオンする。このようにしてこのメモリセルでは、情報
の書込まれた状態と書込まれていない状態とを区別する
ことができるすまた、一度書込まれた情報は、紫外線を
照射することによって消去することができ、情報消去後
は情報の再書込みが可能である。
ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚しいものがあり、特にスイッチングスピー
ドの改善の観点から、チャネル長の縮少化が推し進めら
れている。このような傾向はEPROMの分野でも例外
ではなく、各メモリセルのチャネル長は益々縮少化され
つつある。しかしながら、チャネル長が縮少化される反
面、特性の点で問題が発生している。すなわち、チャネ
ル長が減少す芯につれ、ソース。
技術には目覚しいものがあり、特にスイッチングスピー
ドの改善の観点から、チャネル長の縮少化が推し進めら
れている。このような傾向はEPROMの分野でも例外
ではなく、各メモリセルのチャネル長は益々縮少化され
つつある。しかしながら、チャネル長が縮少化される反
面、特性の点で問題が発生している。すなわち、チャネ
ル長が減少す芯につれ、ソース。
ドレイン間に印加される電圧(電位差)によシチャネル
領域内に生じる電界が強くなる。このため、lPROM
の読出しに用いられる様な比較的低い電圧(+5v程度
)のドレイン電圧およびダート電圧を印加し九場合でも
、ソース領域からドレイン領域に向って流れるエレクト
ロンは充分加速され、ドレイン領域近傍のチャネル領域
で前記した様なインパクトアイオニゼーションを起こし
得るエネルギーを持つ様になる。
領域内に生じる電界が強くなる。このため、lPROM
の読出しに用いられる様な比較的低い電圧(+5v程度
)のドレイン電圧およびダート電圧を印加し九場合でも
、ソース領域からドレイン領域に向って流れるエレクト
ロンは充分加速され、ドレイン領域近傍のチャネル領域
で前記した様なインパクトアイオニゼーションを起こし
得るエネルギーを持つ様になる。
したがって、高集積化されてチャネル長の短かくなった
EFROMでは、情報の読出しを行なっている際に、本
来、情報が書込まれていないメモリセルのフローティン
グダートにもエレクトロンがトラップされて、遂には情
報が書込まれたときと同様の状態になってしまう結果が
発生する。このような現象を通常、情報の誤書込みと称
し、第1図のような構成では高集積化した場合に誤書込
みの発生は電源電圧を低下しない限シ防止できない。し
かし、電源電圧を低下するとメモリセルからの情報読出
しスピードが低下してしまう。
EFROMでは、情報の読出しを行なっている際に、本
来、情報が書込まれていないメモリセルのフローティン
グダートにもエレクトロンがトラップされて、遂には情
報が書込まれたときと同様の状態になってしまう結果が
発生する。このような現象を通常、情報の誤書込みと称
し、第1図のような構成では高集積化した場合に誤書込
みの発生は電源電圧を低下しない限シ防止できない。し
かし、電源電圧を低下するとメモリセルからの情報読出
しスピードが低下してしまう。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は、スイッチング速度が速く、かつ情報
の誤書込みが生じにくく、また情報書込み時に印加すべ
き書込電圧の値の低減化を図ることができる情報記憶用
半導体装置を提供することにある。
あシ、その目的は、スイッチング速度が速く、かつ情報
の誤書込みが生じにくく、また情報書込み時に印加すべ
き書込電圧の値の低減化を図ることができる情報記憶用
半導体装置を提供することにある。
この発明によれば、ソース、ドレイン領域となる領域の
いずれか一方に、ソース、ドレイン領域間Km位差が印
加された際にこの領域近傍のチャネル領域に加わる電界
を低減せしめる′電界低減手段を設けるようにした情報
記憶用半導体装置が提供されている。
いずれか一方に、ソース、ドレイン領域間Km位差が印
加された際にこの領域近傍のチャネル領域に加わる電界
を低減せしめる′電界低減手段を設けるようにした情報
記憶用半導体装置が提供されている。
以下図面を参照してこの発明の一実施例を説明する。第
2図はこの発明をlPROMのメモリセルに実施した場
合の構成を示す断面図であシ、ここでは@1図に示す従
来のものと同様にnチャネルのものが例示されている。
2図はこの発明をlPROMのメモリセルに実施した場
合の構成を示す断面図であシ、ここでは@1図に示す従
来のものと同様にnチャネルのものが例示されている。
図において21はp型のシリコン単結晶半導体基板であ
シ、この基板21のフィールド部分にはフィールド絶縁
膜22が設けられている。そしてこのフィールド絶縁膜
22で囲こまれた基板21の表面領域にはソースあるい
はドレイン領域となる?型領域23が設けられている。
シ、この基板21のフィールド部分にはフィールド絶縁
膜22が設けられている。そしてこのフィールド絶縁膜
22で囲こまれた基板21の表面領域にはソースあるい
はドレイン領域となる?型領域23が設けられている。
同様にフィールド絶縁膜22で囲こまれた基板21の表
面領域には、ドレインあるいはソース領域となる互いに
接触して形成された高濃度のn型領域24および低濃度
のn型領域25からなるn型領域26が上記n型領域2
3とは分離して設けられている。上記n型領域23およ
び高濃度のn型領域24はその不純物濃度が供に101
9〜102aAr!に設定されているのに対して、上記
低濃度のn型領域25の不純物濃度は10 /cm程
度に設定されている。そしてn型領域26を構成する低
濃度のn型領域25は、n+型領領域23n型領域26
との間のチャネル領域27に近い側に設けられている。
面領域には、ドレインあるいはソース領域となる互いに
接触して形成された高濃度のn型領域24および低濃度
のn型領域25からなるn型領域26が上記n型領域2
3とは分離して設けられている。上記n型領域23およ
び高濃度のn型領域24はその不純物濃度が供に101
9〜102aAr!に設定されているのに対して、上記
低濃度のn型領域25の不純物濃度は10 /cm程
度に設定されている。そしてn型領域26を構成する低
濃度のn型領域25は、n+型領領域23n型領域26
との間のチャネル領域27に近い側に設けられている。
また、上記フィールド絶縁膜22で囲こまれた基板21
の表面上にはy−ト絶縁膜28が設けられておシ、この
ff−)絶縁膜28上にはたとえば多結晶シリコンから
なるフローティングf−) (浮遊ダート)29が設け
られている◎さらにこのフローティングp −) 29
上には絶縁膜30が設けられ、この上には同じく多結晶
シリコンカラなるコントロールc−)(fldJ御f−
ト)31が設けられている。上記n+型領領域3にはた
とえばアルミニウムによる“電極32が、n属領域L!
を構成する一方のn型領域24には同じくアルミニウム
による#IL%33がそれぞれ接続される。また第2図
において34−は表面を被う絶縁膜である。
の表面上にはy−ト絶縁膜28が設けられておシ、この
ff−)絶縁膜28上にはたとえば多結晶シリコンから
なるフローティングf−) (浮遊ダート)29が設け
られている◎さらにこのフローティングp −) 29
上には絶縁膜30が設けられ、この上には同じく多結晶
シリコンカラなるコントロールc−)(fldJ御f−
ト)31が設けられている。上記n+型領領域3にはた
とえばアルミニウムによる“電極32が、n属領域L!
を構成する一方のn型領域24には同じくアルミニウム
による#IL%33がそれぞれ接続される。また第2図
において34−は表面を被う絶縁膜である。
すなわち、第2図に示すメモリセルは、ソースあるいは
ドレイン領域となる一方のn型領域仁互を高濃度の領域
24と低濃度の領域25との2つの領域で構成し、この
うち低濃度の領域25が前記チャネル領域22と接する
ように構成されている。
ドレイン領域となる一方のn型領域仁互を高濃度の領域
24と低濃度の領域25との2つの領域で構成し、この
うち低濃度の領域25が前記チャネル領域22と接する
ように構成されている。
このような構成でなるメモリセルにおいて、情報の書込
みを行う場合には一方のn型領域23をドレイン領域、
他方のn属領域L!をソース領域としてそれぞれ使用す
る。すなわち、電極32をドレイン電極、電極33をソ
ース電極トし、ドレイン電極32およびコントロールe
−) J 1に供に高電圧を印加する。この場合、チ
ャネル領域27に+ける電位はソース領域すなわちn型
領域26の電位と等しいか、もしくは極めて近い値の電
位になる。このため、ソース、ドレイン間の電界は集中
的にドレイン領域すなわちn型領域23近傍のチャネル
領域28で強くなシ、この部分でインノ4クトアイオニ
ゼーションによるホットキャリア(エレクトロンホール
対)の発生およびフローティングy−ト28へのエレク
トロンの注入が起こる。この結果、情報の書込みが行な
われる。
みを行う場合には一方のn型領域23をドレイン領域、
他方のn属領域L!をソース領域としてそれぞれ使用す
る。すなわち、電極32をドレイン電極、電極33をソ
ース電極トし、ドレイン電極32およびコントロールe
−) J 1に供に高電圧を印加する。この場合、チ
ャネル領域27に+ける電位はソース領域すなわちn型
領域26の電位と等しいか、もしくは極めて近い値の電
位になる。このため、ソース、ドレイン間の電界は集中
的にドレイン領域すなわちn型領域23近傍のチャネル
領域28で強くなシ、この部分でインノ4クトアイオニ
ゼーションによるホットキャリア(エレクトロンホール
対)の発生およびフローティングy−ト28へのエレク
トロンの注入が起こる。この結果、情報の書込みが行な
われる。
一方、情報の読出しを行なう場合には、情報書込み時と
は逆に一方のn型領域23をソース領域、他方のn型領
域すをドレイン領域としてそれぞれ使用する。すなわち
、電極32をソ−スミ極、電極33をドレイン電極とし
、ソース、ドレイン間に適当な電位嗟(たとえば5V)
を印加した上でコントロールf−ト31に適当な電圧(
たとえば+5V)を印加して閾値VTRを調べることに
よ多情報が読出される。このとき、ドレイン領域となる
n型領域26のうち、チャネル領域27に接する部分が
不純物濃度の低い領域25で構成されているので、ソー
ス。
は逆に一方のn型領域23をソース領域、他方のn型領
域すをドレイン領域としてそれぞれ使用する。すなわち
、電極32をソ−スミ極、電極33をドレイン電極とし
、ソース、ドレイン間に適当な電位嗟(たとえば5V)
を印加した上でコントロールf−ト31に適当な電圧(
たとえば+5V)を印加して閾値VTRを調べることに
よ多情報が読出される。このとき、ドレイン領域となる
n型領域26のうち、チャネル領域27に接する部分が
不純物濃度の低い領域25で構成されているので、ソー
ス。
ドレイン間に印加される電圧の一部をこの部分で受は持
つことができる。このため、ドレイン領域近傍のチャネ
ル領域27に集中する電界を著しく弱めることができる
。
つことができる。このため、ドレイン領域近傍のチャネ
ル領域27に集中する電界を著しく弱めることができる
。
第3図は情報読出し時にドレイン領域となる上記n型領
域26付近に発生す゛る空乏層の状態を説明するための
断面図である。図中、斜線を施した領域がこの実施例の
メモリセルで発生する空乏一層40の領域であシ、低濃
度のn型領域25とチャネル領域27との境界面に対し
て空乏層40は両側に延びた状態となるため、電界の分
布状態は第4図(Nに示すようKなる。これに対して上
記低濃度のn型領域25を設けない場合(第1図に示す
従来のものに対応)、発生する空乏層は破線で示す領域
になシ、チャネル領域27側のみに発生する。これはn
+型領領域24濃度が高く、はぼ金属と同じ性質を持つ
からである。そしてこの時の電界の分布状態は第4図(
B)に示すようKなる。hま、この第4図(4)、(B
)を比較した場合、ソース、ドレイン間の電位差が同じ
であれば広く分布している第4図(A)の方の電界のピ
ーク値が第4図(B)のものよシも低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
のn型領域25を設けることによって、ドレイン領域近
傍のチャネル領域27に集中する電界を著しく弱めるこ
とができる。したがって、この部分におけるイン、+ク
トアイオニゼーションによるホットキャリアの発生が抑
制され、情報の誤書込みを防止することができる。
域26付近に発生す゛る空乏層の状態を説明するための
断面図である。図中、斜線を施した領域がこの実施例の
メモリセルで発生する空乏一層40の領域であシ、低濃
度のn型領域25とチャネル領域27との境界面に対し
て空乏層40は両側に延びた状態となるため、電界の分
布状態は第4図(Nに示すようKなる。これに対して上
記低濃度のn型領域25を設けない場合(第1図に示す
従来のものに対応)、発生する空乏層は破線で示す領域
になシ、チャネル領域27側のみに発生する。これはn
+型領領域24濃度が高く、はぼ金属と同じ性質を持つ
からである。そしてこの時の電界の分布状態は第4図(
B)に示すようKなる。hま、この第4図(4)、(B
)を比較した場合、ソース、ドレイン間の電位差が同じ
であれば広く分布している第4図(A)の方の電界のピ
ーク値が第4図(B)のものよシも低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
のn型領域25を設けることによって、ドレイン領域近
傍のチャネル領域27に集中する電界を著しく弱めるこ
とができる。したがって、この部分におけるイン、+ク
トアイオニゼーションによるホットキャリアの発生が抑
制され、情報の誤書込みを防止することができる。
また、情報読出し時に誤書込みの起こる恐れがないため
、チャネル長を充分に短かくすることができ、これKよ
って情報書込′み時の書込み効率が高められるので、情
報書込み時に印加すべきドレイン電圧、コントロールゲ
ート電圧等の書込み電圧の値を従来よシも低減化するこ
とが可能であシ、例えば情報書込み時に印加する電圧と
、情報読出し時に使用する電圧を供に5V程度とするこ
とが出来る。
、チャネル長を充分に短かくすることができ、これKよ
って情報書込′み時の書込み効率が高められるので、情
報書込み時に印加すべきドレイン電圧、コントロールゲ
ート電圧等の書込み電圧の値を従来よシも低減化するこ
とが可能であシ、例えば情報書込み時に印加する電圧と
、情報読出し時に使用する電圧を供に5V程度とするこ
とが出来る。
第5図はこの発明の他の実施例によるメモリセルの構成
を示す断面図である。この実施例のものでは、情報読出
し時にドレインとなるn型領域51を上層の低濃度のn
型領域52と下層の高濃度のn型領域53との二層構造
にし、下層の討型領域53はソースとなるn型領域23
と供にその不純物濃度を10 〜10 /cmに設定
し、上層のn型領域52の不純物濃度はこれよりも低い
10/国程度以下に設定している。
を示す断面図である。この実施例のものでは、情報読出
し時にドレインとなるn型領域51を上層の低濃度のn
型領域52と下層の高濃度のn型領域53との二層構造
にし、下層の討型領域53はソースとなるn型領域23
と供にその不純物濃度を10 〜10 /cmに設定
し、上層のn型領域52の不純物濃度はこれよりも低い
10/国程度以下に設定している。
このような構成でなるメモリセルにおいて情報の書込み
を行なう場合には、第2図に示す実施例のものと同様K
[極32をドレイン電極、電極33をソース電極として
用いて書込みを行なう。また、情報の読出しを行なう場
合には電極32をソース電極、電極33をドレイン電圧
とし、ソース、ドレイン間に適癌な電位差を印加した上
でコントロールゲート311IC電圧を印加する。この
とき、ドレイン領域となるn型領域51のうち、上層部
が不純物濃度の低い領域52で構成されているので、ソ
ース、ドレイン間に印加される電圧の一部をこの部分で
受は持つととができる。このため、第2図の実施例のも
のと同様にドレイン領域近傍のチャネル領域27に集中
する電界を著しく弱めることができる。
を行なう場合には、第2図に示す実施例のものと同様K
[極32をドレイン電極、電極33をソース電極として
用いて書込みを行なう。また、情報の読出しを行なう場
合には電極32をソース電極、電極33をドレイン電圧
とし、ソース、ドレイン間に適癌な電位差を印加した上
でコントロールゲート311IC電圧を印加する。この
とき、ドレイン領域となるn型領域51のうち、上層部
が不純物濃度の低い領域52で構成されているので、ソ
ース、ドレイン間に印加される電圧の一部をこの部分で
受は持つととができる。このため、第2図の実施例のも
のと同様にドレイン領域近傍のチャネル領域27に集中
する電界を著しく弱めることができる。
第6図は上記第5図のメモリセルにおいて、情報読出し
時にドレイン領域となるn型領域り付近に発生する空乏
層および電位分布状懐を説明するための断面図である。
時にドレイン領域となるn型領域り付近に発生する空乏
層および電位分布状懐を説明するための断面図である。
図中、斜線を施こした領域が空乏層60の領域であシ、
曲線61は等電位面を表わす。図示するように上記空乏
層60は低濃度のn型領域52とチャネル領域27との
境界面に対しては両側に延びた状態となるため、第2図
の場合と同じ理由によシミ界のピーク値を低くすること
ができ、これによってドレイン領域近傍のチャネル領域
27に集中する電界を著しく弱めることができる。さら
Kこの実施例のものではドレイン領域の下層部には不純
物濃度の高いn型領域53が設けられておシ、等電位面
を表わす曲線61が図示のように傾斜している。このた
め、ソース領域からのキャリアの流れは図中矢印で示す
ように曲線61の傾斜に対して交差する方向に曲げられ
、基板2ノの表面に集中しようとする電流路を基板21
の内部に拡散させる働きがあるので、基板21のより深
い部分でイン・母りトアイオニゼーションが起こるよう
Kなる。
曲線61は等電位面を表わす。図示するように上記空乏
層60は低濃度のn型領域52とチャネル領域27との
境界面に対しては両側に延びた状態となるため、第2図
の場合と同じ理由によシミ界のピーク値を低くすること
ができ、これによってドレイン領域近傍のチャネル領域
27に集中する電界を著しく弱めることができる。さら
Kこの実施例のものではドレイン領域の下層部には不純
物濃度の高いn型領域53が設けられておシ、等電位面
を表わす曲線61が図示のように傾斜している。このた
め、ソース領域からのキャリアの流れは図中矢印で示す
ように曲線61の傾斜に対して交差する方向に曲げられ
、基板2ノの表面に集中しようとする電流路を基板21
の内部に拡散させる働きがあるので、基板21のより深
い部分でイン・母りトアイオニゼーションが起こるよう
Kなる。
このような理由から、この実施例のものでもドレイン領
域となるn型領域ロ一部分にオケルイン/fクトアイオ
ニゼーションの発生が防止でき、またたとえ発生したと
しても基板21内部の深い部分であるために1このとき
に、たとえホットキャリアが発生したとしてもフローテ
ィング?−ト29Kまで達する恐れはな□く、情報の誤
書込みを防止することができる。
域となるn型領域ロ一部分にオケルイン/fクトアイオ
ニゼーションの発生が防止でき、またたとえ発生したと
しても基板21内部の深い部分であるために1このとき
に、たとえホットキャリアが発生したとしてもフローテ
ィング?−ト29Kまで達する恐れはな□く、情報の誤
書込みを防止することができる。
第7図はこの発明のさらに他の実施例によるメモリセル
の構成を示す断面図である。この実施例のものでは前記
第2図中のn型領域23に隣接するように基板21と同
導電型でこれよシも不純物濃度の高いp+型領領域35
設け、情報書込み時における書込み効率を高めるように
したものである。すなわち、この様な構成とすることに
よって、n型領域23をドレイン領域、n型領域26−
をソース領域として用いて情報を書込む場合、新たに設
けたp+型領領域35部分に電界が集中し易くなシこの
部分でインパクトアイオニゼーションが起き易くなって
書込み効率が高められる。一方、層型領域23をソース
領域、n型領域Uをドレイン領域として用いる情報の読
出し時には、上記p+型領領域5はソース領域となるn
型領域23に隣接してbるので、その存在は読出し特性
にほとんど影響せずまた誤書込みを起こす恐れもな騒。
の構成を示す断面図である。この実施例のものでは前記
第2図中のn型領域23に隣接するように基板21と同
導電型でこれよシも不純物濃度の高いp+型領領域35
設け、情報書込み時における書込み効率を高めるように
したものである。すなわち、この様な構成とすることに
よって、n型領域23をドレイン領域、n型領域26−
をソース領域として用いて情報を書込む場合、新たに設
けたp+型領領域35部分に電界が集中し易くなシこの
部分でインパクトアイオニゼーションが起き易くなって
書込み効率が高められる。一方、層型領域23をソース
領域、n型領域Uをドレイン領域として用いる情報の読
出し時には、上記p+型領領域5はソース領域となるn
型領域23に隣接してbるので、その存在は読出し特性
にほとんど影響せずまた誤書込みを起こす恐れもな騒。
第8図および第9図はそれぞれこの発明の異なる他の実
施例によるメモリセルの構成を示す断面図である。上記
した第2図、第5図、第7図の各実施例では、情報の読
出し時にドレイン領域として用いられるn型領域26.
51として高濃度の領域と低濃度の領域を設けることK
よって、ドレイン領域近傍のチャネル領域22に集中す
る電界を低減するようにしている。ところが、この様に
チャネル領域27中に集中する電界を低減せしめる手段
としては、情報読出し時にドレイン領域となる領域の深
さく拡散深さ、イオン注入深さ等)を極めて浅く形成す
ることでも達成できる。そこで第8図に示すものでは、
n型領域23の深さよシも浅いn型領域36をソースあ
るいはドレイン領域として設けるようにしている。また
、第9図に示すものでは、基板21の表面上に金属また
は金属シリサイドからなる導体層37を形成し、この導
体層32と基板2ノとのショットキー接合によって基板
21との界面にソースあるいはドレイン領域に相当する
ものを形成している。このように極めて浅いn+型領領
域36るいはこれに相当するものを設けることによって
、ソース、ドレイン間に流れるキャリアはドレイン領域
(n+型領領域36近傍においてドレイン領域の表面の
みならず、ドレイン領域の下面に分散して流れ込む。こ
の結果、ドレイン領域近傍のチャネル領域27に集中す
る電界は弱められる。
施例によるメモリセルの構成を示す断面図である。上記
した第2図、第5図、第7図の各実施例では、情報の読
出し時にドレイン領域として用いられるn型領域26.
51として高濃度の領域と低濃度の領域を設けることK
よって、ドレイン領域近傍のチャネル領域22に集中す
る電界を低減するようにしている。ところが、この様に
チャネル領域27中に集中する電界を低減せしめる手段
としては、情報読出し時にドレイン領域となる領域の深
さく拡散深さ、イオン注入深さ等)を極めて浅く形成す
ることでも達成できる。そこで第8図に示すものでは、
n型領域23の深さよシも浅いn型領域36をソースあ
るいはドレイン領域として設けるようにしている。また
、第9図に示すものでは、基板21の表面上に金属また
は金属シリサイドからなる導体層37を形成し、この導
体層32と基板2ノとのショットキー接合によって基板
21との界面にソースあるいはドレイン領域に相当する
ものを形成している。このように極めて浅いn+型領領
域36るいはこれに相当するものを設けることによって
、ソース、ドレイン間に流れるキャリアはドレイン領域
(n+型領領域36近傍においてドレイン領域の表面の
みならず、ドレイン領域の下面に分散して流れ込む。こ
の結果、ドレイン領域近傍のチャネル領域27に集中す
る電界は弱められる。
なお、この発明は上記した各実施例に限定されるもので
はない。たとえば上記各実施例ではメモリセルとしてn
チャネルの場合について説明したが、これはpチャネル
のものに実施できることはいうまでもなくpチャネルの
ものでも同様の効果を得ること\ができる。
はない。たとえば上記各実施例ではメモリセルとしてn
チャネルの場合について説明したが、これはpチャネル
のものに実施できることはいうまでもなくpチャネルの
ものでも同様の効果を得ること\ができる。
このように各実施例のメモリセルでは情報の誤書込みが
生じに<<、情報書込み時に印加すべき書込み電圧の値
の低減化を図ることができる。また、これによシチャネ
ル長の縮少化が可能であるので、スイッチング速度を速
くすることができる。
生じに<<、情報書込み時に印加すべき書込み電圧の値
の低減化を図ることができる。また、これによシチャネ
ル長の縮少化が可能であるので、スイッチング速度を速
くすることができる。
以上説明したようにこの発明によれば、スイッチング速
度が速く、かつ情報の誤書込みが生じに<<、また情報
書込み時に印加すべき書込み電圧の値の低減化を図るこ
とができる情報記憶用半導体装置が提供できる。
度が速く、かつ情報の誤書込みが生じに<<、また情報
書込み時に印加すべき書込み電圧の値の低減化を図るこ
とができる情報記憶用半導体装置が提供できる。
第1図はEPROMの従来のメモリセルを示す断面図、
第2図はこの発明の一実施例の構成を示す断面図、第3
図および第4図はそれぞれ上記実施例を説明するだめの
もので、第3図は断面図、第4図は電界の分布状態図、
第5図はこの発明の他の実施例の構成を示す断面図、第
6図はこの実施例を説明するため、の、断面図、第7図
はこの発明のさら(C他の実施例の構成を示す断面図、
第8図および第9図はそれぞれこの発明の異なる他の実
施例の構成を示す断面図である。 2)・・・p型のシリコン桓結晶半導体基板、22・・
・フィールド絶縁膜、23.24.36.53・・・n
型領域、25.26.51.52・・・n型領域、2
7・・・チャネル領域、28・・・ダート絶縁膜、29
・・・フローティングダート(浮遊ケ”−))、30゜
34・・・絶縁膜、31・・・コントロールダート(制
御ダート)、32.33・・・電極、35・・・p型領
域、37・・・導体層、40.60・・・空乏層、61
・・・等電位面を表わす曲線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 第4図 (A) CB)
第2図はこの発明の一実施例の構成を示す断面図、第3
図および第4図はそれぞれ上記実施例を説明するだめの
もので、第3図は断面図、第4図は電界の分布状態図、
第5図はこの発明の他の実施例の構成を示す断面図、第
6図はこの実施例を説明するため、の、断面図、第7図
はこの発明のさら(C他の実施例の構成を示す断面図、
第8図および第9図はそれぞれこの発明の異なる他の実
施例の構成を示す断面図である。 2)・・・p型のシリコン桓結晶半導体基板、22・・
・フィールド絶縁膜、23.24.36.53・・・n
型領域、25.26.51.52・・・n型領域、2
7・・・チャネル領域、28・・・ダート絶縁膜、29
・・・フローティングダート(浮遊ケ”−))、30゜
34・・・絶縁膜、31・・・コントロールダート(制
御ダート)、32.33・・・電極、35・・・p型領
域、37・・・導体層、40.60・・・空乏層、61
・・・等電位面を表わす曲線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 第4図 (A) CB)
Claims (6)
- (1)半導体基体と、この半導体基体の表面領域に互い
に分離して設けられそれぞれソースあるいはドレイン領
域となる第1.第2領域と、上記第1.1!2領域間の
チャネル領域と、少なくとも上記チャネル領域上に積層
される浮遊ダートおよび制御f−)と、上記第1領域に
設けられ、上記第1.第2領域間に電位差が印加7され
た際に第1領域近傍の上記チャネル領域に加わる電界を
′低減せしめる電界低減手段とを具備したことを特徴と
する情報記憶用半導体装置。 - (2)前記第1.第2領域のうち、情報書込時には第1
領域をソース領域、第2領域をドレイン領域、として用
い、情報読出時には第1領域をドレイン領域、!2領域
をソース領域として用いるようにした特許請求の範囲第
1項に記載の情報記憶用半導体装置。 - (3)前記電界低減手段が、前記第1領域のうち少なく
とも前記チャネル領域に接する部分の不純物濃度を他の
部分よシも低くすることによって構成されている特許請
求の範囲第1項に記載の情報記憶用半導体装置。 - (4)前記電界低減手段が、前記第1領域のうち少なく
とも前記チャネル領域に接する部分が上層および下層の
二層構造よルなシ、上層の不純物濃度を下層の不純物濃
度よりも低くすることによって構成されている特許請求
の範囲第1項に記載の情報記憶用半導体装置。 - (5)前記電界低減手段が、前記第1領域のうち少なく
とも前記チャネル領域に接する部分の深さを前記第2領
域の深さよりも浅くすることによって構成される特許請
求の範囲第1項に記載の情報記憶用半導体装置。 - (6)前記電界低減手段が、前記第1領域を半導体と金
属または金属シリサイドとのショットキー接合によって
形成することによシ構成される特許請求の範囲第1項に
記載の情報記憶用半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58001921A JPS59126674A (ja) | 1983-01-10 | 1983-01-10 | 情報記憶用半導体装置 |
US06/563,101 US4665418A (en) | 1983-01-10 | 1983-12-16 | Semiconductor memory device |
DE3346831A DE3346831C2 (de) | 1983-01-10 | 1983-12-23 | Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58001921A JPS59126674A (ja) | 1983-01-10 | 1983-01-10 | 情報記憶用半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59126674A true JPS59126674A (ja) | 1984-07-21 |
JPH0256818B2 JPH0256818B2 (ja) | 1990-12-03 |
Family
ID=11515053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58001921A Granted JPS59126674A (ja) | 1983-01-10 | 1983-01-10 | 情報記憶用半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4665418A (ja) |
JP (1) | JPS59126674A (ja) |
DE (1) | DE3346831C2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6124282A (ja) * | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
JPS61166176A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体記憶装置 |
JPS62139199A (ja) * | 1985-12-12 | 1987-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
JPS63260179A (ja) * | 1987-04-17 | 1988-10-27 | Sony Corp | 半導体不揮発性メモリ装置 |
JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
US4882707A (en) * | 1986-10-27 | 1989-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semi-conductor memory device with double gate structure |
US7622343B2 (en) | 1992-10-30 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5352620A (en) * | 1984-05-23 | 1994-10-04 | Hitachi, Ltd. | Method of making semiconductor device with memory cells and peripheral transistors |
US4918501A (en) * | 1984-05-23 | 1990-04-17 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
JP2555027B2 (ja) * | 1986-05-26 | 1996-11-20 | 株式会社日立製作所 | 半導体記憶装置 |
US5189497A (en) * | 1986-05-26 | 1993-02-23 | Hitachi, Ltd. | Semiconductor memory device |
JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
US4835740A (en) * | 1986-12-26 | 1989-05-30 | Kabushiki Kaisha Toshiba | Floating gate type semiconductor memory device |
JPS63211767A (ja) * | 1987-02-27 | 1988-09-02 | Toshiba Corp | 半導体記憶装置 |
KR890001099A (ko) * | 1987-06-08 | 1989-03-18 | 미다 가쓰시게 | 반도체 기억장치 |
US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
US4861730A (en) * | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
JP2755613B2 (ja) * | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
US5759897A (en) * | 1996-09-03 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region |
JP2002184877A (ja) * | 2000-12-15 | 2002-06-28 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
JP4822841B2 (ja) * | 2005-12-28 | 2011-11-24 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1225227A (ja) * | 1969-03-24 | 1971-03-17 | ||
JPS5228277A (en) * | 1975-08-28 | 1977-03-03 | Toshiba Corp | Non-voltatile semiconductor memory device |
GB1569897A (en) * | 1975-12-31 | 1980-06-25 | Ibm | Field effect transistor |
JPS54124688A (en) * | 1978-03-20 | 1979-09-27 | Nec Corp | Insulating gate field effect transistor |
US4258378A (en) * | 1978-05-26 | 1981-03-24 | Texas Instruments Incorporated | Electrically alterable floating gate memory with self-aligned low-threshold series enhancement transistor |
JPS56104473A (en) * | 1980-01-25 | 1981-08-20 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
JPS571258A (en) * | 1980-06-02 | 1982-01-06 | Matsushita Electronics Corp | Insulated gate semiconductor device |
JPS58140165A (ja) * | 1982-02-15 | 1983-08-19 | Rohm Co Ltd | 電界効果半導体装置 |
-
1983
- 1983-01-10 JP JP58001921A patent/JPS59126674A/ja active Granted
- 1983-12-16 US US06/563,101 patent/US4665418A/en not_active Expired - Lifetime
- 1983-12-23 DE DE3346831A patent/DE3346831C2/de not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6124282A (ja) * | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
JPS61166176A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体記憶装置 |
US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
JPS62139199A (ja) * | 1985-12-12 | 1987-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
US4882707A (en) * | 1986-10-27 | 1989-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semi-conductor memory device with double gate structure |
JPS63260179A (ja) * | 1987-04-17 | 1988-10-27 | Sony Corp | 半導体不揮発性メモリ装置 |
JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
US7622343B2 (en) | 1992-10-30 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same |
Also Published As
Publication number | Publication date |
---|---|
US4665418A (en) | 1987-05-12 |
DE3346831A1 (de) | 1984-07-12 |
DE3346831C2 (de) | 1996-01-25 |
JPH0256818B2 (ja) | 1990-12-03 |
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