JP5939703B2 - 複合誘電体ゲートmosfet構造を有す感光検出器およびその信号読み取り方法 - Google Patents
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Description
□最大ピクセル密度 10k×10k (DALSA)
□最小ピクセルサイズ 2.4μm (e2V) 縮小不可。
□ウェル容量 1000e−/μm2
典型的CMOS−APS撮像素子の技術的パラメータ(CMOS−APSピクセル単位の機能には、光電子の収集、蓄積、増幅、リセット、およびアドレス選定が含まれる。)は以下の通りである。
□最大ピクセル密度 4k×4k(0.18μmCMOS製造工程、Raythoeon他)
□最小ピクセルサイズ 2.8μm(0.25CMOS製造工程、Panasonic) 縮小は難しい。
□ウェル容量 3000e−/μm2
1)CCDは撮像の間に電荷を物理的に転送する必要があるため、撮像速度を上げることが難しい。
2)製造良品率が低い。MOSコンデンサの縦続構造および電荷を転送する必要性から、一連のCCDピクセル単位の中に故障したMOSがあると電荷の転送に影響が生じ、続くピクセル単位が正常に動作できない。通常、黒い縞、白い縞、または線条が現れる。従って、CCDの製造における加工要求は非常に高くなり、そのため、通常、製造良品率が低く製造コストが高くなる。
3)ピクセルユニットのサイズを更に縮小することは難しい。電荷を転送する間で同じ信号対雑音比を維持するためには、ピクセルユニットのサイズを小型化するにはより薄い酸化窒化物(ON)が必要であり、かつONの品質が変化してはならない。従って、ピクセル単位のサイズを更に拡大縮小することは非常に難しい。加えて、エッジ効果もピクセル単位の更なる小型化を制限する。
本発明は、新たな検出器構造およびその動作原理、特に複合誘電体ゲートMOSFET構造を持つ新たな感光検出器およびその信号読み取り方法を提案するものである。その検出範囲は赤外線および紫外線波長を含む。
複合誘電体ゲートMOSFET構造を持つ感光検出器は、ソースとドレインを形成するためにp型半導体基板(1)の上部の2つの側面上に位置するn型半導体領域(2)、下層にある誘電体層(5)、光電子蓄積層(8)、上部誘電体層(6)、およびコントロールゲート(7)を順番に基板上に含む。前述の光電子蓄積層(8)は多結晶シリコン、Si3N4、InGaN、金属膜等の電子伝導体および半導体であってもよく、コントロールゲート(7)は多結晶シリコン、金属、または透明導電電極であってもよい。
光電子の読み取りおよび増幅:
ソースと基板を接地し、ドレインに適切な正電圧を印加する。MOSFET検出器が確実に線形領域で動作するようにゲート電圧を調整する。露光の前後で出力ドレイン電流を直接測定し比較することにより、光信号の強度を測定することができる。
ドレイン電流の変化と収集された光電子の数との関係は、以下の通りである。
ゲートに負電圧を印加し、基板を接地する。負電圧が十分に高ければ、光電子蓄積層中の光電子はp型基板の中に入り込む。
光電子蓄積層(8)には分割構造が用いられ、上部誘電体(6)は光電子蓄積層をソースとドレインから絶縁し、コントロールゲート(7)が上部誘電体の上にあり、絶縁側壁(9)がコントロールゲートの2つの側面上にあり、基板またはゲート表面は波長を検出するために透明または半透明でなければならない。
ここにおいて、チャンネルに近いソースとドレインの両領域は高濃度にドープされたp型ポケット(3)で取り囲まれ、ソースとドレインの延長部としてのn型LDD領域(4)がチャンネルの2つの側面上に位置する。
ここにおいて、収集された光電子の数を正確に記録するために、光電子の数の読み取りが露光の前後で行われる。
露光の前に、2つの異なるコントロールゲート電圧VCG1およびVCG2をそれぞれ印加し、そしてドレイン電流IDS1およびIDS2を測定すると、以下のように露光前の相互コンダクタンスが得られる。
露光の後に、電子移動度の変動を補正するために、また2つの異なるコントロールゲート電圧VCG1およびVCG2をそれぞれ印加し、そしてドレイン電流I* DS1およびI* DS2を測定すると、以下のように露光後の相互コンダクタンスが得られる。
最後に、電荷蓄積層における露光前後での電荷数の変化は、ゲート電圧VCG1印加時のドレイン電流IDS1およびI* DS1の式で得ることができる。
ゲートに正の電圧を印加すると、p型基板の中に電子の空乏領域が生じる。入射した光子が空乏領域中に吸収される際に、光電子が発生する。ゲート電圧で駆動され、光電子がチャンネルと下部絶縁層との間の境界面に向かって移動する。ゲート電圧を上げると、それが十分に高い場合は、光電子はF−Nトンネリングメカニズム(光子エネルギーが基板半導体と下部絶縁層の間の伝導帯のエネルギー差ΔECよりも大きいと、光電子が電子蓄積層に直接入り込む)により光電子蓄積層に入り込む。光電子を収集している間、電子が蓄積層に入り込むことを防止するために、ソースとドレインは浮いていなければならない。収集した光電子が蓄積層に蓄積された後、検出器の閾値電圧はシフトする、すなわちドレイン電流が変化する。露光の前後でドレイン電流の変化を測定することにより、蓄積層中の光電子の数を得ることができる。
ここにおいて、第1の、すなわち下部誘電体材料(5)には、SiO 2 1〜10nm、Si 3 N 4 1〜10nm、HfO 2 、Al 2 O 3 、ZrO 2 、Y 2 O 3 、BaTiO 3 、ZrSiO 4 、またはTa 2 O 3 、これらの等価酸化物厚さ1〜10nm、またはAlGaN 1〜100nmを使用する。
第2の、すなわち上部誘電体材料(6)には、SiO 2 /Si 3 N 4 /SiO 2 、その等価酸化物厚さ12〜20nm、SiO 2 /Al 2 O 3 /SiO 2 、その等価酸化物厚さ10〜100nm、HfO 2 、Al 2 O 3 、ZrO 2 、Y 2 O 3 、BaTiO 3 、ZrSiO 4 、またはTa 2 O 3 、これらの等価酸化物厚さ12〜20nm、またはAlGaN 1〜100nmを使用する。
光電子蓄積層材料(8)には、多結晶シリコン 10〜200nm、Si 3 N 4 3〜10nm、AlGaN 10〜200nmを使用する。
コントロールゲート材料(7)には、多結晶シリコン 10〜200nm、ITO 3〜10nm、金属、または透明電極を使用する。
ここにおいて、検出器アレイのユニットは、複合誘電体ゲートMOSFETで構成される。
ここにおいて、第1のすなわち下部絶縁誘電体にはSiO 2 1〜10nmを使用し、第2のすなわち上部絶縁誘電体にはSiO 2 /Si 3 N 4 /SiO 2 またはSiO 2 /Al 2 O 3 /SiO 2 、その等価酸化物厚さ12〜20nmを使用し、光電子蓄積層材料には多結晶シリコン 10〜200nmを使用し、コントロールゲート材料には多結晶シリコンを使用する。
ここにおいて、第1のすなわち下部絶縁誘電体にはSiO 2 1〜10nmを使用し、第2のすなわち上部絶縁誘電体にはSiO 2 10〜20nmを使用し、光電子蓄積層材料にはSi 3 N 4 10〜20nmを使用し、コントロールゲート材料には多結晶シリコンを使用する。
ここにおいて、コントロールゲートにはタングステンを使用し、上部絶縁誘電体にはAl 2 O 3 10nmを使用し、光電子蓄積層材料にはSi 3 N 4 3〜10nmを使用し、下部絶縁誘電体にはSiO 2 1〜10nmを使用する。
ここにおいて、コントロールゲートには多結晶シリコンを使用し、上部絶縁誘電体にはSiO 2 10〜20nmを使用し、光電子蓄積層材料には多結晶シリコン 1〜200nmを使用し、下部絶縁誘電体には高誘電率材料、その等価SiO 2 厚さ1〜5nmを使用する。
ここにおいて、コントロールゲートには金属を使用し、上部絶縁誘電体にはSiO 2 10〜100nmを使用し、光電子蓄積層材料にはInGaN 10〜200nmを使用し、下部絶縁誘電体にはAlGaN 1〜100nmを使用し、基板材料にはAlGaNを使用する。
CCDおよびCMOS−APSと比べて、複合誘電体ゲートMOSFET構造を持つ感光検出器はCCDとCMOS−APSの多くの長所を持っているが、またこれらが持つ多くの欠点を克服しており、次世代の撮像素子の理想的な選択である。その特徴と長所は以下の通りである。
フラッシュ技術における現在の複合誘電体ゲートMOSFETのサイズは、約4〜10F2(Fはリソグラフィの最小スケールである)。45nmのリソグラフィ技術の下では、複合誘電体ゲートMOSFET構造を持つ感光検出器の面積は0.02μm2程の小ささで、すなわち1μm2の中に約50の感光検出器があることになる。これに対し、1つのCCDピクセルの最小サイズは約2×2μm2で、一方CMOS−APSでは1×1μm2である。複合誘電体ゲートMOSFETが小型化し続けると、複合誘電体ゲートMOSFET構造を持つ感光検出器の解像度は更に増えることになる。
表1に、異なるプロセス技術における複合誘電体ゲートMOSFET構造を持つ感光検出器の面積を示す。今の写真フィルムの最小解像度は約0.1μmであり、複合誘電体ゲートMOSFET構造を持つ感光検出器が更に小型化すると、CCDおよびCMOS−APSが達成できない解像度が得られることになる。複合誘電体ゲートMOSFET構造を持つ感光検出器の電子撮像の品質は、写真フィルム並みあるいはそれを凌ぐものとなり、物理的解像度は光学的解像度よりも高くなる。
複合誘電体ゲート構造を持つ感光検出器の製造工程は、標準的な複合誘電体ゲートMOSFETと同じである。複合誘電体ゲート構造を持つ感光検出器は、標準的複合誘電体ゲートMOSFETの製造工程を微調整することにより製造できる。
複合誘電体ゲートMOSFET構造を持つ感光検出器の検出メカニズムはCCDと同じであるため、リーク電流は感光ダイオードを用いるCMOS−APSよりも1〜2桁少ない。
光電子をCCDに収集するメカニズムと同様であるが、複合誘電体ゲートMOSFET構造を持つ感光検出器では、発生した光電子をチャンネルの代わりに光電子蓄積層に蓄積する。閾値電圧を測定することにより(すなわち、電荷蓄積層中の電荷の数)、信号を読み取ることができる。CCDのように光電子を転送する必要がないため、撮像速度がCMOS−APSと同じでCCDよりも速い。
複合誘電体ゲートMOSFET構造を持つ感光検出器では光電子を転送する必要がないため、どの1つのピクセルに欠陥があっても他のピクセルに影響せず、感光検出器は加工不良に影響されにくく、広い面積の検出器アレイを製造するのに適している。NORまたはNANDのような様々なアレイ構造を形成するために用いることができる。
信号読み取りプロセスが蓄積された光電子の数に影響しないため、感光検出器は多数の信号読み取りを支援する。
実際に、コントロールゲート電圧を変化させることにより出力信号を調整することができるため、出力信号のダイナミックレンジを異なるコントロールゲート電圧を用いて広げることができる。これはCCDとCMOS−APSが持っていない長所である。
本発明の感光検出器は露光前後で2回信号読み取りをする方法を採用して電気信号量を正確に識別する。すなわち露光前後で同じバイアスがかかっている状態でドレイン電圧を測定することにより、光電子蓄積層中の電荷の変化を得ることができ、収集された光電子の数を正確に読み取ることができる。これによりゲート酸化物トラップおよび界面トラップ密度の変化を補正することができる。
1)光電子収集と信号取得:
1.光電子の生成。光子hv>半導体Eg(またはEg+ΔEc)であれば、光子は半導体に吸収され、電子を価電子帯から伝導帯に励起することができる。
2.光電子の転送。ゲート電圧が基板電圧よりも高ければ、光電子は基板と下部誘電体との間の境界面を移動する。ゲートと基板との間の電圧差が正の電圧で光子hv>半導体Eg+ΔEcであれば、励起された光電子は光電子蓄積層に直接侵入できる。
3.光電子のトンネリング。下部誘電体における電界が十分に高い場合、光電子は光電子蓄積層に入り込むことができる。
4.光電子の蓄積。上部誘電体における電界が比較的低ければ、光電子を蓄積層に蓄積することができる。
複合誘電体ゲートMOSFET構造を持つ新たな検出器の各ピクセルユニットの構造は以下の通りである。n型領域がp型半導体基板の上部の2つの側面に位置してソースとドレインを形成し、1つの光電子蓄積層を挟む2つの誘電体層がp基板の上部の上にある。前述の検出器の光電子の読み取りおよび増幅工程は次の通りである。
ドレイン電流の変化と収集した光電子の数との間の関係は以下の式で表される。
検出器ゲートに負の電圧が印加され、基板が接地される。負の電圧が十分に高ければ、光電子蓄積層中の光電子は通り抜けてp型基板に戻る。
ゲートに正の電圧を印加すると、p型基板内に空乏領域が生じる。空乏領域に入射する光子が吸収されると、光電子が発生する。光電子は、ゲート電圧の下ではチャンネルと下部誘電体の境界面に移動する。ゲート電圧を上げて十分な高さになると、光電子がF−Nトンネリングメカニズムにより光電子蓄積層に入り込む。光子エネルギーが基板半導体と下部誘電体との間の伝導帯エネルギー差ΔECよりも高ければ、光電子は電子蓄積層に直接入り込む。詳細なプロセスを図4に示す。プロセス1は、チャンネル表面の光電子がFNトンネリングメカニズムにより下部誘電体を通り抜け蓄積層に入り込むことを示しており、プロセス2は、チャンネル表面の光電子が直接トンネリングメカニズムにより下部誘電体を通り抜け蓄積層に入り込むことを示している。光電子を収集する間、ソースとドレインは浮いた状態にして、これらから蓄積層に電子が入り込むことを防止しなければならない。第2の誘電体における電界が低い場合、光電子が蓄積層に蓄積される。収集された光電子が蓄積層に蓄積された後、検出器の閾値電圧がシフトする、すなわちドレイン電流が変化する。こうして、露光の前後のドレイン電流の変化を測定することにより、蓄積層中の光電子の数を得ることができる。
基板とソースを接地し、ドレインに適切な正電圧VDを印加して、ゲート電圧VGを調整することによりMOSFET検出器を線形領域で動作させる。露光の前後のドレイン電流の変化を測定することにより、蓄積層中の光電子の数を得ることができる。しかし、光電子の収集および蓄積の間、光電子はSiO2などの下部誘電体を通り抜け蓄積層に入り込む。高いエネルギーを持つ光電子はSiO2を劣化させることがある。その結果、Si−O結合が壊れ、トラップが発生し、電子を捕捉した後に固定電荷となることがある。同時に、p基板とSiO2の間に界面準位が生じる。光電子が固定電荷および界面準位近くですばやく移動する場合、散乱効果により移動度が変化する。露光の前後の2つのドレイン電流を比較して光電子の数を得る方法を用いる場合、すなわち式(a)に示す方法を直接採用する場合、得られた光電子の数は、移動度変化を無視することにより不正確かもしれない。移動度変化を補正し光電子の数を正確に読み取るために、露光の前後の2回読む方法が用いられる。露光の前に、2つの異なる電圧VCG1とVCG2をそれぞれコントロールゲートに加え、ドレイン電流IDS1とIDS2を測定すると、露光前の相互コンダクタンスβ1 CGを得ることができる。露光後に、電子移動度の変動を補正するため、同様に、2つの異なる電圧VCG1とVCG2をそれぞれコントロールゲートに加え、ドレイン電流I* DS1とI* DS2を測定すると、露光後の相互コンダクタンスβ2 CGを得ることができる。最終的に、電荷蓄積層中の露光前後の電荷数、すなわち収集された光電子の数の変化が、ゲート電圧VCG1印加時のドレイン電流IDS1およびI* DS1を用いることにより得られる。従って、1回の読み取り方法における電子移動度の変動に起因する誤差を補正することができる。
同様に、ソースと基板を接地し、ドレインに適切な正電圧VDを印加して、ゲート電圧VGを調整することにより閾値以下の領域でMOSFETを確実に動作させる。露光の前後でSiO2内の捕獲電荷密度と界面準位の不一致を補正するために、露光の前後の2回で読み取ることにより収集された電荷の数をそれぞれ得ることができる。
検出器ゲートに負の電圧が印加され、基板が接地される。負の電圧が十分に高ければ、光電子蓄積層中の光電子はp型基板に入り込む。
[1].線形領域で動作する検出器
基板とソースを接地し、ドレインに適切な正電圧VDを印加して、ゲート電圧VGを調整することにより線形領域でMOSFET検出器を動作させる。露光前後の出力ドレイン電流をそれぞれ直接測定し比較することにより、光信号強度を測定することができる。ドレイン電流の変化と収集された光電子の数との関係は、以下の式で表される。
式(b)、(c)および(d)を用いることで、露光後に収集された光電子の数を正確に読み取ることができ、電子移動度の変動に起因する誤差を補正することができる。
適切な正電圧VDをドレインに印加し、ゲート電圧VGを調整することにより閾値以下の領域でMOSFET検出器が確実に動作させる。VDS≫KT/qが満たされれば、ドレイン電流は、
負の電圧Vgをゲートに印加し基板を接地すると、負の電圧Vgが上昇し、光電子は蓄積層から抜け出て正孔が蓄積層に入り込む。このように、この方法を用いて検出器をリセットすることができる。適用する際は、過剰消去問題を考慮し、プログラミングと組み合わせて閾値電圧を調整することができる。図9は詳細なリセット工程を示す。閾値Vtrefを基準として持つMOSFETを選び、ゲート電圧とドレイン電圧を印加してから、ドレイン電流Idrefを測定する。他の素子にも同じ電圧を印加してリセットさせて、ドレイン電流Idiを測定する。IdiとIdrefの間の最大電流偏差をεとする。電流偏差がεよりも小さい場合、検出器のリセットは完了し、小さくない場合は消去と書き込みにより閾値を適正値に調整することができる。
フラッシュメモリにおける複合誘電体ゲートMOSFET製造法は今や成熟技術になった。1Gbのフラッシュメモリには109個のMOSFETセルが入っている。過去10年間に、本発明で用いることができる様々なMOSFETアレイアーキテクチャが発明されてきた。MOSFET技術について、図7と図8は、2つの利用可能なアレイアーキテクチャを示す。
複合誘電体ゲートMOSFET検出器の撮像操作の後、収集された光電子は複合誘電体ゲート内に転送される。結果として、感光MOSFETの閾値電圧が上昇する。次の撮像の前に、複合誘電体ゲートMOSFETユニットの全てを、蓄積層内の電子を消去することにより基準値近傍にリセットし、ユニット毎の閾値電圧差を小さい範囲に確実に抑えるようにしなければならない。リセットの手順は次の通りである。感光MOSFETのコントロールゲートに負の電圧Vgを印加し、基板とソースに正の電圧を印加し、Vgを上げて光電子を蓄積層から抜け出させるまたは正孔を蓄積層に入り込ませる。このようにして、低減目標を達成するようにこの検出器の閾値電圧を下げる。具体的に適用する際は、過剰消去を考慮する必要がある。この問題を解決するために、チャンネルホット電子注入(CHE)およびFNトンネリングプログラミングを組み合わせて、閾値電圧を調整することができる。図9はリセットの具体的なプロセスを示す。基準として閾値電圧Vtrefを持つMOSFETを選び、リセットされる複合誘電体ゲートMOSFETの初期閾値電圧がVt0であるとして、同じ電圧Vbiasを印加してからドレイン電流Id0を測定する。一連の「消去」および「プログラミング」操作の後、この複合誘電体ゲートMOSFETの閾値電圧と出力電流は、それぞれVtiとIdiである。εをIdiとIdrefとの最大電流偏差として設定する。電流偏差がεより小さければ、検出器のリセットは完了しており、小さくなければ、「消去」および「プログラミング」操作を続ける。検出器のどの複合誘電体ゲートMOSFETの閾値電圧も、このリセット操作を通じて基準閾値電圧に近づけることができる。
(1)光電子の収集:複合誘電体ゲートMOSFETのソースとドレインを浮かせて、正のバイアスパルスをゲートと基板の間に加えると、電子のない空乏領域が下部誘電体の下のp型半導体の表面に形成され、非平衡状態となる。空乏領域における温度平衡状態を取り戻すためには、以下の3つの供給源からの電子注入が必要である。1)空乏領域内で、下部誘電体の境界面における深いエネルギーレベルによって発生する基板電流、2)拡散領域における注入電子によって発生する電流、3)外からの注入される光子を吸収する半導体によって生成される光電子。光子の注入がない場合は、平衡状態に回復するために典型的に10ms〜1s必要である。平衡状態に戻ると、空乏領域は無くなる。光子が空乏領域に注入されると、エネルギーがエネルギーギャップよりも大きい光子は半導体に吸収されるため、p型半導体内の価電子帯の電子は伝導帯に励起され、光電子を発生する。印加したゲート電圧パルス幅が回復時間より短ければ、外から注入された光子によって生成された光電子は、p基板と下部誘電体層の境界面まで誘導されてゲート電圧によって電荷ポケットを形成する。この時、すぐにゲート電圧を上げて下部誘電体層内に十分大きい電界を発生させると、収集された光電子は複合誘電体ゲート蓄積層に入り込む。光電子の収集の間、収集された光電子がn型ソースとドレインに漏れ出るのを防ぐために、ポケット注入を用いてドレインと同様にp型半導体とn型ソースの間にp+遷移領域を形成する。このようにして、p+遷移領域とp型基板の間に比較的高い障壁が形成され、ソースとドレインに光電子が漏れ出ることを防ぐ。注意すべきこととして、光電子が蓄積層に移動するプロセスの間、ソースとドレインからの電子も蓄積層に入り込み大きな暗電流が発生する。この暗電流を抑制するため、低濃度ドープされたn型ソースとドレインの延長領域(LDD)をチャンネル近くのソースとドレインの側面に形成して、LDDと複合誘電体ゲートが重なり合った領域が比較的小さくなるようにする。EJ−MOSFETに基づく検出器では、ソース、ドレイン、および光電子蓄積層の間で重なり合った領域はない。コントロールゲートに高い電圧パルスが加えられると、ソースとドレインからの電子は光電子蓄積層の中には移動しないため、暗電流が大幅に減少する。EJ−MOSFETが読み取り状態で動作している時、ソース、ドレイン、および光電子蓄積層の下のチャンネルの間に電子反転領域が形成され、ソースとドレインの延長部として機能する。これによって光感EJ−MOSFETが電流を正常に読み取ることができる。
本発明による検出器の操作条件の実施例を表5および6に示す。これらは光電子の収集と蓄積の操作条件である。2つの操作が一連のプロセスである。表7は光電子の読み取りの操作条件である。表8はFNトンネリングによる消去の操作条件である。過剰消去を防止するため、CHEまたはFNプログラミングを用いて感光MOSFETの閾値電圧を基準値近傍に調整する。表9および10はCHEまたはFNプログラミングを用いたリセットの操作条件である。
Claims (14)
- p型半導体基板、下部誘電体層、光電子蓄積層、上部誘電体層、およびコントロールゲートを前記基板上に順番に積層して含み、ソースとドレインを構成する2つのn型半導体領域が前記p型半導体基板の上部に離間して形成され、且つそれぞれのn型半導体領域の少なくとも一部分が前記下部誘電体層に近接して形成されている複合誘電体ゲートMOSFET構造と、
前記複合誘電体ゲートMOSFET構造を、前記光電子蓄積層に光電子を収集する光電子収集モード、前記光電子の量を読み取る読み取りモード、およびリセットモードのいずれかのモードで動作するように選択する制御手段と、
を備えて構成される感光検出器であって、
前記下部誘電体層はSiO 2 、Si 3 N 4 、HfO 2 、Al 2 O 3 、ZrO 2 、Y 2 O 3 、BaTiO 3 、BaZrO 3 、ZrSiO 4 、Ta 2 O 3 、またはAlGaNである高誘電率の誘電体材料で作られ、
前記光電子蓄積層は電子を十分に蓄積できる材料で作られ、
前記上部誘電体層はSiO2/Si3N4/SiO2、SiO2/Al2O3/SiO2、HfO 2 、Al 2 O 3 、ZrO 2 、Y 2 O 3 、BaTiO 3 、BaZrO 3 、ZrSiO 4 、Ta 2 O 3 、SiO 2 、またはAlGaNである高誘電率の誘電体材料で作られ、
前記コントロールゲートは多結晶シリコン、金属、または透明導電電極で作られており、
前記基板または前記コントロールゲートの表面の少なくとも1つは波長を検出するために透明または半透明であり、
前記p基板に接続された前記下部誘電体層は、低いゲート電圧の下で、前記ソースと前記ドレインとの間のチャンネルを前記光電子蓄積層から効果的に遮蔽し、前記ゲート電圧または光子エネルギーが十分に高く、前記ソースと前記ドレインが浮いている場合、前記チャンネル内の電子を前記光電子蓄積層に注入することができ、
前記コントロールゲートに接続された前記上部誘電体層は、前記コントロールゲートと前記光電子蓄積層との間に配置されることによって前記光電子蓄積層に蓄積される光電子が前記コントロールゲートに漏れ出るのを防止し、
前記コントロールゲートと前記基板の間の電圧差が、励起される光電子エネルギーhνが前記基板と前記下部誘電体層の間の伝導帯のエネルギー差ΔEcと前記基板のエネルギーギャップEgとの和よりも大きくなる場合は、前記チャンネル内に収集された光電子が前記光電子蓄積層に直接或いはトンネリング効果により入り込むことができる、感光検出器であって、
更に、前記制御手段は、前記読み取りモードにおいて、前記ソースと前記基板を接地し、前記ドレインに適切な正電圧を印加して、MOSFET検出器が確実に線形領域で動作するようゲート電圧を調整し、露光の前後で出力ドレイン電流を計測し比較して、以下の式に従って光信号強度を測定し、
前記制御手段は、前記リセットモードにおいて、前記コントロールゲートに負の電圧を印加し前記基板を接地する、感光検出器。 - 前記光電子蓄積層が分割構造を用いており、前記下部誘電体層は前記光電子蓄積層を前記ソースとドレインから絶縁しており、前記コントロールゲートが前記上部誘電体層の上にあり、前記コントロールゲートの側壁に絶縁スペーサがあり、前記基板または前記コントロールゲートの表面は波長を検出するために透明または半透明である、請求項1に記載の感光検出器
- 前記チャンネル近くの前記ソースと前記ドレインの領域は高濃度にドープされたp型ポケットで取り囲まれ、前記ソースと前記ドレインの延長部としてn型LDD領域が前記チャンネルの2つの側面上に位置する、請求項1に記載の感光検出器。
- 前記下部誘電体層の材料にはSiO2 1〜10nm、Si3N4 1〜10nm、HfO2、Al2O3、ZrO2、Y2O3、BaTiO3、BaZrO3、ZrSiO4、またはTa2O3、これらの等価SiO2厚さ1〜5nm、またはAlGaN 1〜100nmを使用し、
前記上部誘電体層の材料にはSiO2/Si3N4/SiO2、その等価SiO2厚さ12〜20nm、SiO2/Al2O3/SiO2、その等価SiO2厚さ12〜20nm、HfO2、Al2O3、ZrO2、Y2O3、BaTiO3、BaZrO3、ZrSiO4、またはTa2O3、これらの等価SiO2厚さ1〜5nm、またはAlGaN 1〜100nmを使用し、
前記光電子蓄積層の材料には多結晶シリコン 10〜200nm、Si3N4 3〜10nm、またはInGaN 10〜200nmを使用し、
前記コントロールゲートの材料には多結晶シリコン 10〜200nm、ITO 10〜200nm、金属、または透明導電電極を使用する、請求項1に記載の感光検出器。 - 前記複合誘電体ゲートMOSFET構造のアレイから成り、それぞれの前記複合誘電体ゲートMOSFET構造が撮像用の1ピクセルを構成し、
前記制御手段は、行選択部と列選択部とを含み、前記行選択部と前記列選択部とにより同時に選択された前記複合誘電体ゲートMOSFET構造を、上記いずれかのモードで動作させる、請求項1に記載の感光検出器。 - 前記下部誘電体層にはSiO2 1〜10nmを使用し、前記上部誘電体層にはSiO2/Si3N4/SiO2またはSiO2/Al2O3/SiO2、その等価SiO2厚さ12〜20nmを使用し、前記光電子蓄積層の材料には多結晶シリコン 10〜200nmを使用し、前記コントロールゲートの材料には多結晶シリコンを使用する、請求項1に記載の感光検出器。
- 前記下部誘電体層にはSiO2 1〜10nmを使用し、前記上部誘電体層にはSiO2 10〜20nmを使用し、前記光電子蓄積層の材料にはSi3N4 10〜200nmを使用し、前記コントロールゲートの材料には多結晶シリコンを使用する、請求項1に記載の感光検出器。
- 前記コントロールゲートにはタングステンを使用し、前記上部誘電体層にはAl2O3 10nmを使用し、前記光電子蓄積層の材料にはSi3N4 3〜10nmを使用し、前記下部誘電体層にはSiO2 1〜10nmを使用する、請求項1に記載の感光検出器。
- 前記コントロールゲートには多結晶シリコンを使用し、前記上部誘電体層にはSiO2 10〜20nmを使用し、前記光電子蓄積層の材料には多結晶シリコン 10〜200nmを使用し、前記下部誘電体層には高誘電率材料、その等価SiO2厚さ1〜5nmを使用する、請求項1に記載の感光検出器。
- 前記コントロールゲートには金属を使用し、前記上部誘電体層にはSiO2 10〜100nmを使用し、前記光電子蓄積層の材料にはInGaN 10〜200nmを使用し、前記下部誘電体層にはAlGaN 1〜100nmを使用し、前記基板の材料にはAlGaNを使用する、請求項1に記載の感光検出器。
- 前記コントロールゲートには金属を使用し、前記上部誘電体層にはSiO2/Si3N4/SiO2またはSiO2/Al2O3/SiO2、その等価SiO2厚さ12〜20nmを使用し、前記光電子蓄積層の材料には多結晶シリコン 10〜200nmを使用し、前記下部誘電体層にはSiO2 1〜10nmを使用し、前記基板の材料にはSiCを使用する、請求項1に記載の感光検出器。
- 請求項1〜11に記載の感光検出器の信号読み取り方法であって、
前記制御手段が、前記前記ソースと前記基板を接地し、前記ドレインに適切な正電圧を印加してから、前記MOSFET検出器が確実に線形領域で動作するように前記ゲート電圧を調整し、露光の前後で出力ドレイン電流を直接測定し比較することにより、光信号強度が測定でき、前記ドレイン電流の変化と収集された光電子の数との関係が以下の式で表され、
前記制御手段が前記ゲートに負の電圧を印加して前記基板を接地することによって、前記負の電圧が十分に高い場合に、前記光電子蓄積層中の光電子が前記p型基板に入り込む、リセットの工程とを含む、信号読み取り方法。 - 前記制御手段が、
収集された光電子の数を正確に記録するために前記光電子の数の読み取りを露光前後に行い、
露光前に、2つの異なるコントロールゲート電圧VCG1およびVCG2をそれぞれ印加してから、ドレイン電流IDS1およびIDS2を測定し、露光前の相互コンダクタンスを以下の式より得て、
露光後に、電子移動度の変動を補正するために、また2つの異なるコントロールゲート電圧VCG1およびVCG2をそれぞれ印加し、そしてドレイン電流I* DS1およびI* DS2を測定し、以下の式より露光後の相互コンダクタンスを得て、
最後に、ゲートにおける露光前後での電荷数の変化をゲート電圧VCG1印加時のドレイン電流IDS1およびI* DS1に関して以下の式より得て、
- 前記方法は、信号を読み取って増幅する前に制御手段により光電子を収集し蓄積する工程を含むが、この光電子を収集し蓄積する工程において、前記制御手段は、前記ゲートに正のパルス電圧を印加し、これにより電子空乏領域が前記p型基板内に形成され、入射した光子が前記空乏領域内に吸収される時、光電子が発生して前記ゲート電圧により駆動され、前記発生した光電子が前記チャンネルと前記下部誘電体層の間の境界面に移動し、次に、前記ゲート電圧を上げ、これが十分に高い場合、前記光電子はF−Nトンネリングメカニズムによって前記光電子蓄積層に入り込み、前記光子のエネルギーが前記基板と前記下部誘電体層の間の伝導帯のエネルギー差ΔECよりも高ければ、前記光電子は前記光電子蓄積層に直接入り込み、光電子を収集している間、前記ソースと前記ドレインを前記電子が前記ソース及び前記ドレインから流出されるのを防止するために電圧が印加されない浮遊状態とし、
前記前記収集された光電子が前記光電子蓄積層に蓄積された後、前記光電子の読み取りおよび増幅の工程において、前記検出器の閾値電圧が変動し、すなわちドレイン電流が変動し、前記制御手段が露光前後で前記ドレイン電流の変動を測定することにより、前記光電子蓄積層中の光電子の数を測定できる、請求項12に記載の信号読み取り方法。
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