JPH04206965A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH04206965A JPH04206965A JP2338491A JP33849190A JPH04206965A JP H04206965 A JPH04206965 A JP H04206965A JP 2338491 A JP2338491 A JP 2338491A JP 33849190 A JP33849190 A JP 33849190A JP H04206965 A JPH04206965 A JP H04206965A
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- semiconductor
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体メモリに関する。
この発明は、不揮発性半導体メモリにおいて、メモリセ
ルを構成するトランジスタがソース領域またはドレイン
領域を共通としてＸ字状に配置された構造を有し、ソー
ス領域及びドレイン領域を構成する一対の半導体領域の
一方が高不純物濃度領域と低不純物濃度領域とから成り
、ソース領域及びドレイン領域を構成する一対の半導体
領域の他方が高不純物濃度領域から成り、データ書き込
み時には一方の半導体領域がソース領域とされ、データ
読み出し時には一方の半導体領域がドレイン領域とされ
る。これによって、書き込み特性が良好で、読み出し信
転性が高く、しかも大容量の不揮発性半導体メモリを実
現することができる。
ルを構成するトランジスタがソース領域またはドレイン
領域を共通としてＸ字状に配置された構造を有し、ソー
ス領域及びドレイン領域を構成する一対の半導体領域の
一方が高不純物濃度領域と低不純物濃度領域とから成り
、ソース領域及びドレイン領域を構成する一対の半導体
領域の他方が高不純物濃度領域から成り、データ書き込
み時には一方の半導体領域がソース領域とされ、データ
読み出し時には一方の半導体領域がドレイン領域とされ
る。これによって、書き込み特性が良好で、読み出し信
転性が高く、しかも大容量の不揮発性半導体メモリを実
現することができる。
Ｅ Ｐ ＲＯＭ （ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏ
ｇｒａｍｍａｂｌｅ ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ
）は、書き換え可能な不揮発性の読み出し専用メモリで
ある。このＢＦＲＯＭにおいては、フローティングゲー
トに電荷を蓄積することによりデータの記憶を行い、デ
ータの消去は、フローティングゲートに蓄積された電荷
を紫外線照射により外部に逃がすことにより行う。
ｇｒａｍｍａｂｌｅ ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ
）は、書き換え可能な不揮発性の読み出し専用メモリで
ある。このＢＦＲＯＭにおいては、フローティングゲー
トに電荷を蓄積することによりデータの記憶を行い、デ
ータの消去は、フローティングゲートに蓄積された電荷
を紫外線照射により外部に逃がすことにより行う。
このＥＦＲＯＭの大容量化を図るためには、メモリセル
の面積縮小によるメモリセルの高集積密度化に加えて、
書き込み特性の向上と、耐ソフトライト性リｏｆｔ ｗ
ｒｉｔｅ） （読み出し時に徐々に書き込みが起きる
現象）性の向上による読み出し信頼性の向上とを両立さ
せる必要がある。
の面積縮小によるメモリセルの高集積密度化に加えて、
書き込み特性の向上と、耐ソフトライト性リｏｆｔ ｗ
ｒｉｔｅ） （読み出し時に徐々に書き込みが起きる
現象）性の向上による読み出し信頼性の向上とを両立さ
せる必要がある。
なお、この発明の先行技術文献として、メモリセルがＸ
字状に配置された、いわゆるＸセル構造を有するＥＰＲ
ＯＭについて記載されたｒｓｓｃｃ ８０、ｐ、 １４
６が挙げられる。
字状に配置された、いわゆるＸセル構造を有するＥＰＲ
ＯＭについて記載されたｒｓｓｃｃ ８０、ｐ、 １４
６が挙げられる。
ところで、ＥＦＲＯＭにおいてデータの書き込みを行う
場合には、コントロールゲート及びドレイン領域にプロ
グラム電圧Ｖ ｐ ｐを加え、なだれ降伏により発生し
たホットキャリアまたはチャネル部に発生したホットキ
ャリアをフローティングゲートに注入し、これによって
メモリトランジスタのしきい値電圧■ｔＩ、を変える。
場合には、コントロールゲート及びドレイン領域にプロ
グラム電圧Ｖ ｐ ｐを加え、なだれ降伏により発生し
たホットキャリアまたはチャネル部に発生したホットキ
ャリアをフローティングゲートに注入し、これによって
メモリトランジスタのしきい値電圧■ｔＩ、を変える。
一方、このＥＰＲＯＭにおいては、データ読み出し時に
も、コントロールゲート及びドレイン領域に電圧を加え
る。このため、データ読み出し時にも、ドレイン領域近
傍で発生したホラＩ・キャリアがフローティングゲー１
−に注入されやすい。その結果、特にＥＰＲＯＭを長期
間使用する場合には、ソフトライトが発生してメモリト
ランジスタのしきい値電圧Ｖｔｈの変動が引き起こされ
、読み出し信頼性が劣化してしまうという問題があった
。
も、コントロールゲート及びドレイン領域に電圧を加え
る。このため、データ読み出し時にも、ドレイン領域近
傍で発生したホラＩ・キャリアがフローティングゲー１
−に注入されやすい。その結果、特にＥＰＲＯＭを長期
間使用する場合には、ソフトライトが発生してメモリト
ランジスタのしきい値電圧Ｖｔｈの変動が引き起こされ
、読み出し信頼性が劣化してしまうという問題があった
。
耐ソフトライト性の向上を図るために、メモリトランジ
スタをＬ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
ｒａｉｎ）構造とすることが考えられるが、このように
するとドレイン領域近傍での電界集中が弱められること
から、フローティングゲートへのホットキャリアの注入
が起きにくくなり、その結果、書き込み特性が悪くなっ
てしまうという問題があった。
スタをＬ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
ｒａｉｎ）構造とすることが考えられるが、このように
するとドレイン領域近傍での電界集中が弱められること
から、フローティングゲートへのホットキャリアの注入
が起きにくくなり、その結果、書き込み特性が悪くなっ
てしまうという問題があった。
従って、この発明の目的は、書き込み特性が良好で、読
み出し信頼性が高く、しかも大容量の不揮発性半導体メ
モリを提供することにある。
み出し信頼性が高く、しかも大容量の不揮発性半導体メ
モリを提供することにある。
上記目的を達成するために、この発明は、不揮発性半導
体メモリにおいて、メモリセルを構成するトランジスタ
がソース領域またはドレイン領域を共通としてＸ字状に
配置された構造を有し、ソース領域及びドレイン領域を
構成する一対の半導体領域の一方（３，３ａ）が高不純
物濃度領域と低不純物濃度領域とから成り、ソース領域
及びドレイン領域を構成する一対の半導体領域の他方（
２）が高不純物濃度領域から成り、データ書き込み時に
は一方の半導体領域（３，３ａ）がソース領域とされ、
データ読み出し時には一方の半導体領域（３，３ａ）が
ドレイン領域とされる。
体メモリにおいて、メモリセルを構成するトランジスタ
がソース領域またはドレイン領域を共通としてＸ字状に
配置された構造を有し、ソース領域及びドレイン領域を
構成する一対の半導体領域の一方（３，３ａ）が高不純
物濃度領域と低不純物濃度領域とから成り、ソース領域
及びドレイン領域を構成する一対の半導体領域の他方（
２）が高不純物濃度領域から成り、データ書き込み時に
は一方の半導体領域（３，３ａ）がソース領域とされ、
データ読み出し時には一方の半導体領域（３，３ａ）が
ドレイン領域とされる。
上述のように構成されたこの発明の不揮発性半導体メモ
リによれば、メモリセルを構成するトランジスタがソー
ス領域またはドレイン領域を共通としてＸ字状に配置さ
れた構造を有しているので、メモリセル１個当たりの面
積を小さくすることができ、従ってメモリセルの集積密
度を高くすることができる。
リによれば、メモリセルを構成するトランジスタがソー
ス領域またはドレイン領域を共通としてＸ字状に配置さ
れた構造を有しているので、メモリセル１個当たりの面
積を小さくすることができ、従ってメモリセルの集積密
度を高くすることができる。
また、データ書き込み時には、高不純物濃度領域と低不
純物濃度領域とから成る一方の半導体領域（３，３ａ）
がソース領域とされ、高不純物濃度領域から成る他方の
半導体領域（２）がドレイン領域とされるので、この半
導体領域（２）から成るドレイン領域の近傍における電
界集中の効果により、フローティングゲートへのホット
ギヤリアの注入が起きやすくなる。これによって、良好
な書き込み特性を得ることができる。
純物濃度領域とから成る一方の半導体領域（３，３ａ）
がソース領域とされ、高不純物濃度領域から成る他方の
半導体領域（２）がドレイン領域とされるので、この半
導体領域（２）から成るドレイン領域の近傍における電
界集中の効果により、フローティングゲートへのホット
ギヤリアの注入が起きやすくなる。これによって、良好
な書き込み特性を得ることができる。
さらに、データ読み出し時には、高不純物濃度領域と低
不純物濃度領域とから成る一方の半導体領域（３，３ａ
）がドレイン領域とされるので、この低不純物濃度領域
によるドレイン領域近傍の電界緩和の効果により、フロ
ーティングゲートへのホラＩ・キャリアの注入が起きに
くくなり、従って耐ソフトライト性の向」二を図ること
ができる。
不純物濃度領域とから成る一方の半導体領域（３，３ａ
）がドレイン領域とされるので、この低不純物濃度領域
によるドレイン領域近傍の電界緩和の効果により、フロ
ーティングゲートへのホラＩ・キャリアの注入が起きに
くくなり、従って耐ソフトライト性の向」二を図ること
ができる。
これによって、読み出し信頼性の向上を図ることができ
る。
る。
以上により、書き込み特性が良好で、読み出し信頼性が
高く、しかも大容量の不揮発性半導体メモリを実現する
ことができる。
高く、しかも大容量の不揮発性半導体メモリを実現する
ことができる。
以下、この発明の一実施例について図面を参照しながら
説明する。。
説明する。。
この実施例によるＥＰＲＯＭにおいては、メモリトラン
ジスタとして、ソース領域及びトレイン領域を構成する
一対の半導体領域の一方が高不純物濃度領域と低不純物
濃度領域とから成り、他方が高不純物濃度領域から成る
もの、すなわちソース領域及びドレイン領域が非対称な
構造を有するメモリトランジスタを用いる。ここでは、
このようなソース領域及びドレイン領域が非対称な構造
を有するメモリＩ・ランジスタを第２図に示すような記
号で表す。第２図において、高不純物濃度領域と低不純
物濃度領域とから成るソース領域またはドレイン領域側
に○を付した。
ジスタとして、ソース領域及びトレイン領域を構成する
一対の半導体領域の一方が高不純物濃度領域と低不純物
濃度領域とから成り、他方が高不純物濃度領域から成る
もの、すなわちソース領域及びドレイン領域が非対称な
構造を有するメモリトランジスタを用いる。ここでは、
このようなソース領域及びドレイン領域が非対称な構造
を有するメモリＩ・ランジスタを第２図に示すような記
号で表す。第２図において、高不純物濃度領域と低不純
物濃度領域とから成るソース領域またはドレイン領域側
に○を付した。
第１図はこの発明の一実施例によるＥＦＲＯＭを示す。
第１図において、ＷＬ、、ＷＬ□、ｗｒ、、、ｗ
’Ｌ４、ＷＬ５、・・・はコンＩ・ロールゲートとして
用いられるワード線、（ＢＬ／ＣＬ）、、（ＢＬ／ＣＬ
）２、（ＢＬ／ＣＬ）３、（ＢＬ／ＣＬ）４、（ＢＬ／
ＣＬ）５、（ＢＬ／ＣＬ）６、（ＢＬ／ＣＬ）？ 、・
・・はビット線またはコモン線として用いられる配線を
示す。
’Ｌ４、ＷＬ５、・・・はコンＩ・ロールゲートとして
用いられるワード線、（ＢＬ／ＣＬ）、、（ＢＬ／ＣＬ
）２、（ＢＬ／ＣＬ）３、（ＢＬ／ＣＬ）４、（ＢＬ／
ＣＬ）５、（ＢＬ／ＣＬ）６、（ＢＬ／ＣＬ）？ 、・
・・はビット線またはコモン線として用いられる配線を
示す。
ワード線ＷＬＨ（ｉ＝１．２．３、・・・）は、例えば
リン（Ｐ）のような不純物がドープされた多結晶シリコ
ン（Ｓｉ ）膜や、この不純物がドープされた多結晶Ｓ
ｉ膜上に例えばタングステンシリサイド（ＷＳｉＸ）膜
のような高融点金属シリサイド膜を重ねたポリサイド膜
などにより形成される。また、ビット線またはコモン線
として用いられる配線（ＢＬ／ＣＬ）ｉ は、例えばア
ルミニウム（八ｌ）膜のような金属膜により形成される
。
リン（Ｐ）のような不純物がドープされた多結晶シリコ
ン（Ｓｉ ）膜や、この不純物がドープされた多結晶Ｓ
ｉ膜上に例えばタングステンシリサイド（ＷＳｉＸ）膜
のような高融点金属シリサイド膜を重ねたポリサイド膜
などにより形成される。また、ビット線またはコモン線
として用いられる配線（ＢＬ／ＣＬ）ｉ は、例えばア
ルミニウム（八ｌ）膜のような金属膜により形成される
。
Ｑ＋ｉ （１、ｊ−１，２，３、・・・）はメモリトラ
ンジスタを示す。すでに述べたように、このメモリトラ
ンジスタＱ ｉ ｊは、非対称な構造のソース領域及び
ドレイン領域を有する。
ンジスタを示す。すでに述べたように、このメモリトラ
ンジスタＱ ｉ ｊは、非対称な構造のソース領域及び
ドレイン領域を有する。
この実施例によるＥＰＲＯＭは、ソース領域またはドレ
イン領域を共通として四つのメモリトランジスタＱ ｉ
ｊがＸ字状に配置された構造を有する。
イン領域を共通として四つのメモリトランジスタＱ ｉ
ｊがＸ字状に配置された構造を有する。
そして、これらの四つのメモリトランジスタＱ ｉ ｊ
の共通のソース領域またはドレイン領域に、ピント線ま
たはコモン線として用いられる配線（ＢＬ／ＣＬ）、が
コンタクトしている。このコンタクト部を第１図におい
て「・」で示す。
の共通のソース領域またはドレイン領域に、ピント線ま
たはコモン線として用いられる配線（ＢＬ／ＣＬ）、が
コンタクトしている。このコンタクト部を第１図におい
て「・」で示す。
第３図及び第４図はこの実施例において用いられるメモ
リトランジスタＱ ｉ ｊの構造例を示す。
リトランジスタＱ ｉ ｊの構造例を示す。
第３図及び第４回において、符号１は例えばｐ型Ｓｉ基
板のような半導体基板、ＦＧはこの半導体基板１上に図
示省略したゲート絶縁膜を介して形成されたフローティ
ングゲート、Ｗ ＬはこのフローティングゲートＦＣ上
に図示省略した絶縁膜（カンプリング絶縁膜）を介して
積層されたワード線を示す。また、符号２はソース領域
またはドレイン領域として用いられる例えばｎ＋型の高
不純物濃度領域から成る半導体領域を示す。符号３は例
えばｎ゛型の高不純物濃度領域から成る半導体領域、３
ａは例えばｎ”型の低不純物濃度領域を示す。これらの
半導体領域３及び低不純物濃度領域３ａが、ソース領域
またはドレイン領域として用いられる。
板のような半導体基板、ＦＧはこの半導体基板１上に図
示省略したゲート絶縁膜を介して形成されたフローティ
ングゲート、Ｗ ＬはこのフローティングゲートＦＣ上
に図示省略した絶縁膜（カンプリング絶縁膜）を介して
積層されたワード線を示す。また、符号２はソース領域
またはドレイン領域として用いられる例えばｎ＋型の高
不純物濃度領域から成る半導体領域を示す。符号３は例
えばｎ゛型の高不純物濃度領域から成る半導体領域、３
ａは例えばｎ”型の低不純物濃度領域を示す。これらの
半導体領域３及び低不純物濃度領域３ａが、ソース領域
またはドレイン領域として用いられる。
第３図に示す構造例では、この低不純物濃度領域３ａは
、高不純物濃度領域から成る半導体領域３の、フローテ
ィングゲ−１−Ｆ Ｃ側の端部に形成されている。一方
、第４図に示す構造例でしょ、この低不純物濃度領域３
ａは、高不純物濃度領域から成る半導体領域３を囲むよ
うに形成されている。
、高不純物濃度領域から成る半導体領域３の、フローテ
ィングゲ−１−Ｆ Ｃ側の端部に形成されている。一方
、第４図に示す構造例でしょ、この低不純物濃度領域３
ａは、高不純物濃度領域から成る半導体領域３を囲むよ
うに形成されている。
次に、上述のように構成されたこの実施例によるＥＰＲ
ＯＭの動作について説明する。ここでは、−例としてメ
モリトランジスタＱ２．から成るメモリセルに対してデ
ータの書き込み及び読み出しを行う場合について説明す
る。
ＯＭの動作について説明する。ここでは、−例としてメ
モリトランジスタＱ２．から成るメモリセルに対してデ
ータの書き込み及び読み出しを行う場合について説明す
る。
まず、書き込み時には、このメモリトランジスタＱ ｚ
＋の半導体領域３及び低不純物濃度領域３ａがソース
領域とされ、半導体領域２がドレイン領域とされる。こ
の場合、これらの半導体領域３及び低不純物濃度領域３
ａに接続された配線（ＢＬ／ＣＬ）２がコモン線として
用いられ、半導体領域２に接続された配線（ＢＬ／ＣＬ
）、がビット線として用いられる。そして、このビット
線として用いられる配線（ＢＬ／ＣＬ）、、従ってトレ
イン領域とされる半導体領域２と、コントロールゲート
として用いられるワード線ＷＬ、とに、正のプログラム
電圧■２．が加えられる。一方、コモン線として用いら
れる配線（ＢＬ／ＣＬ）ｚ、従ってソース領域とされる
半導体領域３及び低不純物濃度領域３ａと、半導体基板
１とは、接地電源電位ＶＳＳとされる。この場合、ソー
ス領域とされる半導体領域３及び低不純物濃度領域３ａ
から、ドレイン領域とされる半導体領域２に電子が流れ
る。そして、フローティングゲートＦＧにホ・ントエレ
クトロンが注入され、データの書き込みが行われる。
＋の半導体領域３及び低不純物濃度領域３ａがソース
領域とされ、半導体領域２がドレイン領域とされる。こ
の場合、これらの半導体領域３及び低不純物濃度領域３
ａに接続された配線（ＢＬ／ＣＬ）２がコモン線として
用いられ、半導体領域２に接続された配線（ＢＬ／ＣＬ
）、がビット線として用いられる。そして、このビット
線として用いられる配線（ＢＬ／ＣＬ）、、従ってトレ
イン領域とされる半導体領域２と、コントロールゲート
として用いられるワード線ＷＬ、とに、正のプログラム
電圧■２．が加えられる。一方、コモン線として用いら
れる配線（ＢＬ／ＣＬ）ｚ、従ってソース領域とされる
半導体領域３及び低不純物濃度領域３ａと、半導体基板
１とは、接地電源電位ＶＳＳとされる。この場合、ソー
ス領域とされる半導体領域３及び低不純物濃度領域３ａ
から、ドレイン領域とされる半導体領域２に電子が流れ
る。そして、フローティングゲートＦＧにホ・ントエレ
クトロンが注入され、データの書き込みが行われる。
次に、読み出し時には、半導体領域２がソース領域とさ
れ、半導体領域３及び低不純物濃度領域３ａがドレイン
領域とされる。この場合、半導体領域２に接続された配
線（ＢＬ／ＣＬ）、がコモン線として用いられ、半導体
領域３及び低不純物濃度領域３ａに接続された配線（Ｂ
Ｌ／ＣＬ） ２がビット線として用いられる。そして、
このビット線として用いられる配線（ＢＬ／ＣＬ）２、
従ってドレイン領域とされる半導体領域３及び低不純物
濃度領域３ａに、正の読み出し電圧ＶＣＣが加えられる
。また、コントロールゲートとして用いられるワード線
ＷＬ２には、正の電圧■ｃｏ′が加えられる。一方、コ
モン線として用いられる配線（ＢＬ／ＣＬ）、 、従っ
てソース領域とされる半導体領域２と、半導体基板１と
は、ともに接地電源電位Ｖ、３とされる。この場合には
、ソース領域とされる半導体領域２から、ドレイン領域
とされる半導体領域３及び低不純物濃度領域３ａに電子
が流れ、これが配線（ＢＬ／ＣＬ）２を流れる電流とし
て検出されて読み出しが行われる。
れ、半導体領域３及び低不純物濃度領域３ａがドレイン
領域とされる。この場合、半導体領域２に接続された配
線（ＢＬ／ＣＬ）、がコモン線として用いられ、半導体
領域３及び低不純物濃度領域３ａに接続された配線（Ｂ
Ｌ／ＣＬ） ２がビット線として用いられる。そして、
このビット線として用いられる配線（ＢＬ／ＣＬ）２、
従ってドレイン領域とされる半導体領域３及び低不純物
濃度領域３ａに、正の読み出し電圧ＶＣＣが加えられる
。また、コントロールゲートとして用いられるワード線
ＷＬ２には、正の電圧■ｃｏ′が加えられる。一方、コ
モン線として用いられる配線（ＢＬ／ＣＬ）、 、従っ
てソース領域とされる半導体領域２と、半導体基板１と
は、ともに接地電源電位Ｖ、３とされる。この場合には
、ソース領域とされる半導体領域２から、ドレイン領域
とされる半導体領域３及び低不純物濃度領域３ａに電子
が流れ、これが配線（ＢＬ／ＣＬ）２を流れる電流とし
て検出されて読み出しが行われる。
以上のように、この実施例によれば、第３図や第４図に
示すようなソース領域及びドレイン領域が非対称な構造
を有するメモリトランジスタを用い、書き込み時には、
このメモリトランジスタの高不純物濃度領域から成る半
導体領域２をドレイン領域として用いるとともに、これ
に接続された配線（ＢＬ／ＣＬ）□をビット線として用
いている。このため、ドレイン領域とされる半導体領域
２の近傍の電界集中の効果により、ホットキャリアがフ
ローティングゲートＦＧに注入されやすくなり、従って
良好な書き込み特性を得ることができる。
示すようなソース領域及びドレイン領域が非対称な構造
を有するメモリトランジスタを用い、書き込み時には、
このメモリトランジスタの高不純物濃度領域から成る半
導体領域２をドレイン領域として用いるとともに、これ
に接続された配線（ＢＬ／ＣＬ）□をビット線として用
いている。このため、ドレイン領域とされる半導体領域
２の近傍の電界集中の効果により、ホットキャリアがフ
ローティングゲートＦＧに注入されやすくなり、従って
良好な書き込み特性を得ることができる。
一方、読み出し時には、高不純物濃度領域から成る半導
体領域３及び低不純物濃度領域３ａをドレイン領域とし
て用いるとともに、これに接続された配線（ＢＬ／ＣＬ
）ｉをピント線として用いているので、低不純物濃度領
域３ａによるドレイン領域近傍の電界緩和の効果により
、フローテイングゲー）ＦＣへのホットキャリアの注入
が起きにくくなる。これによって、ソフトライトが起き
にくくなり、ＥＰＲＯＭの読み出し信頼性の向上を図る
ことができる。
体領域３及び低不純物濃度領域３ａをドレイン領域とし
て用いるとともに、これに接続された配線（ＢＬ／ＣＬ
）ｉをピント線として用いているので、低不純物濃度領
域３ａによるドレイン領域近傍の電界緩和の効果により
、フローテイングゲー）ＦＣへのホットキャリアの注入
が起きにくくなる。これによって、ソフトライトが起き
にくくなり、ＥＰＲＯＭの読み出し信頼性の向上を図る
ことができる。
さらに、この実施例によるＥＰＲＯＭは、メモリセルを
Ｘ字状に配置したＸセル構造を有するので、メモリセル
の高集積密度化を図ることができる。
Ｘ字状に配置したＸセル構造を有するので、メモリセル
の高集積密度化を図ることができる。
なお、Ｘセル構造を採用しないＥＰＲＯＭにおいて、上
述のようにメモリトランジスタのソース領域及びドレイ
ン領域を非対称構造とし、かつ配線（ＢＬ／ＣＬ）、を
ビット線またはコモン線として使用する方式を採用した
場合には、１ビ・ソト当たりの配線（ＢＬ／ＣＬ）ｉの
コンタクト部の数が２倍に増加してしまい、これがメモ
リセルの高集積密度化を図る上で障害となる。しかし、
この実施例によれば、上述のようにメモリセルをＸセル
構造としているため、配線（ＢＬ／ＣＬ）ｉのコンタク
ト部の数は通常のＥＦＲＯＭと同様であり、メモリセル
の高集積密度化を図る上での障害はない。
述のようにメモリトランジスタのソース領域及びドレイ
ン領域を非対称構造とし、かつ配線（ＢＬ／ＣＬ）、を
ビット線またはコモン線として使用する方式を採用した
場合には、１ビ・ソト当たりの配線（ＢＬ／ＣＬ）ｉの
コンタクト部の数が２倍に増加してしまい、これがメモ
リセルの高集積密度化を図る上で障害となる。しかし、
この実施例によれば、上述のようにメモリセルをＸセル
構造としているため、配線（ＢＬ／ＣＬ）ｉのコンタク
ト部の数は通常のＥＦＲＯＭと同様であり、メモリセル
の高集積密度化を図る上での障害はない。
以上、この発明の実施例につき具体的に説明したが、こ
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
この発明は、以上説明したように構成されているので、
書き込み特性が良好で、読み出し信頼性が高く、しかも
大容量の不揮発性半導体メモリを実現することができる
。
書き込み特性が良好で、読み出し信頼性が高く、しかも
大容量の不揮発性半導体メモリを実現することができる
。
第１図はこの発明の一実施例によるＥＰＲＯＭの構成を
示す路線図、第２図はこの発明の一実施例によるＥ Ｐ
ＲＯＭにおいて用いられるソース領域及びドレイン領
域が非対称な構造を有するメモリトランジスタを示す図
、第３図及び第４図はこの発明の一実施例によるＥＰＲ
ＯＭにおいて用いられるメモリトランジスタの構造例を
示す断面図である。 図面における主要な符号の説明 ｗ１＝：ワード線、 （Ｂ Ｌ／ＣＬ ） ｉ、 ：ビット線またはカラム
線として用いられる配線、 Ｑｉｊ’メモリトランジスタ、 ２．３：半導体領域、 ＦＧ：フローティングゲート。 代理人 弁理士 杉 浦 正 知
示す路線図、第２図はこの発明の一実施例によるＥ Ｐ
ＲＯＭにおいて用いられるソース領域及びドレイン領
域が非対称な構造を有するメモリトランジスタを示す図
、第３図及び第４図はこの発明の一実施例によるＥＰＲ
ＯＭにおいて用いられるメモリトランジスタの構造例を
示す断面図である。 図面における主要な符号の説明 ｗ１＝：ワード線、 （Ｂ Ｌ／ＣＬ ） ｉ、 ：ビット線またはカラム
線として用いられる配線、 Ｑｉｊ’メモリトランジスタ、 ２．３：半導体領域、 ＦＧ：フローティングゲート。 代理人 弁理士 杉 浦 正 知
Claims (1)
- 【特許請求の範囲】 メモリセルを構成するトランジスタがソース領域または
ドレイン領域を共通としてＸ字状に配置された構造を有
し、 上記ソース領域及び上記ドレイン領域を構成する一対の
半導体領域の一方が高不純物濃度領域と低不純物濃度領
域とから成り、 上記ソース領域及び上記ドレイン領域を構成する一対の
半導体領域の他方が高不純物濃度領域から成り、 データ書き込み時には上記一方の半導体領域がソース領
域とされ、データ読み出し時には上記一方の半導体領域
がドレイン領域とされることを特徴とする不揮発性半導
体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338491A JPH04206965A (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体メモリ |
| KR1019910020946A KR100262393B1 (ko) | 1990-11-30 | 1991-11-22 | 불휘발성반도체메모리 |
| US07/799,195 US5303184A (en) | 1990-11-30 | 1991-11-27 | Non-volatile semiconductor memory having commonly used source or drain regions of floating gate type transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338491A JPH04206965A (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206965A true JPH04206965A (ja) | 1992-07-28 |
Family
ID=18318659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338491A Pending JPH04206965A (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5303184A (ja) |
| JP (1) | JPH04206965A (ja) |
| KR (1) | KR100262393B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557569A (en) * | 1993-10-12 | 1996-09-17 | Texas Instruments Incorporated | Low voltage flash EEPROM C-cell using fowler-nordheim tunneling |
| EP0676816B1 (en) * | 1994-03-28 | 2001-10-04 | STMicroelectronics S.r.l. | Flash - EEPROM memory array and biasing method thereof |
| KR100277888B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 플래쉬메모리및그의제조방법 |
| US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
| JP3831615B2 (ja) | 2001-01-16 | 2006-10-11 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| US6903977B2 (en) * | 2001-09-25 | 2005-06-07 | Sony Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| JP2004095048A (ja) * | 2002-08-30 | 2004-03-25 | Toshiba Corp | 不揮発性半導体メモリ |
| US6954376B2 (en) * | 2003-12-15 | 2005-10-11 | Solid State System Co., Ltd. | Non-volatile semiconductor memory array structure and operations |
| KR100734317B1 (ko) * | 2006-05-16 | 2007-07-02 | 삼성전자주식회사 | 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 |
| US7773412B2 (en) * | 2006-05-22 | 2010-08-10 | Micron Technology, Inc. | Method and apparatus for providing a non-volatile memory with reduced cell capacitive coupling |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281397A (en) * | 1979-10-29 | 1981-07-28 | Texas Instruments Incorporated | Virtual ground MOS EPROM or ROM matrix |
| US4636979A (en) * | 1984-11-02 | 1987-01-13 | Motorola, Inc. | Orientation of reference cells in a memory |
| EP0189699B1 (en) * | 1984-12-26 | 1992-09-30 | STMicroelectronics, Inc. | Interdigitated bit line rom |
| US4901285A (en) * | 1985-12-24 | 1990-02-13 | Raytheon Company | High density read-only memory |
| JP2555027B2 (ja) * | 1986-05-26 | 1996-11-20 | 株式会社日立製作所 | 半導体記憶装置 |
| US4788663A (en) * | 1987-04-24 | 1988-11-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a lightly-doped drain structure |
| US4839705A (en) * | 1987-12-16 | 1989-06-13 | Texas Instruments Incorporated | X-cell EEPROM array |
| JP2513795B2 (ja) * | 1988-07-22 | 1996-07-03 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置 |
| JP2580752B2 (ja) * | 1988-12-27 | 1997-02-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP2772020B2 (ja) * | 1989-02-22 | 1998-07-02 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
-
1990
- 1990-11-30 JP JP2338491A patent/JPH04206965A/ja active Pending
-
1991
- 1991-11-22 KR KR1019910020946A patent/KR100262393B1/ko not_active IP Right Cessation
- 1991-11-27 US US07/799,195 patent/US5303184A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010648A (ko) | 1992-06-27 |
| US5303184A (en) | 1994-04-12 |
| KR100262393B1 (ko) | 2000-08-01 |
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