JPS59110158A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、内部に蓄積電荷に対する変換コンダクタンス
を有するダイナミックＲＡＭセルで構成された半導体記
憶装置の改良に関する。

従来技術と問題点 従来、ダイナミックＲＡＭセルぼ１個のスイッチング・
トランジスタと１個のメモリ・キャパシタ（蓄積キャパ
シタ）とで構成されたメモリ・セルで成り立っているも
のが多い。そして、この形式のメモリ・セルの出力電圧
は、蓄積キャパシタの電荷をビット線寄生容量とメモリ
・セル自体の蓄積容量とで分割した形で読み出すように
しているので、電源電圧の１／２０以下の極めて小さな
値になってしまう。

この為、高感度のセンス増幅器を必要とすることの外、
ビット線に混入する雑音信号の為、読み出されたデータ
が誤って増幅されたりする。近年、特に問題とされてい
るのは、メモリを実装したパッケージから発するアルフ
ァ線に依る少数キャリヤの発生であり、これはビット線
に対し大きな雑音成分を生じる。

この問題を解消するものとして、近年、テーパ・アイソ
レーテッド型ダイナミック・ゲイン・セルと称して、セ
ル内部に蓄積電荷に対する変換コンダクタンスを持つセ
ルが提案されている（要すれば、Ｐ　、　Ｋ　、　Ｃｈ
ａｔｔｅｒｊｅｅ等に依る論文：Ｉ。

Ｓ、　Ｓ、　Ｃ，Ｃ，Ｄ、ｉｇｅｓｔ　　ｏｆ　　Ｔｅ
ｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ　、　ｐ　２２．１９
７９　参照）。

このセルは、蓄積電荷自体を読み出すのではなく、電荷
に依って変調されたトランジスタのチャネル・コンダク
タンスを検出する動作をするものであるから、セル出力
が大で、非破壊読み出しが可能であり、セルの大きさは
トランジスタ１厘分であるから小型化される等の利点が
ある。

ところが、このセルでは、メモリ・セルに於けるトラン
ジスタのドレインをワード線に、ソースをビット線にそ
れぞれ直接に接続する為、次のような問題が生ずる。

■　セル電流が全てワード線に流入するので、ワード線
駆動回路には大電流が流れ、細いワード線にエレクトロ
・マイグレーションを生ずる可能性があり、また、非常
に大きなワード線駆動回路が必要である。そして、セル
電流を減少させると動作が遅くなってしまうから、二律
背反的状態となる。更に、このようなことは、集積化さ
れたビット数が多い程顕著になる。

■　ホールの蓄積領域と基板がテーパ状酸化膜の下に二
重拡散されたｐｎｐ型構造で分離された構造になってい
て、書き込みの場合には、このｐｎｐ構造をパンチ・ス
ルーさせる必要がある為、製造時に厳密に制御しないと
パンチ・スルー電圧が不均一となり、極端な場合、書き
込まれるデータが同一のメモリ・チップ内でも異なり、
電源の動作電圧マージンを狭（する。

■　前記分離構造として、テーパ部分がなく、而も、高
集積化に適したものにすると、ｐｎｐ型トランジスタの
パンチ・スルー電圧が高くなり、セルが動作し難くなる
。即ち、高集積化の目的には沿わない要素を持っている
。

■　ビット線はセルのトランジスタと直接に接続されて
いて、トランスファ・ゲートがないから、ビット線電圧
が読み出し動作で過度に低下した場合、同一ビット線上
の全く選択されていない他のセルが導通する。これは、
保持データのロケーション上の依存性を持つ為、読み出
しを行なうことに依るビット線電圧は一定にならない。

これを防く為にはビット線電圧が余り変動しないように
する必要がある。しかし、これはメモリ・セル出力を小
さくすることになり、このセル本来の特徴、即ち、比較
的大きなセル出力が得られる旨の利点を失うものである
。

発明の目的 本発明は、テーパ・アイソレーテッド型ダイナミック・
ゲイン・セルの如く内部にＭｍ電荷に対する変換コンダ
クタンスを有するグイナミソクＲＡＭセルの特徴、即ち
、小型セルでありながら大きな出力電圧が得られる利点
を維持しながら、しかも、ワード線に大電流を流すこと
なくカラム・アドレスを可能にし、ワード線ドライブを
容易にしようとするものである。

発明の構成 本発明は、接合型ゲートを有する電界効果トランジスタ
に於けるゲートを電気的にフローティング状態とし、こ
こに蓄積されたキャリヤの多少に依存する該トランジス
タのチャネル・コンダクタンスの大小を保持データの“
０”、“１パに対応づけたものであり、フローティング
°ゲートＲＯＭと類似の構造を採っている。しかし、書
き込み方法は、従来のフローティング・ゲー）ＲＯＭの
ようなアバランシェ注入やトンネル注入に依るものでは
なく、より高速の書き込みが可能であるようにする為、
ワード線に接続されたトランスファ・ゲートに依って駆
動される電界効果トランジスタを使用してキャリヤの動
きを制御しているものである。そして、該トランスファ
・ゲートはメモリ・セルを読み出す際の選択ゲートとし
ても機能する。

発明の実施例 第１図は本発明一実施例の要部切断側面図である。

図に於いて、１はｐ型シリコン半導体基板、２は接合ゲ
ート型電界効果トランジスタ（フローティング・ゲート
・トランジスタ）＠分に於けるｎ型チャネル領域、３は
接合ゲートを構成する為のｐ帯領域、４は例えば二酸化
シリコン膜で構成された絶縁膜、５は書き込みビット線
（Ｖ／−ＢＬ）として作用する例えば第１層目の多結晶
シリコン膜で構成された電極、６は例えば二酸化シリコ
ン膜で構成された絶縁膜、７はワード線に接続される例
えば第２層目の多結晶シリコン膜で構成されたトランス
ファ・ゲート電極、８はドレイン側供給電圧■。、が印
加されるフローティング・ゲート・トランジスタ部分の
ｎ＋型トドレイン領域９は読み出しビット線（Ｒ−Ｂ　
Ｌ）として作用するｎ＋型領領域１０はワード線（ＷＬ
）として作用する例えばアルミニウム膜で構成された電
極をそれぞれ示している。

図から明らかなように、接合型ゲート（フローティング
・ゲート）を構成するｐ帯領域３は全周をｎ型チャネル
領域２及び絶縁膜４で包囲されているので電気的にフロ
ーティング状態となっている。従って、ｐ帯領域３に蓄
積された電荷はｐｎ接合の部分で熱的に発生したキャリ
ヤに依って中和されない限りその電位を保持し、メモリ
機能を発揮することができる。尚、ｐ型頭域３上の電極
５は絶縁膜４を介し容量結合に依りｐ帯領域３に電位を
与える。

さて、選択された行のメモリ・セルに於けるトランスフ
ァ・ゲート電極７が高レベルにバイアスされると、フロ
ーティング・ゲート・トランジスタ部分に於けるｎ型チ
ャネル領域２とビット線であるｎ＋型領領域９の間が接
続され、保持データに応じたセル電流が流れる。このと
き、フローティング・ゲート・トランジスタ部分に於け
るドレイン領域８にはドレイン側供給電圧ｖａｎが印加
されている。従って、このメモリ・セルは、構造上から
は２トランジスタ型メモリ・セルである。然し乍ら、実
際には、セル寸法が１トランジスタ型のテーバ・アイソ
レーテッド型ダイナミック・ゲイン・セルとあまり違わ
ない。この理由については、後に詳記する。

次に、第１図に関して説明した実施例の動作原理を解説
する。

第２図は本発明一実施例の等価回路図であり、第１図に
関して説明した部分と同部分は同記号で指示しである。

図に於いて、Ｑｌはメモリ作用をする接合ゲート型電界
効果トランジスタ、Ｃ２はトランスファ・ゲート・１ヘ
ランジスク、Ｃ３はｐチャネル型トランジスタ、Ｃ１は
容量、ＣＢはビット線Ｒ−ＢＬの寄生容量をそれぞれ示
している。

この回路に於いて、接合ゲート型電界効果トランジスタ
Ｑ１のフローティング・ゲートは容量Ｃ１（第１図に於
けるｐ帯領域３と書き込みビット線である電極５との間
の容量）を介して書き込みビット線Ｗ−ＢＬに接続され
ている。

トランジスタＱ１のドレインにはドレイン側供給電源電
圧ｖａｎが印加されているので、これに依りフローティ
ング・ゲート近傍のホールに対するポテンシャル障壁を
高くし、半導体基板からフローティング・ゲートへのホ
ールの注入を防止している。

トランジスタＱ２はトランジスタＱ１のチャネル領域（
第１図に於けるｎ型チャネル領域２）及びビット線Ｒ−
ＢＬ　（第１図に於けるｎ＋型領領域９を結ぶ動作をす
る。

トランジスタＱ３は第１図を参・照して説明すると、半
導体基板１をソース（或いはドレイン）、フローティン
グ・ゲートであるｐ帯領域３をトレイン（或いはソース
）、トランジスタＱ２と共通にトランスファ・ゲート電
極７をゲートとし、そしてハック・ゲートはトランジス
タＱ１のチャネル領域３の延長部分を用いている。

トランジスタＱ２のしきい値電圧をＶｔ２、トランジス
タＱ３のしきい値電圧をＶｔ３とした場合、メモリ・セ
ルが保持状態のときのワード線電圧を■匈１ｓすると、 Ｖｔ３＜Ｖｗｌｓ　＜Ｖｔ２　　　　　　　　・・・ｉ
ｌｌとする必要がある。即ち、トランジスタＱ３はｐチ
ャネル型、トランジスタＱ３はｎチャネル型であること
を考えると、トランジスタＱ２及びＱ３ともにカット・
オフしていることを意味する。

次に、読み出し動作と書き込み動作とについて説明する
。

「読み出し」 メモリ・セルのデータを読み出す場合、ワード線ＷＬを
高レベルとなし、その電圧Ｖ　ｗｌｒを、Ｖｔ３〈Ｖｔ
２くＶｗｌｒ　　　　　　　　　　　　・　・　・　・
（２）とする。このようにすると、トランジスタＱ２は
オンとなり、メモリ・セルには接合ゲート型電界効果ト
ランジスタＱｌのチャネル領域を介し読み出しビット線
Ｒ−ＢＬに電流が流れる。この電流は、メモリ・セルの
保持データに依り決定され、場合に依っては、一方のデ
ータではトランジスタＱ１を完全にカット・オフさせて
セル電流が流れないようにし、他方のデータでのみ流れ
るように設定することが可能である。

前記読み出し動作を行なわせる際、それに先き立ち読み
出しビット線Ｒ−ＢＬは予め低レベル、例えば接地電位
に設定しておくものとする。本発明装置では、このよう
な状態にあるビット線Ｒ−ＢＬの寄生容量ＣＢをセル電
流で充電して電位を引き上げるかたちになるものである
。また、読み出し、保持状態にある間１．書き込みビッ
ト線Ｗ−ＢＬの電圧は電源電圧と接地電圧との中間の電
圧Ｖｍ　　（Ｖｍ’＝！４ｖｏｏ）となっている。

「書き込み」 データ“１”の書き込み データ″１″は接合型ゲート、即ちフローティング・ゲ
ートにホールが蓄積された状態であると定義する。

書き込みを行なうに当り、ワード線ＷＬの電圧は低レベ
ル（保持状態よりも更に低いレベル）とし、この電圧Ｖ
ｗｌｗが、 Ｖｗｌｗ　＜Ｖｔ３＜Ｖｔ２　　　　　　　　・・・１
３）となるようにする。このようにすることに依り、ト
ランジスタＱ２はオフ、トランジスタＱ３はオンとなる
。この状態で書き込みビット線Ｗ−ＢＬの電圧をＶｍか
ら低レベルＶＳＳ＜ソース供給電源電圧）に引き下げる
。これに伴ない、トランジスタＱ３を通じて半導体基板
からフローティング・ゲート内へホールが流れ込む、こ
とになる。次に、ワード線ＷＬの電圧を保持電圧に引き
上げてトランジスタＱ３をオフとする。次に、書き込み
ビット線Ｗ−ＢＬの電圧を保持状態の電圧Ｖｍに引き上
げることに依り、フローティング・ゲートの電圧は容量
Ｃ１を介しての容量結合で引き上げられて、トランジス
タＱ２はチャネル領域に於ける内部抵抗が相対的に低い
バイアス状態になってデータが保持される。

データ“０”の書き込み ワード線ＷＬの電圧を低レベルとしてトランジスタＱ３
をオンとした後、書き込みビット線Ｗ−ＢＬの電圧を電
圧Ｖｎ＋から高レベルＶＤＤ（ドレイン側供給電源電圧
）に引き上げる。これに伴なってフローティング・ゲー
トのホールはトランジスタＱ３を介して半導体基板に放
出される。この結果、フローティング・ゲートの不純物
濃度が比較的低い場合には、該フローティング・ゲート
の内部が全て空乏化することもある。次に、ワード線Ｗ
Ｌの電圧を保持レベルとしてトランジスタＱ３をオフさ
せた後、書き込みピント線Ｗ−ＢＬの電圧を保持状態の
電圧Ｖｍに引き下げることに依り、容量Ｃ１を介しての
容量性結合でフローティング・ゲートの電位は引き下げ
られ、トランジスタＱ１はそのゲートが負に深くバイア
スされてカット・オフとなるか、若しくは内部抵抗が極
めて高い状態となる。

前記説明から理解されるように、本発明の半導体記憶装
置の動作は、テーパ・アイソレーテッド型ダイナミック
・ゲイン・セルのそれと若干類似した原理となっている
。これは、トランジスタＱ１の部分だけ取り出して見る
と、テーパ・アイソレーテッド型ダイナミック・ゲーイ
ン・セルと同様に考えることが可能な為である。

しかし、本質的な相違点は、本発明の半導体記憶装置で
は、テーパ・アイツレ−テント型グイナミソク・ゲイン
・セルの重要な特徴であるテーパ部分が不要なことであ
る。

このような構造上の相違から、その動作も本質的に異な
っている。即ち、テーパ・アイソレーテッド型ダイナミ
ック・ゲイン・セルでは、選択酸化時に生ずるテーパ状
のアイソレーション膜直下のホールに対するポテンシャ
ルが低くなることを利用し、この部分を通して接合型ゲ
ート、即ちフローティング・ゲートにホールを注入して
いる。

然し乍ら、本発明の半導体記憶装置では、このホールの
注入を行なう為にトランジスタＱ３を用いているから、
前記テーパ状アイソレーション膜の形成は不要になるの
である。従って、例えば埋め込みアイソレーション・プ
ロセス等のテーパ状アイソレーション膜が形成されない
方法に依ってアイソレーションを行なっても全く支障が
ないばかりか、本発明に於けるような構造にしたほうが
素子の高集積化に適していて、例えば、１メガビット或
いは４メガビツトのような高集積化が可能である。

本発明の半導体記憶装置では、見掛は上、１メモリ・セ
ル当り２トランジスタ分の寸法を必要とするが、トラン
スファ・ゲートを有している為、非選択セルはビット線
から切り離すことができるで、隣接したメモリ・セル同
志で読み出しビット線を共通に使用することができる。

これに対し、テーパ・アイソレーテッド型ダイナミック
・ゲイン・セルでは、同一カラム上の読み出しビット線
を隣接カラムとは共有できない為、１セル毎にビット線
の配線幅とその周囲のアイソレーション領域分の寸法が
必要となる。この為、本発明に於けるセルと比較すると
略同じになってしまう。従って、２トランジスタ分の寸
法を必要とする本発明に於けるセルは、他の形式の効率
的とされているセルと比較しても、むしろ高集積化指向
の点では優れている。例えば、従来の１トランジスタ・
１キヤパシタ型のメモリ・セルと比較しても、蓄積キャ
パシタが不要であり、その代りに小型のフローティング
・ゲート型トランジスタが形成されているだけであるか
ら、セル寸法は６０　〔％〕程度の大きさしかない。

また、メモリ・セル出力の点でも、１トランジスタ・１
キヤパシタ型メモリ・セルでは、ビット線に対して充分
な出力電圧を与えなければならないから、高集積化され
たメモリでは、小型でも大きな蓄積電荷を必要とする。

この為、非常に薄い絶縁膜や特殊な高誘電率膜、例えば
酸化クンタル（Ｔａ２０５）等が要求される。然し乍ら
、本発明の半導体記憶装置では、セル内部に蓄積電荷に
対する変換コンダクタンスを有する為、セル出力は大で
あり、若し充分長い時間を掛けることができれば、読み
出しビット線電圧は駆動電源電圧に近い大きな値にする
ことができる。従って、極端に薄い絶縁膜は不要であり
、高集積のメモリを高い信頼性を以て製造することがで
きる。

更にまた、本発明の半導体記憶装置に於けるセルではテ
ーパ・アイソレーテッド型ダイナミック・ゲイン・セル
と比較してワード線の駆動が極めて容易である。即ち、
本発明のセルでは、ワード線は各セルのトランスファ・
ゲートを結ぶものであり、直流的電流を流す必要はない
。これに対してテーパ・アイソレーテッド型ダイナミッ
ク・ゲイン・セルでは同一のワード線上のセルの電流が
全てワード線に流れ、ワード線駆動部分には集積可能な
トランジスタの寸法では駆動が不可能なほどの大電流が
流れる場合があり、特に集積ビット数が多い程この様な
ことが起り易い。これを回避するには、メモリ・セルに
流れる電流を減らせば良いが、それではビット線への充
放電時間が長くなり、動作速度は低下する。本発明では
、そのようなことは起きない。

第３図は本発明に於けるメモリ・セルを駆動する周辺回
路も含めて表わした一実施例の要部回路図であり、第１
図及び第２図に関して説明した部分と同部分は同記号で
指示しである。また、第４図は第３図に見られる実施例
の動作を説明する為の駆動クロックのタイミング・チャ
ートである。

第３図に於いて、Ｑｌｌ乃至Ｑ２’３はトランジスタ、
ＭＣはメモリ・セル、ＤＭＣはダミー・メモリ・セル、
Ｄ及びＤはデータ・バス、Ｄ−ＷＬはダミー・ワード線
、φρ、φＳ、φｔ、φｙ。

φｍはクロックをそれぞれ示している。尚、トランジス
タＱｌｌ乃至Ｑ１４はセンス増幅器であるフリップ・フ
ロップを構成している。

さて、本実施例に於いて、センス動作の初期状態では、
トランジスタＱ１５はオフであり、またトランジスタＱ
２０及びＱ２１が導通しているのでピント線Ｒ−ＢＬは
接地レベルにブリ・チャージされている。

読み出し動作を行なうには、ブリ・チャージ信号を遮断
し、トランジスタＱ２０及びＱ２１をオフした後、ロウ
・デコーダが選択したワード線ＷＬ及びダミー・ワード
線Ｄ−ＷＬを駆動する。ワード線ＷＬ及びダミー・ワー
ド線Ｄ−ＷＬが立ち上がるとメモリ・セルＭＣ及びダミ
ー・メモリ・セルＤＭＣが導通し、電源線（図示せず）
よりセルＭＣ及びＤＭＣを通じフローティング状態のビ
ット線Ｒ−ＢＬがチャージ・アップされる。ビット線Ｒ
−ＢＬの寄生容量はセルＭＣ側とセルＤＭＣ側は等しく
設定されているので、データ“１”の読み出しではセル
ＭＣ及びＤＭＣともに導通するが、ダミー・メモリ・セ
ルＤＭＣはメモリ・セルＭＣの約半分のコンダクタンス
を持つ様に設定しておくと、メモリ・セルＭＣはダミー
・メモリ・セルＤＭＣに対し約２倍の速さで電位が上昇
する。そこで、適当なタイミングを以てトランジスタＱ
１５を導通させ、トランジスタＱｌｌ乃至Ｑ１４からな
るフリップ・フロップを活性化ことに依りビット線電位
差は増幅され、一方は■ＤＤレヘル、他方はＶｓｓ（接
地）し゛ベルに向かう。ワード線ＷＬは、センス動作が
始まれば、その電位を引き下げて良い。この点は、従来
の１トランジスタ・１キヤパシタ型のメモリ・セルと大
きく異なるところである。即ち、従来のメモリ・セルで
は、読み出し後の再書き込み（リフレッシュ）の為、ワ
ード線はセンス動作完了まで高レベルに保つ必要がある
のに対し、本発明に於けるセルでは、読み出し後、再書
き込みを行なう場合には、ワード線ＷＬはデータをビッ
ト線Ｒ−ＢＬに送った後、直ちにその電圧を降下させて
書き込みレベルＶ　ｗｌｗにする。センス増幅器の動作
には、２０〜３０（ｎｓ）程度の時間を必要とするので
、この間にワード線ＷＬを書き込みレベルに設定するよ
うにすれば、本発明のメモリ・セルが読み出しと書き込
みとでワード線電圧が異なっていて、その設定に時間が
必要であるとしても、その欠点は実質的には問題になら
ない。センス増幅器が読み出し信号を増幅するとともに
クロックφｔを立ち上がらせ、トランジスタＱ２６及び
Ｑ２７を導通してセンス信号をビット線Ｗ−ＢＬに転送
する。この時のセンス出力が高レベルであるならば、書
き込みビット線Ｗ−ＢＬには低レベルを低レベルを転送
するように反転データを転送する。そして、カラム・デ
コーダが選択した列の転送ゲート・トランジスタである
トランジスタＱ１８及びＱ１９をクロックφｙで導通さ
せてデータをデータ・バスＤ及びＤに転送して出力する
。書き込みビット線Ｗ−ＢＬに転送された信号はワード
線ＷＬを保持レベルＶｗｌｓにセットした後、トランジ
スタＱ２２及びＱ２３を導通させることに依り、ビット
線Ｗ−ＢＬを保持レベル■ｍにリセットして再書き込み
を完了する。

ところで、本発明のメモリ・セルは非破壊読み出しであ
る為、前記のようなデータ再書き込みは必ずしも毎回行
なう必要はない。そして、センス増幅器は複数のカラム
に対し共通に使用することができるので、比較的複雑な
センス増幅器を用いてもカラムのピンチ上の制約は受け
ない。

また、本発明のメモ゛す・セルは読み出しビット線Ｒ−
ＢＬを接地レベルから読み出し動作させる為、トランス
ファ・ゲート・トランジスタのゲート電圧が立ち上がる
と直ちにセル・データはビット線Ｒ−Ｂ　’Ｌに転送さ
れ、高速動作することが可能である。若し、従来の１ト
ランジスタ・１キヤパシタ型のメモリ・セルの如く、ビ
ット線が高レベルにブリ・チャージされていて、この電
荷をセルに依って引き抜く動作をさせる場合には、ビッ
ト線はビット線ブリ・チャージ・レベル以上まで立ち上
がさないと完全なデータ転送が完了せず、ワード線の立
ち上がりの遅れがメモリ・セルの読み出し動作速度を低
下させることになる。

更にまた、本発明のセルはα線の照射に依るソフト・エ
ラーにも耐性が大である。これは、ビット線に現われる
信号が大であるとの理由だけでなく、電荷蓄積領域がポ
テンシャル障壁で囲まれている為である。例えば、α線
の照射でｐ型半導体基板中に電子・正孔対が発生したと
すると、正孔は多数キャリヤである為、容易に基板電極
に吸収されるが、電子は基板中を拡散し、従来のメモリ
・セルでは蓄積キャパシタの電極に吸収されてソフト・
エラーを起こす。然し乍ら、本発明のセルでは、電荷蓄
積領域はｐ型フローティング・ゲートであってｎ型領域
に囲まれている。従って、仮に基板中を拡散した電子が
そこに到達して直ちにｎ型領域内に取り込まれたとして
も、これは、接続されているｎ＋型領領域第１図のｎ＋
＋ドレイン領域８）を介して電源に吸収されてしまいソ
フト・エラーを起こすことはない。若し、このｎ１型領
域をビット線として使用していれば、ピント線を通じて
のソフト・エラーが発生することになるであろうが、本
発明ではこのｎ＋型領領域電源に接続されているから、
そのようなことは起きない。これが、本発明半導体記憶
装置が特にソフト・エラーに対し耐性が大である理由で
ある。

本発明のセルでソフト・エラーが発生するとするならば
、α線がフローティング・ゲートを直撃した場合である
が、フローティング・ゲートは面積が小さいから直撃の
確率は従来の１トランジスタ・１キヤパシタ型メモリ・
セルよりも遥かに低い。これも、本発明半導体記憶装置
がα線等の照射に対して耐性があることの理由の一つで
ある。

第５図は本発明に於ける他の実施例を表わす要部切断側
面図であり、第１図に関して説明した部分と同部分は同
記号で指示しである： 本実絶倒が第１図に関して説明した実施例と相違する点
は、トランスファ・ゲート・トランジスタのしきい値電
圧をｎチャネル側、即ち接合ゲート型電界効果トランジ
スタ（書き込みトランジスタ）から離れる方向に向かっ
て高くし、且つ、ｐチャネルの書き込みトランジスタの
しきい値電圧を略接地電位近傍に維持する為、トランス
ファ・ゲート・トランジスタの転送部分全面にｐ型の不
純物を導入し、ｐ型チャネル・ドープ領域１１を） 形成したものである。

このｐチャネル書き込みトランジスタには極めて微少な
電流しか流れない為、パンチ・スルー電流域やサブ・ス
レッシュホールド電流域で動作させることが可能である
。

この様に、トランスファ・ゲートを書き込み許容を意味
するレベル、例えば、接地レベルとした時にｐチャネル
の書き込みトランジスタが電界効果トランジスタとして
オン状態にあると、フローティング・ゲートは読み出し
時に於いて如何なる電荷を保持していても、書き込み時
には必ず半導体基板と導通して基板電位となり、次に保
持状態とした場合に書き込みビット線の電圧変動を容量
性結合でフローティング・ゲートに与えることができる
。このような場合、書き込みビット線は保持状態で低レ
ベル（或いは高レベル）にリセットしても良い。即ち、
書き込みビット線はレベルとしてＶＤＤとＶＳＳの２値
のみで良く、Ｖｍは不要となる為メモリ・チップ内の電
源系を簡略化することができる。

前記の動作を更に詳細に説明する。即ち、ワード線を低
レベルとする書き込みの第１段階に於いて、データ“０
”の書き込みでは書き込みビット線を高レベル、データ
“１″の書き込みでは書き込みビット線を低レベルにす
る。この時、ｐチャネルの書き込みトランジスタは導通
している為フローティング・ゲートは常に基板と同一電
位である。次に、ワード線を保持レベルにしてｐチャネ
ル書き込みトランジスタをオフし、書き込みビット線を
接地レベルにする。データ“０”の書き込み後はフロー
ティング・ゲートは容量性結合でその電位が低下し、接
合ゲート型トランジスタをオフさせる。従って、読み出
しに於いてはセル電流は流れず、データ“θ″が検出さ
れる。また、データ“１”の書き込み後は書き込みビッ
ト線の電圧は変化しないので、セル電流はチャネルを通
して流れることができデータ“１゛が検出される。

発明の効果 本発明の効果を列挙すると次の通りである。

■　セル内に利得をもつ構成になっているから小型であ
りながら大きなセル出力が得られる。

■　セルにトランスファ・ゲート・トランジスタを備え
ているからワード線に直流電流を流す必要がなく、ワー
ド線を駆動することが容易である。

■　前記■と同様な理由から、ビット線電圧が如何なる
値になっても非選択セルの影響がない。

■　アイソレーション部分は任意の形状にすることがで
き、バーズ・ピークが生じない高集積化に適したアイソ
レーション・プロセスを採用することができる。

■　セルの構造上、α線等の照射に依るソフト・エラー
を発生し難い。

【図面の簡単な説明】

第１図は本発明一実施例の要部切断側面図、第２図は第
１図実施例の等価回路図、第３図は周辺回路まで含めて
表わした本発明一実施例の要部回路図、第４図は第３図
に示した回路の動作を説明する為のタイミング・チャー
ト、第５図は本発明に於ける他の実施例の要部切断側面
図である。 図に於いて、１はｐ型シリコン半導体基板、２は接合ゲ
ート型電界効果トランジスタ（フローティング・ゲート
・トランジスタ）部分に於けるｎチャネル領域、３は接
合ゲートを構成する為のｐ型領域、４は絶縁膜、５は書
き込みビット線（Ｗ−ＢＬ）として作用する多結晶シリ
コンの電極、６は絶縁膜、７はワード線に接続される多
結晶シリコンのトランスファ・ゲート電極、８はフロー
ティング・ゲート・トランジスタ部分のｎ＋型トドレイ
ン領域９は読み出しビット線（Ｒ−ＢＬ）トシて作用す
るｎ＋型領領域１０はワード線（ＷＬ）として作用する
電極である。 特許出願人　　　富士通株式会社 代理人弁理士　　工具　久五部

Claims (1)

【特許請求の範囲】
1. 一導電型半導体基板表面近傍に埋め込まれ該半導体基板
   と反対導電型を有し且つ一端がトランスファ・ゲート・
   トランジスタのドレイン領域を構成するとともに他端は
   電源に接続された反対導電型高不純物濃度領域に接して
   いるチャネル領域、該チャネル領域に囲まれ絶縁膜を介
   してデータ書き込みピント線である電極と対向し電気的
   にフローティング状態にある接合ゲート領域、前記チャ
   ネル領域に於けるドレイン領域と対向し読み出しビット
   線と接続される反対導電型高不純物濃度領域、前記トラ
   ンスファ・ゲート・トランジスタのソース領域である前
   記反対導電型高不純物濃度領域と前記ドレイン領域との
   間のチャネル領域上に絶縁膜を介して形成されたトラン
   スファ・ゲート電極、該トランスファ・ゲート電極をゲ
   ート電極とし且つ前記接合ゲート領域及び前記半導体基
   板をドレイン領域及びソース領域とする一導電型チャネ
   ルの電界効果トランジスタを備えてなることを特徴とす
   る半導体記憶装置。