KR20210120058A - 광전 반도체칩의 제조 방법 및 이에 사용되는 본딩 웨이퍼 - Google Patents
광전 반도체칩의 제조 방법 및 이에 사용되는 본딩 웨이퍼 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 230000005693 optoelectronics Effects 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 38
- 229910052594 sapphire Inorganic materials 0.000 claims abstract description 10
- 239000010980 sapphire Substances 0.000 claims abstract description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 230000004913 activation Effects 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 3
- 229910002601 GaN Inorganic materials 0.000 claims description 2
- 239000003153 chemical reaction reagent Substances 0.000 claims description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 abstract description 117
- 239000000463 material Substances 0.000 abstract description 14
- 238000000407 epitaxy Methods 0.000 abstract description 8
- 238000012545 processing Methods 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract description 3
- 239000002994 raw material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 40
- 239000013078 crystal Substances 0.000 description 8
- 238000005498 polishing Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000001994 activation Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052580 B4C Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- INAHAJYZKVIDIZ-UHFFFAOYSA-N boron carbide Chemical compound B12B3B4C32B41 INAHAJYZKVIDIZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 239000002440 industrial waste Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L33/005—Processes
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- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0025—Processes relating to coatings
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Recrystallisation Techniques (AREA)
- Led Devices (AREA)
Abstract
본 발명은 광전 반도체칩의 제조 방법 및 이에 사용되는 본딩 웨이퍼를 제공한다. 웨이퍼 재료는 사파이어, 실리콘 카바이드, 갈륨 비소 등과 같은 에피택시(epitaxy)용 웨이퍼를 포함한다. 이 방법은 종래의 웨이퍼를 마더 웨이퍼, 서브 웨이퍼로 나누고, 적절한 본딩 기술을 사용하여 마더 웨이퍼와 서브 웨이퍼를 본딩한 후, 에피택시 시 약 1000℃의 고온과 응력으로 인한 휨 변화를 견딜 수 있으며, 에피택시 후에는 비물리적 파괴 방식을 사용하여 본딩을 해제할 수 있다. 마더 웨이퍼는 재사용할 수 있으며, 서브 웨이퍼와 에피택시층은 두께를 감소시키지 않거나 또는 두께를 소량으로 감소시킨 후 칩 제조 공정에 직접 사용하므로, 대형 에피택시 웨이퍼의 원재료와 칩 가공 원가 문제를 해결하고, 파장 균일성이 더 좋은 에피택시 웨이퍼를 얻을 수 있다.
Description
본 발명은 광전 반도체칩의 제조 방법에 관한 것으로, 구체적으로 에피택시용 본딩 웨이퍼에 관한 것이다.
단결정 사파이어, 실리콘 카바이드, 갈륨 비소 결정체는 전형적인 에피택시 재료이며, 우수한 광전 효과를 가지며, LED, 전력 디바이스에 광범위하게 이용되고 있다. 사파이어, 실리콘 카바이드, 갈륨 비소 등 결정체는 성장할 때 모두 대량의 전기 에너지가 필요하다. 또한 웨이퍼 크기가 클수록, 결정체 재료의 수율이 낮아지고, 반도체 기판 웨이퍼가 점차적으로 4인치에서 6인치 또는 8인치로 전환되면서 원가도 상대적으로 높아진다.
결정체는 절단, 연마, 폴리싱, 클리닝 등 여러 공정을 거쳐 웨이퍼가 된다. 에피택시 성장 후, 칩의 제조 공정은 칩의 크기를 줄이기 위해 모두 전체 칩의 두께를 감소시켜야 한다. 칩의 두께는 일반적으로 웨이퍼의 1/3 이하이다. 즉, 반 이상의 결정체는 마지막에 시닝 머신(thinning machine)을 이용하여 연마해야 하므로, 결정체 재료의 낭비가 매우 크다.
웨이퍼 두께는 에피택시 파장의 균일성에 영향을 미치는 핵심 요소 중 하나이며, 두께가 두꺼울수록 에피택시층의 응력으로 인해 발생하는 휨의 정도를 줄이고, 나아가 파장 균일성을 향상시킬 수 있다. 칩의 크기를 줄이고, 패키징 재료의 낭비를 줄이기 위해, 칩의 두께가 점점 얇아지므로, 웨이퍼 기판의 두께가 얇아질 것을 요구한다. 웨이퍼가 두꺼울수록 칩 제조 공정도 더 많은 비용을 들여 두께를 감소시켜야 하며, 이에 따라 결정체 재료가 많이 낭비된다.
본 발명은 배경 기술의 기술적 문제에 대한 해결 방법을 제공한다. 본 발명은 광전 반도체칩의 제조 방법을 공개하며, 상기 방법은, 기존의 성장 기판을 마더 웨이퍼와 서브 웨이퍼로 나누고, 상기 마더 웨이퍼와 서브 웨이퍼는 사파이어, 실리콘 카바이드 또는 갈륨 비소를 포함한다. 적합한 본딩 매체를 선택하여 마더 웨이퍼, 서브 웨이퍼 또는 이들 모두에 한 층의 본딩 매체 박막을 성장시키되, 바람직하게는 이들 중 하나의 표면에 한 층의 본딩 매체를 성장시키며, 특히 마더 웨이퍼에 중간층으로서 본딩 매체를 성장시키는 것을 추천한다. 중간층은 이산화규소, 질화 알루미늄, 질화 갈륨 중의 하나 또는 임의의 조합을 포함한다.
본딩 설계로서, 300℃ 내지 1000℃ 진공 고온 환경에서 마더 웨이퍼와 서브 웨이퍼의 본딩을 진행하며, 본딩 매체는 본딩면에 위치한다. 비교적 얇은 서브 웨이퍼는 반도체 에피택시 공정 후, 비파괴적인 디본딩 방식으로 본딩 매체를 파괴 후 분리하여, 마더 웨이퍼와 분리된 서브 웨이퍼 및 서브 웨이퍼 상의 반도체 에피택시층은 계속하여 칩 제조 공정에 이용된다. 하측의 비교적 두꺼운 마더 웨이퍼는 클리닝 후 고온 소둔을 진행하여 에피택시 성장으로 인해 누적된 응력을 해소하고, 소둔 후의 마더 웨이퍼는 재사용될 수 있다.
상기 마더 웨이퍼와 상기 서브 웨이퍼의 두께 설계로서, 최종 칩 두께에 따라 서브 웨이퍼 두께를 설계하고, 서브 웨이퍼 두께는 최종 칩의 기판 두께보다 약간 두껍거나 같을 수 있다. 수율을 향상시키기 위해, 마더 웨이퍼의 두께를 두껍게 주문할 것을 제안한다. 기존의 웨이퍼 두께 규격에서 서브 웨이퍼 두께를 빼면 마더 웨이퍼의 최소 두께가 된다. 상기 마더 웨이퍼는 양면이 모두 거친면인 웨이퍼이어야 하며, 금강사, 탄화붕소, 실리콘 카바이드 등과 같은 고경도 미세 분말을 이용하여 양면을 연마하여 안정된 거친면을 형성하고, 와이어 절단에 의해 발생한 휨(WARP) 부분을 평탄화 한다. 또는 상기 마더 웨이퍼의 표면은 황색광, 현상, 에칭 등과 관련된 기술로 형성된 거친면이다. 에피택시 성장이 발생할 서브 웨이퍼의 표면을 정면으로 정의하고, 정면과 마주하는 다른 면을 후면이라고 정의하며, 후면은 마더 웨이퍼와 마주하여 본딩된다. 서브 웨이퍼 정면은 에피택시 수준의 폴리싱면이어야 하고, 후면과 마더 웨이퍼는 동일하게 거친면 또는 폴리싱면이다. 본딩 전에는 03, N2로 플라즈마 클리닝 또는 화학 방식 세척을 진행하여 본딩 매체의 성장면을 활성화시켜야 하며, 활성화 처리용 시약은 과산화수소수, 암모니아수 또는 이들의 혼합물을 포함한다. 활성화 처리는 예를 들어 플라즈마를 이용하여 활성화를 진행하는 건식 처리일 수도 있다.
상기 본딩 매체는 이산화규소(SiO2), 질화 알루미늄(AlN) 등의 박막일 수 있으며, 본딩 매체로 구성된 중간층은 균일한 본딩을 위해 일정한 두께(예를 들면 3~5㎛)를 가져야만, 에피택시 성장 시 1000℃ 고온과 에피택시층의 응력으로 인한 휨에 저항할 수 있다. 상기 본딩 조건은 고온, 진공의 본딩장치에서 진행되어야 한다. 상기 비파괴식의 디본딩 방법은 산성액 부식법이며,웨이퍼를 손상시키지 않고 본딩 매체를 부식 파괴한다. 상기 마더 웨이퍼의 재사용을 위해, 클리닝, 소둔 등 제조 공정을 거쳐 에피택시의 응력을 제거해야 한다. 마더 웨이퍼도 비교적 평평하여, 재사용에 유리하다.
서브 웨이퍼의 두께는 최종 칩 두께보다 50~400㎛ 두껍도록 하여 두께 감소 조절 공간을 남기는 것이 바람직하다. 이로써, 마더 웨이퍼와 분리된 후, 에피택시층에서 떨어진 서브 웨이퍼의 일측에 대해 두께 감소를 진행할 수 있다. 프로세싱 윈도우를 확보하기 위해, 마더 웨이퍼의 두께는 마더 웨이퍼의 최소 두께보다 100~1000㎛ 정도 조금 더 두꺼울 수 있다. 서브 웨이퍼의 두께는 100~450㎛이며, 마더 웨이퍼의 두께는 300~1500㎛이다.
바람직하게는, 서브 웨이퍼 정면의 폴리싱 거칠기는 0.08~0.2nm이고, 서브 웨이퍼의 후면과 마더 웨이퍼 양면의 거칠기는 0.1~1.2㎛이다.
바람직하게는, 본딩 매체로 구성된 중간층의 두께는 3~5㎛이다.
바람직하게는, 본딩 조건으로서, 300~400℃ 진공 환경에서 100~250kg/cm2의 압력으로 마더 웨이퍼와 서브 웨이퍼를 10~40분 동안 본딩한다.
바람직하게는, 디본딩 방법으로서, 상온의 플루오린화 수소산(HF)으로 이산화규소 본딩 매체를 부식시킨다.
바람직하게는, 마더 웨이퍼의 재사용 방법으로서, 초음파 청정수로 클리닝하고, 회전 건조 후, 1350~1400℃의 고온 소둔로에서 소둔하여, 에피택시 생산의 잔류 응력을 제거한다.
바람직하게는, 일부 상황에서, 마더 웨이퍼는 제1 마더 웨이퍼와 제2 마더 웨이퍼를 포함할 수 있거나, 또는 둘 이상의 분리가능한 웨이퍼로 구성될 수 있다.
본 발명의 유익한 효과는 다음 사항을 포함한다.
본 발명은 종래의 웨이퍼를 마더 웨이퍼와 서브 웨이퍼로 나누고, 적절한 본딩 기술을 사용하여 마더 웨이퍼와 서브 웨이퍼를 본딩한 후, 에피택시 시 약 1000℃의 고온과 응력으로 인한 휨 변화를 견딜 수 있으며, 에피택시 후 비물리적 파괴 방식을 사용하여 본딩을 해제할 수 있다. 마더 웨이퍼는 재사용할 수 있으며, 서브 웨이퍼와 에피택시층은 두께를 감소시키지 않거나 또는 두께를 소량 감소시킨 후 칩 제조 공정에 직접 사용하므로, 대형 에피택시 웨이퍼의 원재료와 칩 가공 원가 문제를 해결하고, 파장 균일성이 더 좋은 에피택시 칩을 얻을 수 있다.
반도체 부품의 생산 제조 원가를 절감하고, 대량 생산의 효율을 향상시키기 위해, 점점 대형 웨이퍼의 연구에 집중되고 있으며, 대형 웨이퍼는 공정 응력에 견딜 수 있는 더 좋은 성능이 필요하다. 본 발명은 마더 웨이퍼의 재사용 특성으로 인해, 마더 웨이퍼의 두께를 적절히 증가시킴으로써 대량 생산의 안정성을 유지할 수 있고, 예를 들면 에피택시 성장 시의 휨 문제를 줄여, 에피택시 성장의 균일성을 향상시키고, 생산 비용을 크게 증가시키지 않으므로, 대형 웨이퍼의 대량 생산 제조 공정에 있어서 큰 의미가 있다.
본 발명의 기타 특징 및 장점은 아래에서 상세하게 설명될 것이며, 일부 특징 및 장점은 상세한 설명을 통해 자명해지거나, 또는 본 발명을 실시함으로써 이해하게 될 것이다. 본 발명의 목적 및 기타 장점은 상세한 설명, 청구 범위 및 도면에서 특정한 구조를 통해 실현될 수 있다.
도면은 본 발명에 대한 추가적인 이해를 위해 제공하며, 상세한 설명의 일부분을 구성하며, 본 발명의 실시예와 함께 본 발명을 설명하기 위한 것일 뿐, 본 발명을 한정하기 위한 것은 아니다. 또한, 도면의 데이터는 설명의 요약이며, 비율에 따라 그려진 것이 아니다.
도 1은 본딩 웨이퍼의 제조 공정 흐름이다.
도 2 내지 도 7은 광전 반도체 제품의 제조 공정 개략도 및 상응하는 본딩 웨이퍼 사진이다.
도 1은 본딩 웨이퍼의 제조 공정 흐름이다.
도 2 내지 도 7은 광전 반도체 제품의 제조 공정 개략도 및 상응하는 본딩 웨이퍼 사진이다.
이하 도면과 결합하여 본 발명의 구체적인 실시예를 상세히 설명한다. 그러나 이하 실시예예 관한 서술 및 설명은 본 발명의 보호범위에 대한 어떠한 한정도 구성하지 않는다.
이해해야 할 것은, 본 발명에서 사용한 용어는 구체적인 실시예를 설명하기 위한 것일 뿐, 본 발명을 한정하기 위한 것은 아니다. 이해해야 할 것은, 본 발명에서 사용된 "포함", "함유"라는 용어는, 설명되는 특징, 전체, 단계, 어셈블리 존재를 설명하기 위한 것이고, 하나 또는 하나 이상의 다른 특징, 전체, 단계, 어셈블리 및 /또는 이들 조합의 존재 또는 증가를 배제하지 않는다.
다르게 정의되지 않는 한, 본 발명에서 사용되는 모든 용어(기술용어 및 과학 용어 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 발명에서 사용되는 용어는, 본 설명서의 문맥 및 관련 분야에서의 이러한 용어의 의미와 일치한 의미를 갖는 것으로 이해되어야 하며, 본 발명에서 명확하게 정의한 것을 제외하고, 이상적이거나 매우 공식적인 의미로 이해되어서는 안 된다.
도 1을 참조하면, 본 발명은 저비용, 고성능, 친환경 웨이퍼를 제조하기 위한 광전 반도체칩의 제조 방법을 제공한다. 본 발명의 본딩 방법을 이용하면, 대형의 사파이어, 실리콘 카바이드 또는 갈륨 비소 웨이퍼에 대해 비용면에서 매우 효율적이다. 상기 방법은 다음 단계를 포함한다. 동일 재료 또는 서로 다른 재료의 마더 웨이퍼(100)와 서브 웨이퍼(200)를 제공하고, 마더 웨이퍼(100)와 서브 웨이퍼(200) 중 어느 하나의 일면에 매체층을 증착시킨다. 매체층은 본딩 특성을 가지며, 매체층은 중간층(300)으로 사용된다. 매체층을 연마하여 클리닝하고, 암모니아수와 과산화수소수를 이용하여 중간층(300)에 대해 활성화 처리를 진행한다. 활성화 처리의 목적은 중간층(300) 표면에 히드록시기(-OH)의 형성을 촉진하는 것이며, 히드록시기는 웨이퍼 재료의 Al 또는 O에 대해 쿨롱 장력을 형성하여, 중간층과 마더 웨이퍼 및 서브 웨이퍼의 연결에 유리하다. 마더 웨이퍼(100)와 서브 웨이퍼(200)는 예비 정렬하고, 서로 정렬된 후, 핫 프레스 본딩 공정을 진행하여, 본딩 웨이퍼를 얻으며, 본딩 웨이퍼에 대해 테스트 후 클리닝한다.
다시 도 2 내지 도 4를 참고하여 상세히 말하자면, 마더 웨이퍼(100)와 서브 웨이퍼(200)를 제공하되, 양자의 재료 선택은 사파이어, 실리콘 카바이드 또는 갈륨 비소를 포함하나, 이에 한정되지 않는다. 후속되는 고온 본딩 공정을 진행하기 위하여, 웨이퍼 재료가 견딜 수 있는 고온 환경 온도는 1000℃보다 낮지 않아야 한다. 양자 사이에 각각 중간층(300)을 설치한다. 본 실시예에서는, 마더 웨이퍼(100)의 매끄럽지 않은 면(110), 및 매끄럽지 않은 면(100)과 마주하는 서브 웨이퍼(100)의 일면에 본딩 매체 재료 SiO2를 증착하여 중간층(300, 중간층은 도면에 미도시)을 형성하고, 중간층(300)에 대해 CMP(기계 화학적 폴리싱)를 진행한다. SiO2는 증착에 의해 침착시키는 방식으로 형성되므로, 폴리싱을 이용하여 중간층의 평탄도를 향상시켜야 하며, 이후 두 결과물을 활성화 처리한 후, 중간층(300)을 구비한 일면을 서로 대향시켜 본딩 공정을 진행한다. 실시예에서 예를 들면 마더 웨이퍼(100)의 두께는 300㎛ 내지 500㎛이며, 웨이퍼가 깨지는 것을 방지하기 위해, 마더 웨이퍼(100)의 두께는 웨이퍼 면적의 증가에 따라 두꺼워지는 추세를 가진다. 따라서, 8인치와 같은 대형 웨이퍼에서, 마더 웨이퍼(100)의 두께는 1500㎛에 도달할 수 있으며, 서브 웨이퍼(200)의 두께는 100㎛ 내지 450㎛이다. 본 발명의 구상에 따른 서브 웨이퍼(200)는 적어도 100㎛ 수준의 두께에 도달할 수 있다. 명확히 해야 할 점은, 웨이퍼 제조 기술의 발전에 따라, 본 발명을 이용한 기술방안은 더욱 얇은 서브 웨이퍼(200)를 얻을 수 있다.
일부 실시예에서, 웨이퍼 표면의 청정도가 좋을수록, 성장된 본딩 매체의 품질도 더 좋아지고, 본딩의 효과도 더 좋아진다. 폴리싱 후 본딩 웨이퍼를 클리닝한다. 웨이퍼의 휨 정도(WARP), 평탄도(TTV) 등이 작을수록, 본딩 효과는 더 좋아지며, 심지어는 본딩 매체의 두께가 감소될 수 있다. 적합한 본딩 매체는 웨이퍼 재료의 결정 격자와의 정합도가 높아야 하며, 예를 들면 이산화규소(SiO2), 질화 알루미늄(AlN), 질화 갈륨(GaN) 등 박막 중의 1종 또는 이들의 임의의 조합이다. 마더 웨이퍼에 박막을 성장시키거나 또는 마더 웨이퍼(100)와 서브 웨이퍼(200)에 모두 박막을 성장시키고, 적합한 온도와 압력에서 본딩할 수 있다.
본 발명에 의해 제공되는 실시예에서, 상기 실시예는 상기 방안을 기초로, 마더 웨이퍼(100)와 서브 웨이퍼(200)의 서로 마주하는 표면의 거칠기도 본딩 효과에 영향을 준다. 웨이퍼 표면이 거칠수록, 본딩 매체가 치밀하게 성장한다. 그러나 거칠기가 너무 크면, 반대로 공동이 쉽게 발생하여, 본딩 효과에 영향을 준다. 본 실시예에서, 거칠기를 0.1~1.2㎛로 제어한다.
본 실시예에서, 본딩 시 마더 웨이퍼(100)와 서브 웨이퍼(200)의 정렬이 용이해지도록, 마더 웨이퍼(100)와 서브 웨이퍼(200)의 크기는 일치해야 하며, 직경은 ±0.1mm 범위 내이어야 한다. LED용 사파이어 웨이퍼는 발광 반도체 부품의 출광 효율을 증가시키기 위해, 노광, 현상, 식각 등 제조 공정을 통해 서브 웨이퍼(200)의 표면에 패턴(Patterned Sapphire Substrate, PSS)을 형성한다. 실시에서, 패터닝된 기판은 반사 및 에피택시 결정 격자 정합 이들 두 가지 측면에서, 발광 반도체 부품의 출광 효율을 효과적으로 향상시킨다. 웨이퍼의 본딩 과정은 상기 패턴을 형성하기 전에 진행하는 것이 바람직하며, 이로써 본딩 시의 압력으로 인해 패턴이 손상되는 것을 방지한다.
다른 일부 실시예에서는, 레이저 분리법과 같은 기타 물리적 파괴 방식과 다른 방식을 취한다. 상기 레이저 분리법은 웨이퍼 측면 주변에 하나의 깊은 홈을 형성하고 저온 환경에서 다시 절삭공구로 웨이퍼를 분리하는 방식이며, 이러한 파괴 방식은 많은 치핑이 발생하고, 마더 웨이퍼(100)의 재사용률이 낮다. 반면, 본 실시예는 본딩 매체를 산으로 에칭하는 방식으로 디본딩한다. 사파이어 웨이퍼를 예로 들면, 플루오린화 수소산을 사용하여 본딩 매체인 이산화규소를 부식시키고, 상온의 플루오린화 수소산으로 40분 동안 침지시키면 쉽게 분리할 수 있어, 반도체 부품의 에피택시층과 웨이퍼 본체에 영향을 주지 않는다.
도 5를 참조하면, 서브 웨이퍼(200)는 에피택시 형성에 이용되고, 본딩면에서 떨어진 서브 웨이퍼(200)의 일측은 에피택시층(210)을 형성하기 위한 매끄러운 면으로 형성되고, 에피택시층은 순서대로 N측 층, P측 층과 둘 사이에 위치하는 활성층을 포함하고, 예를 들면 MOCVD 금속 유기물 화학 기상 증착에 의해 반도체 재료를 증착한다.
도 6과 도 7을 참조하면, 에피택시층(210)을 형성한 후, 중간층(300)을 해제하고, 마더 웨이퍼(100)와 서브 웨이퍼(200)를 분리한다. 서브 웨이퍼(200)를 이용하여 칩 제조 공정을 계속 진행한다. 예를 들면 포토레지스트 에칭을 이용하여 서브 웨이퍼(200)에서 떨어진 에피택시층(210)의 일측에 칩 패턴을 형성하고, N측 층이 노출될 때까지 일부 P측 층을 제거하고, 다시 P측 층 및/또는 노출된 N측 층 표면에 절연 보호층 또는 투명 도전 확산층을 형성하고, 마지막으로 P측 층 및 노출된 N측 층에 연결된 칩 전극을 형성하여, 발광반도체 칩 구조체를 형성한다.
또한, 분리된 마더 웨이퍼(100)에 대해 고온 소둔 후 다시 회수하여 이용함으로써, 다시 본딩 웨이퍼를 제조할 수 있다. 칩의 공정 요구를 충족시키기 위해 서브 웨이퍼(200)의 두께를 감소시킨다. 본 발명에서 서브 웨이퍼(200)의 감소 두께는 종래 기술에서 기판의 감소 두께보다 훨씬 작다. 750㎛ 두께의 웨이퍼 기판을 예로 들면, 본 발명은 약 200㎛의 웨이퍼 재료를 제거하면 100㎛의 칩 기판 웨이퍼를 얻을 수 있는 반면, 종래 기술은 650㎛을 제거해야 하며, 본 발명의 3배 이상을 제거해야 한다. 산업 생산에서는 일반적으로 연마 제거 방식을 이용하여 필요이상의 기판 재료를 제거하지만, 연마 공정으로 기판 재료를 제거하면 효율이 낮고, 연마휠이 소모된다. 즉, 공정 시간이 길어지고 연마휠과 같은 생산 비품의 손실을 악화시킨다. 따라서, 본 발명은 종래 기술에 비해 생산 원가를 절감하고, 두께 감소 시간을 단축시키며, 산업 폐기물 발생을 감소시키며, 예를 들어 6인치 이상의 대형 웨이퍼의 산업화 촉진에 대해 긍정적인 역할을 한다.
일부 실시예에서, 마더 웨이퍼(100)는 실제 두께 요구에 따라, 제1 마더 웨이퍼와 제2 마더 웨이퍼가 본딩된 구성을 포함하도록 추가로 설계되어, 웨이퍼를 하나씩 제거함으로써, 웨이퍼 기판의 두께 제어를 구현할 수 있다.
이상은 단지 본 발명의 바람직한 실시형태일 뿐이다. 지적해야 할 것은, 본 분야의 통상의 기술자는 본 발명의 원리를 벗어나지 않으면서 일부 개량과 수정을 진행할 수도 있으며, 이러한 개량과 수정도 본 발명의 보호 범위 내에 속한다는 점이다.
100-마더 웨이퍼
110-매끄럽지 않은 면
200-서브 웨이퍼
300-중간층
310-에피택시층
110-매끄럽지 않은 면
200-서브 웨이퍼
300-중간층
310-에피택시층
Claims (21)
- 단계 1: 마더 웨이퍼와 서브 웨이퍼를 제공하고, 양자 사이에 중간층을 설치하여 본딩 웨이퍼로 본딩하는 단계;
단계 2: 서브 웨이퍼에 가까운 본딩 웨이퍼의 일측 표면에 에피택시층을 형성하는 단계;
단계 3: 중간층을 해제하여, 마더 웨이퍼와 서브 웨이퍼를 분리하는 단계를 포함하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
해제 후의 서브 웨이퍼와 에피택시층을 이용하여 칩 제조 공정을 계속 진행하고, 마더 웨이퍼는 재사용하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제2항에 있어서,
해제 후의 마더 웨이퍼는 고온 소둔을 거쳐 재사용하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
해제 후의 서브 웨이퍼는 에피택시층에서 떨어진 일측에서부터 두께를 감소시키는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
단계 1의 본딩 전, 마더 웨이퍼와 서브 웨이퍼의 서로 마주하는 일면에 각각 중간층을 형성하거나 또는 그중의 하나에 중간층을 형성하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 마더 웨이퍼와 서브 웨이퍼는 사파이어, 실리콘 카바이드 또는 갈륨 비소를 포함하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 서브 웨이퍼의 두께는 100㎛ 내지 450㎛인 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 마더 웨이퍼의 두께는 300㎛ 내지 1500㎛인 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 마더 웨이퍼 및/또는 서브 웨이퍼가 견딜 수 있는 고온 환경 온도는 1000℃보다 낮지 않은 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 중간층은 이산화규소, 질화 알루미늄 또는 질화 갈륨 중의 하나 또는 임의의 조합을 포함하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 중간층은 에칭 공정에 의해 제거되는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
상기 마더 웨이퍼는 적어도 제1 마더 웨이퍼와 제2 마더 웨이퍼로 구성되는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제1항에 있어서,
중간층에 대해 활성화 처리를 진행하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제13항에 있어서,
활성화 처리의 시약은 과산화수소수, 암모니아수 또는 이들의 혼합물을 포함하는 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 제13항에 있어서,
활성화 처리는 플라즈마를 이용하여 활성화를 진행하는 건식 처리인 것을 특징으로 하는, 광전 반도체칩의 제조 방법. - 광전 반도체칩을 제조하기 위한 성장 기판으로서의 본딩 웨이퍼에 있어서,
본딩 웨이퍼는 마더 웨이퍼, 서브 웨이퍼 및 이들 사이에 위치하는 중간층을 포함하는 것을 특징으로 하는, 본딩 웨이퍼. - 제16항에 있어서,
상기 서브 웨이퍼의 두께는 100㎛ 내지 450㎛인 것을 특징으로 하는, 본딩 웨이퍼. - 제16항에 있어서,
상기 마더 웨이퍼는 300㎛ 내지 1500㎛인 것을 특징으로 하는, 본딩 웨이퍼. - 제16항에 있어서,
상기 중간층의 두께는 3㎛ 내지 5㎛인 것을 특징으로 하는, 본딩 웨이퍼. - 제16항에 있어서,
상기 마더 웨이퍼에서 떨어진 상기 서브 웨이퍼의 일측 표면은 매끄러운 면인 것을 특징으로 하는, 본딩 웨이퍼. - 제16항에 있어서,
상기 마더 웨이퍼는 적어도 제1 마더 웨이퍼와 제2 마더 웨이퍼로 구성되는 것을 특징으로 하는, 본딩 웨이퍼.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2019/083521 WO2020211089A1 (zh) | 2019-04-19 | 2019-04-19 | 一种用于制作光电半导体芯片的方法及其所使用的键合晶圆 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210120058A true KR20210120058A (ko) | 2021-10-06 |
Family
ID=70656854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217027188A KR20210120058A (ko) | 2019-04-19 | 2019-04-19 | 광전 반도체칩의 제조 방법 및 이에 사용되는 본딩 웨이퍼 |
Country Status (4)
| Country | Link |
|---|---|
| KR (1) | KR20210120058A (ko) |
| CN (1) | CN111183513A (ko) |
| TW (1) | TWI734359B (ko) |
| WO (1) | WO2020211089A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102601702B1 (ko) * | 2022-10-31 | 2023-11-13 | 웨이브로드 주식회사 | 반도체 성장용 템플릿을 이용한 반도체 발광 소자 제조 방법 |
| KR102649711B1 (ko) * | 2022-12-02 | 2024-03-20 | 웨이브로드 주식회사 | 초박형 반도체 다이의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111952151A (zh) * | 2020-07-28 | 2020-11-17 | 苏州赛万玉山智能科技有限公司 | 半导体复合晶圆及制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4126749B2 (ja) * | 1998-04-22 | 2008-07-30 | ソニー株式会社 | 半導体装置の製造方法 |
| US6689669B2 (en) * | 2001-11-03 | 2004-02-10 | Kulite Semiconductor Products, Inc. | High temperature sensors utilizing doping controlled, dielectrically isolated beta silicon carbide (SiC) sensing elements on a specifically selected high temperature force collecting membrane |
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| FR2917232B1 (fr) * | 2007-06-06 | 2009-10-09 | Soitec Silicon On Insulator | Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion. |
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| CN102486992A (zh) * | 2010-12-01 | 2012-06-06 | 比亚迪股份有限公司 | 一种半导体器件的制造方法 |
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| CN102956762A (zh) * | 2011-08-26 | 2013-03-06 | 郑朝元 | Ⅲ-ⅴ族晶圆可重复进行磊晶制程的方法与构造 |
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-
2019
- 2019-04-19 KR KR1020217027188A patent/KR20210120058A/ko not_active IP Right Cessation
- 2019-04-19 WO PCT/CN2019/083521 patent/WO2020211089A1/zh active Application Filing
- 2019-04-19 CN CN201980004714.0A patent/CN111183513A/zh active Pending
-
2020
- 2020-01-22 TW TW109102559A patent/TWI734359B/zh active
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| WO2024117715A1 (ko) * | 2022-12-02 | 2024-06-06 | 웨이브로드 주식회사 | 초박형 반도체 다이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020211089A1 (zh) | 2020-10-22 |
| TW202039945A (zh) | 2020-11-01 |
| CN111183513A (zh) | 2020-05-19 |
| TWI734359B (zh) | 2021-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| X601 | Decision of rejection after re-examination |