KR20150038497A - 재구성된 웨이퍼-레벨 마이크로전자 패키지 - Google Patents

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semiconductor die
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일야스 모하메드
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인벤사스 코포레이션
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    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

마이크로전자 패키지(10)는 제 1 및 제 2 캡슐화된 마이크로전자 소자(14, 16)를 포함하는데, 이들 각각은 전면(20) 및 콘택(26)을 가지는 반도체 다이(14)를 포함한다. 봉합재(28)는 각각의 다이의 에지면(24)과 접촉하고 그로부터 적어도 하나의 가로 방향에서 연장한다. 전기적 도전성 소자(36)는 콘택으로부터 그리고 전면 위에서 봉합재에 상재하는 위치로 연장한다. 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 제 1 및 제 2 다이 중 하나의 전면 또는 후면 중 하나가 제 1 및 제 2 다이 중 다른 것의 전면 또는 후면 중 하나를 향해 지향되게 한다. 복수 개의 전기적 도전성 상호접속(40)은 제 1 및 제 2 마이크로전자 소자의 봉합재를 통해 연장하고, 도전성 소자에 의하여 제 1 및 제 2 마이크로전자 소자의 적어도 하나의 반도체 다이와 전기적으로 접속된다.

Description

재구성된 웨이퍼-레벨 마이크로전자 패키지{RECONSTITUTED WAFER-LEVEL MICROELECTRONIC PACKAGE}
관련 출원들에의 상호-참조
본 출원은 2012 년 7 월 31 일에 출원된 미국 특허출원 번호 제 13/563,085 호에 대한 우선권을 주장하며, 이것의 개시물은 원용에 의해 본 명세서에 포함된다.
발명의 배경
본 출원의 기술 요지는 마이크로전자 패키지 및 마이크로전자 패키지를 통합하는 어셈블리에 관련된다.
반도체 칩은 개개의, 사전패키지된 유닛으로서 공통적으로 제공된다. 표준 칩은 칩의 내부 회로부에 접속된 콘택을 가지는 큰 전면을 가지는 평평한, 사각형 보디를 가진다. 각각의 개개의 칩은 통상적으로 외부 단자를 가지는 패키지 내에 보유되고, 그러면 이것이 인쇄 회로 보드와 같은 회로 패널에 전기적으로 접속되고, 또한 칩의 콘택을 회로 패널의 도체부로 접속시킨다. 많은 종래의 디자인에서, 칩 패키지는 칩 자체의 면적보다 훨씬 더 큰 회로 패널의 면적을 차지한다. 본 개시물에서 전면을 가지는 평면 칩에 대하여 사용될 때, "칩의 면적"은 전면의 면적을 지칭하는 것으로서 이해되어야 한다.
마이크로전자 패키지는 웨이퍼 레벨에서 제작될 수도 있다; 즉, 칩, 또는 다이가 여전히 웨이퍼 형태에 있는 동안에 패키지를 구성하는 엔클로저, 종결 및 다른 피쳐들이 제작된다. 다이가 형성된 이후에, 웨이퍼는 다수 개의 추가적 프로세스 단계를 거쳐 웨이퍼 상에 패키지 구조를 형성하고, 그러면 웨이퍼가 다이싱되어 개별적으로 패키징된 다이를 떼어낸다. 웨이퍼 레벨 처리는 바람직한 제작 방법인데 이는 이것이 비용 절감 장점을 제공할 수도 있기 때문이고, 그리고 각각의 다이 패키지의 풋프린트가 다이 자체의 사이즈와 동일하게 또는 거의 동일하게 제조될 수도 있기 때문이며, 결과적으로 패키징된 다이가 부착되는 인쇄 회로 보드 상의 면적의 매우 효율적인 활용을 초래한다. 이러한 방식으로 패키징된 다이는 웨이퍼-레벨 칩 스케일 패키지 또는 웨이퍼-레벨 칩 사이징된 패키지(wafer-level chip sized package; WLCSP)라고 공통적으로 지칭된다.
패키징된 다이가 탑재되는 기판 상에 추가적 공간을 절약하기 위하여, 여러 개의 칩들이 이들을 수직으로 적층시킴으로써 단일 패키지 내에 결합될 수도 있다. 스택 내의 각각의 다이는 통상적으로 스택 내의 하나 이상의 다른 다이로의 또는 스택이 탑재된 기판으로의, 또는 양자 모두로의 전기적 접속 메커니즘을 제공해야 한다. 이것이 수직으로 적층된 다중 다이 패키지가 함께 추가된 패키지 내의 모든 칩들의 총표면적보다 더 적은 기판 상의 표면적을 점유하도록 한다. 그러나, 이러한 배치는 칩들이 그것으로의 전기적 접속을 위하여 상부 칩들로의 콘택으로의 액세스를 제공하기 위하여 적어도 다소 오프셋되도록 요구하는데, 이는 다중 칩들 모두에 대한 라우팅이 패키지의 동일한 표면을 따라 이루어지기 때문이다. 또한 이것은 복잡한 라우팅을 야기하고 그리고 동일한 패키지의 칩들 사이의 외부적으로-접속된 로직으로의 상이한 경로들을 허용할 수 있다.
앞선 진술을 참조하면, 멀티-칩 마이크로전자 패키지의 어떤 개선사항들이 특히 서로 상호접속되는 이러한 패키지 또는 다른 패키지를 포함하는 어셈블리 내에서 전기적 성능을 개선하기 위하여 이루어질 수 있다.
발명의 개요
본 개시물의 양태는 마이크로전자 패키지에 관련된다. 마이크로전자 패키지는 제 1 및 제 2 캡슐화된 마이크로전자 소자로서, 각각 제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 대항하는 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이를 포함하는, 캡슐화된 마이크로전자 소자를 포함한다. 봉합재(encapsulant)가 적어도 상기 반도체 다이의 에지면과 접촉하고 상기 가로 방향 중 적어도 하나로 상기 에지면으로부터 연장한다. 전기적 도전성 소자는 상기 반도체 다이의 콘택으로부터 그리고 상기 전면 상에서, 상기 가로 방향 중 적어도 하나로 상기 봉합재에 상재하는 위치까지 연장한다. 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이 중 하나의 전면 또는 후면 중 하나가 상기 제 1 및 제 2 반도체 다이 중 다른 것의 전면 또는 후면 중 하나를 향하여 그리고 이에 근접하게 지향되게 한다. 상기 제 1 및 제 2 마이크로전자 소자의 봉합재는 개별적인 외형적으로 대항면들을 정의한다. 패키지는 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 연장하는 복수 개의 전기적 도전성 상호접속을 더 포함한다. 상기 도전성 상호접속 중 적어도 일부는 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 소자 중 적어도 하나의 반도체 다이와 전기적으로 연결된다. 상기 도전성 상호접속은 외형적으로 대항면들에 노출된다.
일 예에서, 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이의 전면들이 서로 대면하도록 한다. 다른 배치구성에서, 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 2 반도체 다이의 전면이 상기 제 1 반도체 다이의 후면을 대면하도록 한다. 또 다른 예에서, 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이의 후면들이 서로 대면하도록 한다.
상기 마이크로전자 소자 중 적어도 하나는 상기 봉합재의 주면(major surface)이 각 반도체 다이의 전면과 공평면이 되도록 구성될 수 있다. 이와 유사하게, 상기 마이크로전자 소자 중 적어도 하나는 상기 봉합재의 제 2 주면이 대응하는 반도체 다이의 후면과 공평면이 되도록 구성될 수 있다.
상기 도전성 상호접속은 상기 봉합재의 외형적으로 대항면들 사이에서 연장하고 각 도전성 소자와 교차하는 레이저-에칭된 개구를 포함할 수 있고, 상기 개구는 적어도 부분적으로 도전성 금속으로써 충진된다. 상기 도전성 상호접속 중 첫 번째 것들은 각 도전성 소자에 의하여 상기 제 1 반도체 다이와 전기적으로 접속될 수 있고, 상기 도전성 상호접속 중 두 번째 것들은 각 도전성 소자에 의하여 상기 제 2 반도체 다이와 전기적으로 접속될 수 있다. 하나의 특정한 예에서, 상기 제 1 도전성 상호접속의 양은 상기 제 2 도전성 상호접속의 양과 동일할 수 있다. 더 나아가, 상기 도전성 상호접속 모두는 제 1 도전성 상호접속 또는 제 2 도전성 상호접속일 수 있다.
일 실시예에서, 상기 제 1 및 제 2 반도체 다이는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가지는 메모리 칩일 수 있다. 상기 메모리 칩의 각각은 동적 랜덤 액세스 메모리("DRAM") 스토리지 어레이를 포함할 수 있다.
마이크로전자 어셈블리는 위의 설명에 따르는 제 1 마이크로전자 패키지 및 제 2 마이크로전자 패키지를 포함할 수 있다. 제 2 마이크로전자 패키지는 그 위에 노출된 단자를 가지는 제 1 면, 그 위에 노출된 패키지 콘택을 가지는 제 2 면을 정의할 수 있다. 상기 제 2 마이크로전자 패키지는 상기 제 1 및 제 2 면 사이에 배치되고 상기 단자 및 패키지 콘택과 전기적으로 접속되는 마이크로전자 소자를 더 포함할 수 있다. 복수 개의 도전성 결합 소자는 상기 제 1 마이크로전자 패키지의 도전성 상호접속의 대면 단부(confronting ends) 및 상기 제 2 마이크로전자 패키지의 단자 사이에서 결합될 수 있다.
상기 제 2 패키지의 마이크로전자 소자는 임의의 다른 기능보다 로직 기능을 제공하도록 구성되는 더 큰 개수의 능동 디바이스를 가지는 로직 칩일 수 있다. 상기 제 2 마이크로전자 패키지는 상기 마이크로전자 소자가 그 뒤에 탑재된 기판을 더 포함할 수 있다. 상기 기판은 상기 마이크로전자 소자 및 단자 사이에 전기적으로 접속되는 도전성 소자를 포함할 수 있다.
제 2 패키지의 단자는 상기 도전성 소자의 각각에 결합되는 베이스를 가지는 와이어 본드의 단부일 수 있다. 이러한 예에서, 제 2 마이크로전자 패키지는 상기 기판의 표면 상에 그리고 상기 마이크로전자 소자 중 적어도 일부 상에 형성된 캡슐층을 더 포함할 수 있다. 상기 캡슐층은 더 나아가 상기 와이어 본드의 에지면을 따라서 연장할 수 있고 상기 와이어 본드를 분리시킬 수 있다. 상기 캡슐층은 상기 제 2 패키지의 제 1 면을 정의할 수 있고, 그리고 상기 와이어 본드의 단부면은 그것의 제 2 면 상에서 캡슐층에 의하여 덮이지 않을 수 있다(uncovered).
일 예에서, 상기 도전성 상호접속 중 첫 번째 것들은 각 도전성 소자에 의하여 상기 제 1 마이크로전자 소자와 전기적으로 접속될 수 있고, 상기 도전성 상호접속 중 두 번째 것들은 각 도전성 소자에 의하여 상기 제 2 마이크로전자 소자와 전기적으로 접속될 수 있으며, 도전성 상호접속 중 세 번째 것들은 상기 제 1 또는 제 2 마이크로전자 소자와 접속되지 않을 수 있다. 상기 제 1 마이크로전자 패키지는 상기 제 1 마이크로전자 패키지에 상재하고, 상기 봉합재의 제 1 면 상에 노출되는 제 3 도전성 소자의 단부와 결합되는 패키지 콘택을 가지는 제 3 마이크로전자 패키지를 더 포함할 수 있다.
예시적인 구성에서, 상기 제 2 마이크로전자 패키지는 상기 제 2 패키지의 제 1 면을 정의하고 상기 제 1 면에 반대인 제 3 면을 가지는 기판을 더 포함할 수 있고, 상기 마이크로전자 소자는 상기 제 3 면 상에 탑재된다.
시스템은 위에서 설명된 마이크로전자 어셈블리 및 하나 이상의 전자 컴포넌트를 포함할 수 있다.
본 개시물의 다른 양태는 제 1 및 제 2 캡슐화된 마이크로전자 소자를 포함하는 마이크로전자 패키지에 관련된다. 각각의 마이크로전자 소자는 제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 반대인 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이를 포함한다. 각각의 마이크로전자 소자는 각 반도체 다이의 에지면에 적어도 접촉하고, 상기 반도체 다이의 전면과 공평면이거나 이에 평행한 주면을 정의하기 위하여 상기 에지면으로부터 가로 방향 중 적어도 하나로 연장하는 봉합재, 및 상기 반도체 다이의 콘택으로부터 그리고 상기 전면을 따라 연장하는 금속화된 비아를 포함하는 전기적 도전성 소자를 더 가진다. 상기 도전성 소자 중 적어도 일부는 상기 에지면을 넘어 상기 봉합재의 주면에 상재하는 위치로 연장한다. 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 전면이 서로 대면하고 상기 주면이 서로 대면하게 한다. 상기 패키지는 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 상기 주면으로부터 멀어지는 방향으로 연장하는 복수 개의 전기적 도전성 상호접속을 더 포함한다. 상기 도전성 상호접속 중 적어도 일부는 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 소자 중 적어도 하나의 반도체 다이와 전기적으로 연결된다. 상기 도전성 상호접속은 상기 주면에 반대인 상기 봉합재의 제 1 및 제 2 대항면에서 노출된다.
본 개시물의 다른 양태는 마이크로전자 패키지의 제조 방법에 관련된다. 이러한 방법은 복수 개의 전기적 도전성 상호접속을 제 1 및 제 2 캡슐화된 마이크로전자 소자를 통해 형성하는 단계를 포함한다. 상기 마이크로전자 소자 각각은 제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 대항하는 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이를 포함한다. 봉합재는 적어도 상기 각 반도체 다이의 에지면과 접촉하고 그리고 상기 가로 방향 중 적어도 하나로 상기 에지면으로부터 연장한다. 전기적 도전성 소자는 상기 반도체 다이의 콘택으로부터 상기 가로 방향 중 적어도 하나로 상기 봉합재에 상재하는 위치까지 연장한다. 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이 중 하나의 전면 또는 후면 중 하나가 상기 제 1 및 제 2 반도체 다이 중 다른 것의 전면 또는 후면 중 하나를 향하여 그리고 이에 근접하게 지향되게 한다. 상기 제 1 및 제 2 마이크로전자 소자의 봉합재는 개별적인 외형적으로 대항면들을 정의한다. 상기 도전성 상호접속은 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 형성되어, 상기 도전성 상호접속 중 적어도 일부가 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 중 적어도 하나의 반도체 다이와 전기적으로 연결되게 한다. 상기 도전성 상호접속은 외형적으로 대항면들에 노출된다.
상기 도전성 상호접속은 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 그리고 상기 도전성 소자의 각각을 통하여 개구를 레이저 에칭함으로써, 그리고 상기 개구를 도전성 금속으로써 적어도 부분적으로 충진함으로써 형성될 수 있다.
일 예에서, 이러한 방법은 상기 제 1 및 제 2 마이크로전자 소자를 서로 부착하여 상기 전면이 서로 대면하도록 하는 단계를 더 포함할 수 있다. 다른 예에서, 이러한 방법은 상기 제 1 및 제 2 마이크로전자 소자를 서로 부착하여 상기 제 2 마이크로전자 소자의 전면이 상기 제 1 마이크로전자 소자의 후면에 대면하도록 하는 단계를 더 포함할 수 있다. 또 다른 예에서, 이러한 방법은 상기 제 1 및 제 2 마이크로전자 소자를 서로 부착하여 상기 후면이 서로 대면하도록 하는 단계를 더 포함할 수 있다.
상기 도전성 상호접속은 각 도전성 소자에 의하여 상기 제 1 마이크로전자 소자에 접속되는 제 1 도전성 상호접속 및 각 도전성 소자에 의하여 상기 제 2 마이크로전자 소자에 접속되는 제 2 도전성 상호접속을 포함하도록 형성될 수 있다. 상기 패키지 내에 형성된 제 1 도전성 상호접속의 양은 상기 패키지 내에 형성된 제 2 도전성 비아의 양과 같을 수 있다. 상기 도전성 상호접속은 상기 패키지 내의 다른 전기적 접속으로부터 자유로운 상기 패키지 내에 형성된 제 3 도전성 상호접속을 포함하도록 더욱 형성될 수 있다.
이러한 방법은 상기 반도체 다이의 각 전면 및 상기 봉합재의 제 1 주면에 상재하는 유전체 영역을 따라서 연장하는 전기적 도전성 소자를 형성하는 단계를 더 포함할 수 있다. 상기 전기적 도전성 소자를 형성하는 단계는, 마이크로전자 소자를 서로 부착시키는 단계에 앞서 상기 제 1 또는 제 2 마이크로전자 소자 중 적어도 하나 상에 상기 도전성 소자를 형성하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로는, 상기 전기적 도전성 소자를 형성하는 단계는, 마이크로전자 소자를 서로 부착시키는 단계 이전에 상기 제 1 또는 제 2 마이크로전자 소자 중 적어도 하나에 상재하는 유전체 영역 상에 상기 도전성 소자를 형성하는 단계를 포함할 수 있다.
본 개시물의 다른 양태는 마이크로전자 어셈블리의 제조 방법에 관련된다. 이러한 방법은 복수 개의 전기적 도전성 상호접속을 제 1 및 제 2 캡슐화된 마이크로전자 소자를 통해 형성하는 단계를 포함하는 단계들에 의하여 제 1 마이크로전자 패키지를 제조하는 단계를 포함한다. 상기 마이크로전자 소자 각각은 제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 대항하는 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이를 포함한다. 봉합재는 적어도 상기 각 반도체 다이의 에지면과 접촉하고 그리고 상기 가로 방향 중 적어도 하나로 상기 에지면으로부터 연장한다. 금속화된 비아를 포함하는 전기적 도전성 소자는 상기 반도체 다이의 콘택으로부터 상기 가로 방향 중 적어도 하나로 상기 봉합재에 상재하는 위치까지 연장한다. 상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이 중 하나의 전면 또는 후면 중 하나가 상기 제 1 및 제 2 반도체 다이 중 다른 것의 전면 또는 후면 중 하나를 향하여 그리고 이에 근접하게 지향되게 한다. 상기 제 1 및 제 2 마이크로전자 소자의 봉합재는 개별적인 외형적으로 대항면들을 정의한다. 상기 도전성 상호접속은 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 형성되어, 상기 도전성 상호접속 중 적어도 일부가 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 중 적어도 하나의 반도체 다이와 전기적으로 연결되게 한다. 상기 도전성 상호접속은 외형적으로 대항면들에 노출된다. 이러한 방법은 제 1 마이크로전자 패키지를 제 2 마이크로전자 패키지 상에 포지셔닝하는 단계로서, 상기 제 2 마이크로전자 패키지는 상기 제 2 패키지의 제 1 면 상에 노출된 단자들과 전기적으로 접속된 로직 칩 및 상기 제 2 마이크로전자 패키지의 제 2 면 상에 노출된 패키지 콘택을 포함하는, 단계를 더 포함한다. 이러한 방법은 상기 제 1 마이크로전자 패키지의 도전성 상호접속의 상기 제 2 마이크로전자 패키지에 대면하는 단부들을 복수 개의 도전성 결합 소자를 사용하여 상기 제 2 마이크로전자 패키지의 단자들과 결합시키는 단계를 더 포함한다.
이러한 방법은 제 3 마이크로전자 패키지를 제 1 마이크로전자 패키지 위에 포지셔닝하는 단계로서, 상기 제 3 마이크로전자 패키지는 상기 제 1 패키지에 대면하도록 포지셔닝되는 그것의 표면 상에 노출되는 단자를 포함하는, 단계를 더 포함할 수 있다. 이러한 예에서, 이러한 방법은 상기 제 3 마이크로전자 패키지의 단자를 상기 제 3 마이크로전자 패키지를 향해 배치되는 도전성 상호접속의 단부와 결합시키는 단계를 더 포함할 수 있다.
상기 도전성 상호접속은 각 도전성 소자에 의하여 상기 제 1 마이크로전자 소자로 접속되는 제 1 도전성 상호접속, 각 도전성 소자에 의하여 상기 제 2 마이크로전자 소자로 접속되는 제 2 도전성 상호접속, 및 상기 패키지 내의 다른 전기적 접속으로부터 자유로운 제 3 도전성 상호접속을 포함하도록 형성될 수 있다. 상기 제 3 마이크로전자 패키지의 단자는 상기 제 3 도전성 상호접속의 단부와 결합되고, 상기 제 3 도전성 상호접속은 상기 제 3 패키지를 제 2 패키지로 전기적으로 접속시킨다.
본 발명의 다양한 실시예가 이제 첨부된 도면을 참조하여 설명될 것이다. 이러한 도면이 본 발명의 몇몇 실시예만을 묘사하는 것이며 그러므로 그 범위를 한정하는 것으로 간주되어서는 안 된다는 것이 이해된다.
도 1 은 본 개시물의 일 실시예에 따른 마이크로전자 어셈블리를 도시한다;
도 1a 는 도 1 의 어셈블리 내에 포함되는 마이크로전자 패키지의 상세도를 도시한다;
도 2 는 도 1 의 패키지의 상단 평면도(top plan view)를 도시한다;
도 3 은 도 1 의 패키지의 하단 평면도(bottom plan view)를 도시한다;
도 4 는 본 개시물의 다른 실시예에 따른 마이크로전자 어셈블리를 도시한다;
도 5 는 본 개시물의 다른 실시예에 따른 마이크로전자 어셈블리를 도시한다;
도 6 내지 도 10 은 본 개시물의 다른 실시예에 따라서 마이크로전자 소자를 제조하기 위한 방법 단계들 도중에인-프로세스 유닛(인-process unit)의 다양한 반복들을 도시한다;
도 11 은 본 개시물의 다른 실시예에 따른 마이크로전자 어셈블리를 도시한다;
도 12 는 본 개시물의 다른 실시예에 따른 마이크로전자 어셈블리를 도시한다; 그리고
도 13 은 본 개시물의 다양한 실시예에 따른 마이크로전자 어셈블리를 포함할 수 있는 시스템을 도시한다.
이제 유사한 참조 번호들이 유사한 피쳐를 표시하기 위하여 사용되는 도면으로 돌아가면, 도 1 에서 제 2 마이크로전자 패키지(50) 상에 적층된 제 1 마이크로전자 패키지(12)의 형태인 마이크로전자 어셈블리(10)가 도시된다. 일 예에서, 어셈블리(10)는 제 1 패키지(12)가 메모리 패키지이고 제 2 패키지(50)가 로직 패키지인 메모리-온-로직 어셈블리의 형태일 수 있는데, 하지만 본 명세서에서 설명되는 이러한 배치구성은 상이한 타입 또는 상이한 타입들의 조합의 패키지들이 있는 배치구성에서 사용될 수 있다. 제 1(12) 및 제 2(50) 패키지 모두는 스스로가 복수 개의 능동 디바이스를 포함하는 하나 이상의 개별적인 반도체 다이(18 및 26)를 포함한다. 메모리 패키지는 메모리 스토리지 어레이 기능을 위하여 구성되는 다수의 능동 디바이스를 가지는 반도체 다이가 있는 패키지일 수 있다. 이와 유사하게, 로직 패키지는 그 안에 다수의 능동 디바이스들이 프로세서 기능을 수행하는 것일 수 있다.
제 1 마이크로전자 패키지(12)는 제 1 및 제 2 캡슐화된 마이크로전자 소자(14 및 16)를 포함할 수 있다. 캡슐화된 마이크로전자 소자(14, 16) 각각은 반도체 다이(18)를 포함한다. 위에서 언급된 바와 같이, 이러한 반도체 다이(18)는 DRAM 칩 또는 기타 등등과 같은 메모리 칩의 형태일 수 있다. 다른 예들에서, 반도체 다이(18)는 주문형 집적회로(application-specific integrated circuit; ASIC) 칩의 형태일 수 있다. ASIC 및 메모리 칩의 다양한 조합도 역시 패키지(12) 내에 구현될 수 있다. 반도체 다이(18)는 가로 방향으로 연장하는 전면(20)을 더 포함하고 그 위에 노출된 소자 콘택(26)을 가진다. 후면(22)은 전면(20)에 반대로 포지셔닝되고 일반적으로 이것에 평행하다. 에지면(24)은 다이(18)의 외주(outer periphery)를 정의하는 전면(20) 및 후면(22) 사이에서 연장한다.
봉합재(28)는 반도체 다이(18)를 적어도 부분적으로 에워싼다. 봉합재는 유전체 재료로 제조될 수 있고 적어도 부분적으로 다이(18) 주위에 몰딩되거나 그렇지 않으면 형성될 수 있다. 봉합재(28)는 다이(18)의 하나 이상의 에지면(24)에 접촉할 수 있고, 에지면(24)에 수직인 하나 이상의 가로 방향으로 그것으로부터 멀어지게 연장할 수 있다. 일 예에서, 전면(20) 및 후면(22)은 사각형 또는 정방형일 수 있고, 4 개의 대응하는 에지면(24)은 전면 및 후면(20, 22)의 각 면들 사이에서 연장할 수 있다. 봉합재(28)는 모든 4 개의 에지면(24)을 에워쌀 수 있고, 그것으로부터 멀어지게 연장하여 마이크로전자 소자(14 또는 16) 사각형 형상을 제공할 수 있다. 봉합재(18)는 반도체 다이(18)의 전면 및 후면(20 및 22)과 개별적으로 연관되고 이것과 평행한 제 1 및 제 2 주면(30 및 32)을 포함한다. 몇 가지 예들에서, 봉합재(28)는 후면(22)에 더욱 접촉하고 제 2 주면(32)이 후면(32)에 상재하도록 그것으로부터 멀어지게 연장할 수 있다. 예컨대 도 1 에 도시되는 것과 같은 다른 실시예들에서, 전면 및 후면(20 및 22)은 봉합재(28)에 의하여 덮이지 않음으로써, 제 1 주면(30)이 실질적으로 전면(20)과 공평면이고 그리고/또는 제 2 주면(32)이 후면(22)과 공평면이도록 할 수 있다.
각각의 마이크로전자 소자(14 및 16)는 적어도 반도체 다이(18)의 전면(20)에 상재하는 유전체 영역(48)을 더 포함할 수 있다. 도 1a 에서 볼 수 있는 바와 같이, 유전체 영역(48)은 반도체 다이(18)의 에지면(24)을 넘어 연장하여 봉합재(28)의 제 1 주면(30)에 상재할 수도 있다. 유전체 영역(48)은 임의의 적합한 유전체 물질로 부분적으로 또는 전체적으로 제작될 수 있다. 예를 들어, 유전체 영역(48)은 가요성 물질의 층, 예컨대 폴리이미드, BT 수지 또는 테이프 자동화된 본딩("TAB(tape automated bonding)") 테이프를 제작하기 위하여 공통적으로 사용되는 다른 유전체 물질의 층을 포함할 수도 있다. 대안적으로는, 유전체 영역(48)은 상대적으로 단단한, 섬유-강화 에폭시의 후막과 같은 보드-유사 물질, 예컨대 Fr-4 또는 Fr-5 보드를 포함할 수도 있다. 채용된 물질과 무관하게, 유전체 영역(30)은 유전체 물질의 단일 층 또는 다중 층을 포함할 수도 있다.
도 1a 의 상세도에 도시된 바와 같이, 도전성 소자는 반도체 다이(18)의 콘택(26)과 접속될 수 있다. 구체적으로 설명하면, 도전성 비아(38)는 유전체 영역(48)을 통과해 연장하여 반도체 다이(18)의 콘택(26)과 접속할 수 있다. 트레이스(36)와 같은 추가적 도전성 피쳐는 도전성 비아(38)와 접속할 수 있고 페이스(20) 너머로 유전체 영역(48)을 따라 하나 이상의 가로 방향으로 그것으로부터 멀어지게 연장할 수 있고, 더 나아가 봉합재(28)의 제 1 주면(30)을 넘어 연장하여 제 1 주면(30)을 따라 다양한 위치에 포지셔닝될 수 있는 하나 이상의 콘택(26)과 접속할 수 있다. 이러한 도전성 소자는 구리, 금, 은, 니켈, 알루미늄, 또는 그것의 다양한 합금과 같은 도전성 금속으로 제조될 수 있다.
도 1a 에 더욱 도시되는 바와 같이, 제 1 마이크로전자 소자(14) 및 제 2 마이크로전자 패키지(16)는 서로 조립되어 개별적인 반도체 다이(18)의 전면(22)이 서로 대면하게 할 수 있다. 이러한 배치구성에서 개별적인 봉합재(28)의 제 1 주면(30)도 역시 서로 대면할 수 있다. 마이크로전자 소자는 마이크로전자 소자(14 및 16)의 유전체 영역(48) 사이에서 결합될 수 있는 접착제, 몰딩된 유전체, 등일 수 있는 결합층(44)에 의하여 서로 결합될 수 있다. 결합층(44)은 더 나아가 도전성 소자, 예컨대 트레이스(36) 및 콘택(40)을 에워싸고 절연시키도록 구성될 수 있다. 도시된 예에서, 결합층(44)은 마이크로전자 소자(14 및 16)를 서로 이격시켜서, 트레이스(18)의 라우팅 패턴이 서로 간섭하지 않도록 한다. 다른 예들에서, 개별적인 제 1 및 제 2 마이크로전자 소자(14, 16)의 라우팅 패턴은 서로로부터 측면으로 이격되어 마이크로전자 소자(14 및 16)가 서로 더욱 근접하게 이격될 수 있게 구성될 수 있다.
도전성 상호접속(40)은 제 1 및 제 2 마이크로전자 소자(14 및 16) 모두의 봉합재(28)를 통해 연장함으로써, 그것의 단부면(46A)이 제 1 마이크로전자 소자(14)의 봉합재(28)의 제 2 주면(32) 상에 노출되고, 반대 단부면(46B)이 제 2 마이크로전자 소자(16)의 봉합재(28)의 제 2 주면(32) 상에 노출되도록 할 수 있다. 도전성 상호접속(40)은 또한 연장하고 마이크로전자 소자(14 및 16) 중 하나와 연관된 도전성 소자들의 개별적인 것들과 접속할 수 있다. 도 1a 의 예에서, 도전성 소자(40A)는 마이크로전자 소자(14)의 주면(30) 및 전면(20)을 따라 연장하고 마이크로전자 소자(14)의 반도체 다이(18)의 개별적인 콘택에 접속하는 트레이스(36)의 단부에서 패드(34)와 접속한다. 이와 유사하게, 도전성 소자(40B)는 마이크로전자 소자(16)의 주면(30) 및 마이크로전자 소자(16)의 전면(20)을 따라 연장하는 다른 트레이스(36)의 단부에서 패드(34)와 접속하고 마이크로전자 소자(16)의 반도체 다이(18)의 개별적인 콘택(26)과 접속한다. 이러한 배치구성에 의하여 다수 개의 접속부가 마이크로전자 소자(14 및 16)의 제 2 주면(32) 및 하나의 반도체 다이(18) 사이에서 생성될 수 있다. 예를 들어, 이것은 마이크로전자 소자(16)의 제 2 주면(32)에서 노출되는 도전성 상호접속(40)의 단부(46B)에 의하여 양자의 마이크로전자 소자(14 및 16)의 반도체 다이(18)로의 접속을 허용할 수 있고 또는 그 반대의 경우도 마찬가지이다. 도전성 상호접속은 봉합재를 통과하여 그리고 더 상세히 아래에서 상세히 설명될 것과 같이 에칭, 드릴링 등에 의하여 이들 사이에 배치될 수 있는 도전성 소자들의 일부를 통과하여 형성될 수 있는 개구 내로 도전성 금속을 도금함으로써 형성되는 금속화된 비아일 수 있다. 상호접속(40)을 위한 도전성 금속은 구리, 금, 은, 니켈, 알루미늄 또는 그것의 다양한 합금을 포함할 수 있다.
도전성 상호접속(40)은 봉합재(28) 내에서 임의의 구성 또는 패턴으로 구현될 수 있다. 도 2 에 도시되는 예에서, 도전성 상호접속(40)은 그 안에서 상호접속(40)이 봉합재(18) 및 주위 반도체 다이(18) 내에서 상호접속(40)의 다양한 행 및 열의 그리드 패턴으로 배치되는 영역 어레이 패턴 내에 배치된다. 이러한 어레이 내의 상호접속(40)은 예를 들어 500 마이크론보다 더 적거나 다른 예에서는 약 250 및 300 마이크론 사이일 수 있는 어레이의 피치에 따라서 서로로부터 이격될 수 있다. 어레이는 제 2 패키지(50) 내의 단자(58)의 어레이와 정렬되어, 예를 들어 단자(58)를 예를 들어 도전성 상호접속(40)의 단부(46B)와 결합시킴으로써 패키지들 사이의 특정 전기적 접속을 용이화하도록 구성될 수 있다. 이것은 예를 들어 제 1 패키지(12) 내의 마이크로전자 소자(14 및 16) 모두의 마이크로전자 소자(52) 및 반도체 다이(18) 사이의 접속을 허용한다.
각 마이크로전자 소자(14 및 16)의 도전성 소자는 반도체 다이(18) 중 하나 상의 단일 콘택(26)만이 대응하는 도전성 상호접속(40)과 접속되도록 배치될 수 있다. 예를 들어, 각 마이크로전자 소자(14 및 16)의 패드(34)는 각각의 부분적으로 도전성 상호접속(40)의 어레이에 대응하는 상이한 어레이 또는 다른 패턴에서 배치될 수 있다. 이러한 부분적으로 대응하는 패턴은 마이크로전자 소자(14 및 16) 사이에서와 같이 상이하여, 마이크로전자 소자(14)와 연관된 패드(34) 중 어느 것도 마이크로전자 소자(16)와 연관된 패드(34)의 포지션을 점유하지 않도록 하고, 그리고 그 반대의 경우도 마찬가지가 되도록 할 수 있다. 다수의 구성들이 이러한 상이한 패턴에 대하여 가능하다. 일 예에서, 마이크로전자 소자(16)의 패드(34)의 모든 것은 마이크로전자 소자(14)의 패드(34)의 어레이 내에 포지셔닝될 수 있다. 다른 예에서, 마이크로전자 소자(14)의 패드(34)는 어레이 내에서 마이크로전자 소자(16)의 패드(34)와 교번할 수 있고, 다른 배치구성도 가능하다. 트레이스(36)는 이들이 대응하는 반도체 다이(18) 상의 단일 패드(34) 및 단일 콘택(26) 이외에 패키지(12) 내의 임의의 피쳐에 접촉하지 않도록 라우팅될 수 있다.
이전에 언급된 바와 같이, 도전성 상호접속(40)은 제 2 패키지(50)의 단자(29)와 접속하도록 포지셔닝될 수 있으며, 이것은 일 예에서는 로직 패키지일 수 있다. 도 1 에 도시된 바와 같이, 제 2 패키지(50)는 기판(54) 상에 보유되고 기판에 상재하는 봉합재의 표면 상의 단자(58)가 있는 마이크로전자 소자(52)의 형태일 수 있다. 단자(58)는 기판(54)의 표면을 따라서 연장하는 도전성 소자로부터 연장하여, 예를 들어 도전성 매쓰(70)에 의하여 마이크로전자 소자(52)와 접속하는 상호접속(56)의 단부면일 수 있다. 상호접속은 다수 개의 구성 중 임의의 구조를 가질 수 있고, 도전성 핀 또는 포스트를 포함할 수 있다. 다른 예에서, 상호접속(56)은 오트렘바(Otremba)에게 허여된 미국 특허 번호 제 7,391,121 호, 미국 특허 출원 공개 번호 제 2005/0095835 호(와이어 본드의 형태라고 간주될 수 있는 웨지(wedge)-본딩 프로시저를 기술함), 및 공통적으로-양도된 미국 특허 출원 번호 제 13/462,158 호; 제 13/404,408 호; 제 13/405,108 호; 제 13/405,125 호; 및 제 13/404,458 호에서 기술되는 와이어 본드의 형태일 수 있는데, 이들의 개시물은 그들의 전체에서 원용에 의해 본 명세서에 포함된다. 기판(54)은 단자(58) 반대의 기판(54) 상에서 노출되는 패키지 콘택을 마이크로전자 소자(52)와 접속시켜서 어셈블리(10) 및 마이크로전자 시스템 내의 다른 마이크로전자 디바이스 사이의 접속을 용이화하는 재분배부(redistribution)를 포함할 수 있다. 실시예에서, 패키지 콘택(60)은 도전성 결합 매쓰에 의하여 회로 패널 상의 단자 등(미도시)과 접속할 수 있다. 이러한 패키지 콘택(60)은 도 3 에 도시된 바와 같은 패턴 또는 어레이로 정렬될 수 있고 어셈블리(10)에 대한 입력 및 출력 접속일 수 있다.
도 4 에 도시된 바와 같이 추가적 패키지(12B)가 패키지(12A)의 상단 상에 적층될 수 있다. 패키지(12B)는 패키지(12A)와 유사한 구성을 가질 수 있는데, 이것의 구성은 도 1 내지 도 3 을 참조하여 위에서 설명된 패키지(12)와 유사하다. 이러한 예에서, 패키지(12A)는 패키지(12B) 및 패키지(50) 사이의 전기적 접속을 용이화하기 위하여 적응될 수 있다. 이것을 달성하기 위하여, 패키지(12A) 내의 도전성 상호접속(40) 중 일부는 패키지(12A) 내의 반도체 다이(18) 중 어느 것과도 접속되지 않을 수 있다. 더 나아가 이러한 상호접속(40)은 임의의 도전성 소자, 예컨대 패키지(12A) 내의 패드(34) 또는 트레이스(36)와 접속되지 않을 수 있다. 패키지(12A) 내의 이러한 비접속된 상호접속(40)은 패키지(12B) 내의 도전성 상호접속(40)과 접속할 수 있는데, 이것은 스스로 도 1a 의 패키지(12)에 대하여 위에서 설명된 것과 유사한 방식으로 그 안의 반도체 다이(18) 중 어느 것과 접속할 수 있다. 추가적인 예에서, 패키지(12B) 내의 도전성 상호접속(40)의 몇몇은 스스로 패키지(12B) 내의 반도체 다이(18) 중 어느 것과도 접속되지 않을 수 있고, 패키지(12A) 내의 비접속된 상호접속(40)과 유사하게 패키지(50) 및 패키지(12B)의 상단에 적층된 다른 패키지(미도시) 사이의 전기적 접속을 용이화할 수 있다. 이러한 적층된 배치구성 내의 최상측 패키지는 도 4 에 도시된 바와 같은 패키지(12A 또는 12B)와 유사할 수 있고, 또는 콘택들이 노출된 그 아래의 도전성 상호접속(40)에 대향하는 면 상에서 적어도 노출되는 패키징된 마이크로전자 소자(또는 마이크로전자 소자)의 다른 형태일 수 있다.
도 5 는 도 1 의 어셈블리의 변형인 어셈블리(110)를 도시한다. 특히, 어셈블리(110)는 도 1 내지 도 3 의 패키지(12)의 그것과 구성에 있어서 유사한 제 1 패키지(112)를 포함한다. 어셈블리(110)는 도 1 내지 도 4 의 패키지(50)와 유사한 제 2 패키지(150)를 더 포함하는데, 하지만 상호접속(56)의 단부(158)가 패키지(112)로부터 멀어지도록 배치되고 어셈블리(110)의 외부 컴포넌트, 예컨대 회로 패널 또는 기타 등등과의 접속을 위한 콘택으로써 동작하도록 구성된다. 이에 상응하여, 마이크로전자 소자(152)에 반대인 기판(154) 상의 콘택은 패키지(112)의 도전성 상호접속(146)의 단부(146B)가 도전성 결합 매쓰(70) 등을 사용하여 접속되는 단자(160)로서의 역할을 한다. 이러한 배치구성에서, 상호접속(156)은 위에서 설명된 바와 같은 캡슐화된 와이어 본드의 형태를 가짐으로써 상호접속(156)의 단부인 콘택(160)에 대한 미세-피치를 달성하게 할 수 있다. 기판(154)(또는 그것의 층)을 통과하는 재분배부는 단자(158)의 원하는 구성이 도전성 상호접속(140)과 접속하도록 제공될 수 있다. 다른 패키지(미도시)가 도 4 에 대하여 위에서 설명된 것과 유사한 방식으로 어셈블리(110) 내에 포함될 수 있다.
도 6 내지 도 10 은 본 개시물의 일 실시예에 따르는 방법에서 그것의 제작의 단계들 도중에 어셈블리(10)의 다양한 컴포넌트를 도시한다. 특히, 도 6 은 서로 조립되기 전에 제 1 마이크로전자 소자(14) 및 제 2 마이크로전자 소자(16)를 도시한다. 마이크로전자 소자(14 및 16)는 재구성된 웨이퍼-레벨 패키지로서 형성될 수 있다. 즉, 이들은 봉합재층 내에 임베딩된 복수 개의 반도체 다이와 함께 웨이퍼 내에 형성될 수 있다. 그러면 웨이퍼는 예를 들어, 적어도 이것의 일부분을 에워싸는 봉합재의 일부가 있는 단일 반도체 다이를 포함하는 개개의 마이크로전자 소자로 잘라지거나 세그먼트화될 수 있다. 봉합재의 하나 이상의 표면을 그라인딩하여 반도체 다이(18)의 전면(20) 및 후면(22) 페이스와 동일한 높이인 주면(30 및 32)을 생성하는 다른 프로세스 단계가 특정 패키지를 생성하기 위하여 사용될 수 있는데, 이것은 이러한 그라인딩 프로세스에 의하여 박막화될 수 있다. 세그먼트화 이전에 또는 이후에, 패드(34), 트레이스(36) 및 도전성 비아(38)를 포함하는 도전성 소자는 위에서 논의된 원리에 따라서 반도체 다이(18)의 전면(20) 및 봉합재(28)의 제 1 주면(30)을 따라 형성될 수 있다. 추가적 유전체층은 선택적으로 도전성 소자에 의하여 커버되지 않은 제 1 주면(30) 및 전면(20)의 일부 위에 형성될 수 있다.
도 6 에 도시된 바와 같이, 마이크로전자 소자(14 및 16)는 이제 전면(20) 및 제 1 주면(30)이 그들의 각 도전성 소자들이 위에서 설명된 바와 같이 서로에 대하여 적합하게 포지셔닝되며 서로를 대면하도록 포지셔닝될 수 있다. 마이크로전자 소자(14 및 16)는 이제 마이크로전자 소자(14 및 16) 사이에 배치된 접착층 또는 응고가능 유전체 재료층에 의하여 상호 접속될 수 있다. 몇 가지 실시예들에서 이러한 층은 마이크로전자 소자(14 및 16)가 함께 이동될 때 도전성 소자들 사이에 배치될 수 있다. 이러한 결합은 도 7 에 도시되는 인-프로세스 유닛(12')이 될 수 있다.
도 7 의인-프로세스 유닛은 그러면 제 1 및 제 2 마이크로전자 소자(14 및 16)의 봉합재(28)를 통하여 그리고 그들과 연관된 도전성 소자의 원하는 부분들을 통하여 개구를 형성하기 위하여 처리될 수 있다. 마이크로전자 소자(14 및 16)와 연관된 패드(34)가 마이크로전자 소자(14 및 16)가 함께 조립될 때 어레이로 배치되는 일 예에서, 개구(42)는 패드(34) 및 패드(34)에 상재하는 봉합재(28)의 영역의 부분들을 통하여 제조될 수 있다. 도시된 예에서, 개구(42)는 인-프로세스 유닛(12)을 통하여 완전히 연장하여 그들이 마이크로전자 소자(14 및 16) 모두의 제 2 주면(32)에게 개방되도록 할 수 있다. 제작되는 패키지가 스택 내의 최상층 패키지로서 의도되는 것과 같은 다른 실시예들에서, 개구는 제 2 주면들(32) 단일인 하나로부터 패드(34)를 통하여 연장되기에 적합한 깊이로 연장할 수 있다. 개구(42)는 드릴링, 에칭 또는 기타 등등에 의하여 제조될 수 있다. 에칭은 마스크층이 주면들(32) 상에 적어도 일시적으로 존재하는 화학적 에천트 등을 사용하여 이루어질 수 있다. 다른 예에서, 개구(42)는 레이저 에칭에 의하여 형성될 수 있다. 레이저 에칭은 이것이 패드(34)의 검출에 기초하여 홀(42)의 형성을 위하여 인-프로세스 유닛(12')의 부분을 위치결정하고 타게팅할 수 있는 특별하게 구성된 장비를 사용할 수 있기 때문에 유리할 수 있다.
그러면 개구(42)는 구리 또는 위에서 논의된 다른 금속과 같은 도전성 금속으로써 충진되어 도전성 상호접속(40)을 형성할 수 있다. 이것은 도전성 금속을 홀 내에 도금함으로써 이루어질 수 있다. 이러한 도금은 전기도금 또는 무전해 도금에 의하여 이루어질 수 있다고 시드층 등을 개구(42) 내에 침착시킨 이후에 수행될 수 있다. 사용될 때 이러한 시드층은 도전성 상호접속(40) 및 패드(34) 또는 다른 도전성 소자 사이에서 전기적 접속을 허용하도록 도전성일 수 있다. 몇 가지 실시예들에서, 도전성 상호접속(40)의 단부(46)는 그라인딩 등에 의하여 평탄화되어 그들이 제 2 주면(32)과 실질적으로 동일한 높이가 되게 할 수 있다. 다른 예들에서, 콘택은 상호접속(40)의 단부(46) 위에 형성되어 다른 컴포넌트로의 접속을 위한 추가적 영역을 제공할 수 있다.
도 10 에 도시된 바와 같이, 패키지(12)는 이제 패키지(50)와 정렬되어, 도전성 상호접속(40), 특히 그것의 페이스(46B)가 패키지(50)의 원하는 단자(58)와 정렬되게 한다. 일 예에서, 패키지(50)는 위에서 참조된 공통적으로-양도된 미국 특허 출원 번호 제 13/462,158 호; 제 13/404,408 호; 제 13/405,108 호; 제 13/405,125 호; 및 제 13/404,458 호에서 설명되는 방법들 중 임의의 것에 의한 캡슐화된 와이어 본드 상호접속을 포함하는 패키지로서 형성될 수 있다. 상호접속(40)의 페이스(46B)는 이제 솔더 볼 등과 같은 도전성 결합 매쓰(70)를 사용하여 개별적인 단자(58)와 결합되어 도 1 에 도시된 것과 같은 패키지를 형성한다. 도 4 에 대하여 위에서 설명된 바와 같이 패키지(12)의 도전성 상호접속(40) 중 특정한 것들과 접속되는 이러한 추가적 패키지의 도전성 상호접속과 패키지(12) 위에서 더욱 조립될 수 있는 패키지(12)와 유사한 추가적 패키지의 형성을 포함하는 추가적 단계들이 수행될 수 있다.
도 11 은 다른 마이크로전자 패키지(250)와 조립되는 패키지(212)를 포함하는 마이크로전자 어셈블리(210)를 도시하는데, 패키지(250)는 도 1 에서 논의된 패키지(50)와 유사할 수 있다. 패키지(212)는 많은 공통 특징들을 가진, 도 1 에 도시되는 패키지(12)의 변형일 수 있다. 특히, 패키지(212)는 적어도 부분적으로 반도체 다이(218)를 에워싸는 봉합재(228)가 있는 반도체 다이(218)를 포함하는 제 1 및 제 2 마이크로전자 소자(214 및 216)를 포함할 수 있다. 각각의 마이크로전자 소자(214 및 216)는 각 반도체 다이(218)의 콘택(226) 및 전면(20) 및 제 1 주면(30)을 따라서 패드(34)로 연장하는 트레이스(36)와 접속되는 도전성 비아(238)를 포함하는 각 도전성 소자를 포함할 수 있다. 도 11 에 도시되는 실시예에서 제 1 및 제 2 마이크로전자 소자(214 및 216)는 함께 조립되어 마이크로전자 소자(214)의 제 1 주면(230)이 마이크로전자 소자(216)의 제 2 주면(232)에 대면하도록 할 수 있다. 더 나아가, 이러한 배치구성에서 제 1 마이크로전자 소자(214)의 반도체 다이(218)의 전면(220)은 제 2 마이크로전자 소자(216)의 반도체 다이(218)의 후면(222)에 대면한다.
도 11 의 배치구성에서, 도전성 소자, 특히 각 마이크로전자 패키지(214 및 216)의 패드(234)의 위치는 도 1 내지 도 4 의 마이크로전자 패키지(12)의 그것들과 유사한 방식으로 결정될 수 있다. 특히, 패드(234)는 각각의 도전성 상호접속(240)이 마이크로전자 소자(214 또는 216) 중 오직 하나의 오직 하나의 패드(234)를 통하여 지나가도록 포지셔닝될 수 있다. 또한, 도 1 내지 도 4 의 패키지(12)에서와 같이, 도전성 상호접속(240)의 일부는 패키지(212) 내의 반도체 다이(218) 중 어느 것과의 전기적 접속이 없을 수 있고 패키지(212)의 상단에 적층된 다른 패키지(미도시)를 패키지(250)의 단자(258)와 접속하기 위하여 사용될 수 있다.
어셈블리(210)를 제작하는 방법은 또한 도 6 내지 도 10 에서 설명된 바와 같은 어셈블리(10)의 제작 방법과 유사할 수 있는데, 하지만 마이크로전자 소자(214 및 216)는 함께 조립될 때 위에서 설명된 백-투-프론트 구성으로 포지셔닝된다. 더 나아가, 제 2 마이크로전자 소자(216)의 도전성 소자는 제 1 마이크로전자 소자(214)와의 그것의 조립 이후에 형성될 수 있다.
도 12 는 다른 마이크로전자 패키지(350)와 조립되는 패키지(312)를 포함하는 마이크로전자 어셈블리(310)의 다른 변형을 도시하는데, 패키지(350)는 도 1 에서 논의된 패키지(50)와 유사할 수 있다. 패키지(312)는 많은 공통 특징들을 가진, 도 1 에 도시되는 패키지(12)의 변형일 수 있다. 특히, 패키지(312)는 적어도 부분적으로 반도체 다이(318)를 에워싸는 봉합재(328)가 있는 반도체 다이(318)를 포함하는 제 1 및 제 2 마이크로전자 소자(314 및 316)를 포함할 수 있다. 각각의 마이크로전자 소자(314 및 316)는 각 반도체 다이(318)의 콘택(326) 및 전면(320) 및 제 1 주면(330)을 따라서 패드(334)로 연장하는 트레이스(336)와 접속되는 도전성 비아(338)를 포함하는 각 도전성 소자를 포함할 수 있다. 도 12 에 도시되는 실시예에서 제 1 및 제 2 마이크로전자 소자(314 및 316)는 함께 조립되어 마이크로전자 소자(214 및 216)의 제 2 주면들(330)이 서로 대면하도록 할 수 있다. 더 나아가, 이러한 배치구성에서 제 1 및 제 2 마이크로전자 소자(214 및 216)의 반도체 다이(218)의 후면들(322)은 서로 대면할 수 있다.
도 12 의 배치구성에서, 도전성 소자, 특히 각 마이크로전자 패키지(314 및 316)의 패드(334)의 위치는 도 1 내지 도 4 의 마이크로전자 패키지(12)의 그것들과 유사한 방식으로 결정될 수 있다. 특히, 패드(334)는 각각의 도전성 상호접속(340)이 마이크로전자 소자(314 또는 316) 중 오직 하나의 오직 하나의 패드(334)를 통하여 지나가도록 포지셔닝될 수 있다. 또한, 도 1 내지 도 4 의 패키지(12)에서와 같이, 도전성 상호접속(340)의 일부는 패키지(312) 내의 반도체 다이(318) 중 어느 것과의 전기적 접속이 없을 수 있고 패키지(312)의 상단에 적층된 다른 패키지(미도시)를 패키지(350)의 단자(358)와 접속하기 위하여 사용될 수 있다. 도 12 의 패키지(312)의 몇몇 변형에서, 제 2 마이크로전자 소자(316)의 도전성 패드(334)는 패키지(35) 상에 노출되고 패키지(312) 및 단자(358)에 대면하고, 따라서 솔더 볼(370) 또는 기타 등등에 의하여 이것과 직접적으로 접속될 수 있다. 이에 상응하여, 이러한 패드(334)는 임의의 도전성 상호접속(340)이 자신과 연관되도록 요구하지 않을 수도 있다. 이러한 예에서, 도전성 상호접속(340)은 제 1 마이크로전자 소자(314)의 패드와 접속할 수 있고 또한 패키지(312) 위에 조립된 추가적 패키지(미도시)와의 접속을 위하여 패키지(312) 내에 비접속될 수 있다.
어셈블리(310)를 제작하는 방법은 또한 도 6 내지 도 10 에서 설명된 바와 같은 어셈블리(10)의 제작 방법과 유사할 수 있는데, 하지만 마이크로전자 소자(314 및 316)는 함께 조립될 때 위에서 설명된 백-투-백 구성으로 포지셔닝된다. 더 나아가, 제 1 및 제 2 마이크로전자 소자(314 및 316)의 도전성 소자는 함께 조립된 이후에 형성될 수 있다.
위에서 논의된 구조들은 다양한 전자 시스템을 제작하는 데에 이용될 수 있다. 예를 들어, 본 발명의 다른 실시예에 따르는 시스템(1)은 다른 전자 컴포넌트(2 및 3)와 공동으로 도 1 내지 도 4 에 대하여 위에서 설명된 바와 같은 마이크로전자 패키지(10)를 포함한다. 묘사된 예에서, 컴포넌트(2)는 반도체 칩인 반면에 컴포넌트(3)는 디스플레이 스크린인데, 하지만 임의의 다른 컴포넌트도 사용될 수 있다. 물론, 예시의 명확화를 위하여 비록 오직 두 개의 추가적 컴포넌트가 도 13 에서 묘사되지만, 시스템은 임의의 개수의 이러한 컴포넌트를 포함할 수도 있다. 위에서 설명된 바와 같은 마이크로전자 패키지(10)는, 예를 들어 도 1 과 연계하여 위에서 설명된 바와 같은 마이크로전자 패키지 또는 도 4 를 참조하여 논의된 바와 같은 복수의 마이크로전자 패키지를 내장하는 구조일 수 있다. 패키지(10)는 도 11 또는 도 12 에서 설명된 실시예들 중 임의의 하나를 더 포함할 수 있다. 다른 변형예에서는 다중 변형들이 제공될 수도 있으며, 임의의 개수의 이러한 구조가 사용될 수도 있다.
마이크로전자 패키지(10) 및 컴포넌트(2 및 3)는, 개략적으로 파선으로 묘사된 공통 하우징(4) 내에 탑재되고, 필요에 따라 서로 전기적으로 상호접속되어 원하는 회로를 형성한다. 도시된 예시적인 시스템에서, 시스템은 회로 패널 또는 가요성 인쇄 회로 보드와 같은 회로 패널(5)을 포함하는데, 회로 패널은 다수의 도체(6)를 포함하며, 이들 중에서 오직 하나가 도 13 에서 컴포넌트들을 서로 상호접속하는 것으로 묘사된다. 그러나, 이것은 단순히 예시적인 것일 뿐이다; 전기 접속을 이루기 위한 임의의 적합한 구조가 사용될 수 있다.
하우징(4)은, 예를 들어 셀룰러 전화기 또는 개인 휴대정보 단자기 내에서 사용가능한 타입의 휴대용 하우징으로서 묘사되며, 스크린(3)은 하우징의 면에서 노출된다. 마이크로전자 패키지(10)가 이미징 칩과 같은 광 감응성 소자를 포함하는 경우에는, 렌즈(7) 또는 다른 광학적 디바이스가 광을 그 구조로 라우팅하기 위하여 역시 제공될 수도 있다. 다시 말하건대, 도 13 에 도시된 단순화된 시스템은 단순히 예시적인 것이다; 공통적으로 고정된 구조라고 간주되는 시스템을 포함하는 다른 시스템, 예컨대 데스크탑 컴퓨터, 라우터 등도 위에서 논의된 구조를 사용하여 제작될 수 있다.
비록 본 명세서에서 본 발명은 특정 실시예를 참조하여 설명되었지만, 이러한 실시예는 본 발명의 원리 및 적용의 단순한 예에 지나지 않는다는 것이 이해되어야 한다. 그러므로 수 많은 변경이 예시적인 실시예에 이루어질 수도 있다는 것과 다른 배치구성물이 첨부된 청구범위에 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않으면서 고안될 수도 있다는 것이 이해되어야 한다.
본 출원의 기술 요지는 마이크로전자 패키지 및 마이크로전자 패키지를 통합하는 어셈블리에 관련된다.

Claims (36)

  1. 마이크로전자 패키지로서,
    제 1 및 제 2 캡슐화된 마이크로전자 소자로서, 각각:
    제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 대항하는 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이;
    적어도 상기 반도체 다이의 에지면과 접촉하고 그리고 상기 가로 방향 중 적어도 하나로 상기 에지면으로부터 연장하는 봉합재(encapsulant); 및
    상기 반도체 다이의 콘택으로부터 그리고 상기 전면 상에서, 상기 가로 방향 중 적어도 하나로 상기 봉합재에 상재하는 위치까지 연장하는 전기적 도전성 소자를 포함하고,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이 중 하나의 전면 또는 후면 중 하나가 상기 제 1 및 제 2 반도체 다이 중 다른 것의 전면 또는 후면 중 하나를 향하여 그리고 이에 근접하게 지향되게 하고, 상기 제 1 및 제 2 마이크로전자 소자의 봉합재는 개별적인 외형적으로 대항면들을 정의하는, 제 1 및 제 2 캡슐화된 마이크로전자 소자; 및
    상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 연장하는 복수 개의 전기적 도전성 상호접속(electrically conductive interconnect)으로서, 상기 도전성 상호접속 중 적어도 일부는 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 소자 중 적어도 하나의 반도체 다이와 전기적으로 연결되며, 상기 도전성 상호접속은 외형적으로 대항면들에 노출되는, 전기적 도전성 상호접속을 포함하는, 마이크로전자 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이의 전면들이 서로 대면하도록 하는, 마이크로전자 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 2 반도체 다이의 전면이 상기 제 1 반도체 다이의 후면을 대면하도록 하는, 마이크로전자 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이의 후면들이 서로 대면하도록 하는, 마이크로전자 패키지.
  5. 제 1 항에 있어서,
    상기 마이크로전자 소자 중 적어도 하나는 상기 봉합재의 주면(major surface)이 각 반도체 다이의 전면과 공평면(co-planar)이 되도록 구성되는, 마이크로전자 패키지.
  6. 제 1 항에 있어서,
    상기 마이크로전자 소자 중 적어도 하나는 상기 봉합재의 제 2 주면이 대응하는 반도체 다이의 후면과 공평면이 되도록 구성되는, 마이크로전자 패키지.
  7. 제 1 항에 있어서,
    상기 도전성 상호접속은 상기 봉합재의 외형적으로 대항면들 사이에서 연장하고 각 도전성 소자와 교차하는 레이저-에칭된 개구를 포함하고, 상기 개구는 적어도 부분적으로 도전성 금속으로써 충진되는, 마이크로전자 패키지.
  8. 제 1 항에 있어서,
    상기 도전성 상호접속 중 첫 번째 것들은 각 도전성 소자에 의하여 상기 제 1 반도체 다이와 전기적으로 접속되고, 상기 도전성 상호접속 중 두 번째 것들은 각 도전성 소자에 의하여 상기 제 2 반도체 다이와 전기적으로 접속되는, 마이크로전자 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 도전성 상호접속의 양은 상기 제 2 도전성 상호접속의 양과 동일한, 마이크로전자 패키지.
  10. 제 8 항에 있어서,
    상기 도전성 상호접속 모두는 제 1 도전성 상호접속 또는 제 2 도전성 상호접속인, 마이크로전자 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 다이는 임의의 다른 기능보다 메모리 스토리지 어레이 기능을 제공하도록 구성되는 더 많은 개수의 능동 디바이스를 가지는 메모리 칩인, 마이크로전자 패키지.
  12. 제 11 항에 있어서,
    상기 메모리 칩의 각각은 동적 랜덤 액세스 메모리("DRAM") 스토리지 어레이를 포함하는, 마이크로전자 패키지.
  13. 마이크로전자 어셈블리로서,
    제 1 항에 따른 제 1 마이크로전자 패키지; 및
    그 위에 노출된 단자를 가지는 제 1 면, 그 위에 노출된 패키지 콘택을 가지는 제 2 면을 정의하는 제 2 마이크로전자 패키지로서, 상기 마이크로전자 패키지는 상기 제 1 및 제 2 면 사이에 배치되고 상기 단자 및 패키지 콘택과 전기적으로 접속되는 마이크로전자 소자를 더 포함하는, 제 2 마이크로전자 패키지; 및
    상기 제 1 마이크로전자 패키지의 도전성 상호접속의 대면 단부(confronting ends) 및 상기 제 2 마이크로전자 패키지의 단자 사이에서 결합되는 복수 개의 도전성 결합 소자(conductive joining elements)를 포함하는, 마이크로전자 어셈블리.
  14. 제 13 항에 있어서,
    상기 제 2 패키지의 마이크로전자 패키지는 임의의 다른 기능보다 로직 기능을 제공하도록 구성되는 더 큰 개수의 능동 디바이스를 가지는 로직 칩인, 마이크로전자 어셈블리.
  15. 제 13 항에 있어서,
    상기 제 2 마이크로전자 패키지는 상기 마이크로전자 소자가 그 뒤에 탑재된 기판을 더 포함하고, 상기 기판은 상기 마이크로전자 소자 및 단자 사이에 전기적으로 접속되는 도전성 소자를 포함하는, 마이크로전자 어셈블리.
  16. 제 15 항에 있어서,
    상기 단자는 상기 도전성 소자의 각각에 결합되는 베이스를 가지는 와이어 본드의 단부인, 마이크로전자 어셈블리.
  17. 제 16 항에 있어서,
    제 2 마이크로전자 패키지는 상기 기판의 표면 상에 그리고 상기 마이크로전자 소자 중 적어도 일부 상에 형성된 캡슐층을 더 포함하고, 상기 캡슐층은 더 나아가 상기 와이어 본드의 에지면을 따라서 연장하고 상기 와이어 본드를 분리시키며, 상기 캡슐층은 상기 제 2 패키지의 제 1 면을 정의하고, 그리고 상기 와이어 본드의 단부면은 그것의 제 2 면 상에서 캡슐층에 의하여 덮이지 않는(uncovered), 마이크로전자 어셈블리.
  18. 제 13 항에 있어서,
    상기 제 2 마이크로전자 패키지는 상기 제 2 패키지의 제 1 면을 정의하고 상기 제 1 면에 반대인 제 3 면을 가지는 기판을 더 포함하고, 상기 마이크로전자 소자는 상기 제 3 면 상에 탑재되는, 마이크로전자 어셈블리.
  19. 제 13 항에 있어서,
    상기 도전성 상호접속 중 첫 번째 것들은 각 도전성 소자에 의하여 상기 제 1 마이크로전자 소자와 전기적으로 접속되고, 상기 도전성 상호접속 중 두 번째 것들은 각 도전성 소자에 의하여 상기 제 2 마이크로전자 소자와 전기적으로 접속되며, 도전성 상호접속 중 세 번째 것들은 상기 제 1 또는 제 2 마이크로전자 소자와 접속되지 않는, 마이크로전자 어셈블리.
  20. 제 19 항에 있어서,
    상기 제 1 마이크로전자 패키지에 상재하고, 상기 봉합재의 제 1 면 상에 노출되는 제 3 도전성 소자의 단부와 결합되는 패키지 콘택을 가지는 제 3 마이크로전자 패키지를 더 포함하는, 마이크로전자 어셈블리.
  21. 제 13 의 마이크로전자 어셈블리 및 하나 이상의 전자 컴포넌트를 포함하는, 시스템.
  22. 마이크로전자 패키지로서,
    제 1 및 제 2 캡슐화된 마이크로전자 소자로서, 각각 제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 반대인 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이를 포함하고, 각각의 마이크로전자 소자는: 각 반도체 다이의 에지면에 적어도 접촉하고, 상기 반도체 다이의 전면과 공평면이거나 이에 평행한 주면을 정의하기 위하여 상기 에지면으로부터 가로 방향 중 적어도 하나로 연장하는 봉합재, 및 상기 반도체 다이의 콘택으로부터 그리고 상기 전면을 따라 연장하는 금속화된 비아를 포함하는 전기적 도전성 소자로서, 상기 도전성 소자 중 적어도 일부는 상기 에지면을 넘어 상기 봉합재의 주면에 상재하는 위치로 연장하는, 전기적 도전성 소자를 포함하고,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 전면들이 서로 대면하고 상기 주면이 서로 대면하게 하는, 제 1 및 제 2 캡슐화된 마이크로전자 소자; 및
    상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 상기 주면으로부터 멀어지는 방향으로 연장하는 복수 개의 전기적 도전성 상호접속으로서, 상기 도전성 상호접속 중 적어도 일부는 상기 제 1 및 제 2 마이크로전자 소자의 적어도 하나의 반도체 다이와 상기 도전성 소자에 의하여 전기적으로 접속되고, 상기 도전성 상호접속은 상기 주면에 반대인 상기 봉합재의 제 1 및 제 2 대항면에서 노출되는, 전기적 도전성 상호접속을 포함하는, 마이크로전자 패키지.
  23. 마이크로전자 패키지의 제조 방법으로서,
    복수 개의 전기적 도전성 상호접속을 제 1 및 제 2 캡슐화된 마이크로전자 소자를 통해 형성하는 단계로서, 상기 마이크로전자 소자 각각은:
    제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 대항하는 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이;
    적어도 상기 각 반도체 다이의 에지면과 접촉하고 그리고 상기 가로 방향 중 적어도 하나로 상기 에지면으로부터 연장하는 봉합재(encapsulant); 및
    상기 반도체 다이의 콘택으로부터 상기 가로 방향 중 적어도 하나로 상기 봉합재에 상재하는 위치까지 연장하는 전기적 도전성 소자를 포함하는, 단계를 포함하고,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이 중 하나의 전면 또는 후면 중 하나가 상기 제 1 및 제 2 반도체 다이 중 다른 것의 전면 또는 후면 중 하나를 향하여 그리고 이에 근접하게 지향되게 하고, 상기 제 1 및 제 2 마이크로전자 소자의 봉합재는 개별적인 외형적으로 대항면들을 정의하며; 그리고
    상기 도전성 상호접속은 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 형성되어, 상기 도전성 상호접속 중 적어도 일부가 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 중 적어도 하나의 반도체 다이와 전기적으로 연결되게 하고, 상기 도전성 상호접속은 외형적으로 대항면들에 노출되는, 마이크로전자 패키지 제조 방법.
  24. 제 23 항에 있어서,
    상기 도전성 상호접속은 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 그리고 상기 도전성 소자의 각각을 통하여 개구를 레이저 에칭함으로써, 그리고 상기 개구를 도전성 금속으로써 적어도 부분적으로 충진함으로써 형성되는, 마이크로전자 패키지 제조 방법.
  25. 제 23 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자를 서로 부착하여 상기 전면들이 서로 대면하도록 하는 단계를 더 포함하는, 마이크로전자 패키지 제조 방법.
  26. 제 23 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자를 서로 부착하여 상기 제 2 마이크로전자 소자의 전면이 상기 제 1 마이크로전자 소자의 후면에 대면하도록 하는 단계를 더 포함하는, 마이크로전자 패키지 제조 방법.
  27. 제 23 항에 있어서,
    상기 제 1 및 제 2 마이크로전자 소자를 서로 부착하여 상기 후면이 서로 대면하도록 하는 단계를 더 포함하는, 마이크로전자 패키지 제조 방법.
  28. 제 23 항에 있어서,
    상기 도전성 상호접속은 각 도전성 소자에 의하여 상기 제 1 마이크로전자 소자에 접속되는 제 1 도전성 상호접속 및 각 도전성 소자에 의하여 상기 제 2 마이크로전자 소자에 접속되는 제 2 도전성 상호접속을 포함하도록 형성되는, 마이크로전자 패키지 제조 방법.
  29. 제 28 항에 있어서,
    상기 패키지 내에 형성된 제 1 도전성 상호접속의 양은 상기 패키지 내에 형성된 제 2 도전성 비아의 양과 같은, 마이크로전자 패키지 제조 방법.
  30. 제 28 항에 있어서,
    상기 도전성 상호접속은 상기 패키지 내의 다른 전기적 접속으로부터 자유로운 상기 패키지 내에 형성된 제 3 도전성 상호접속을 포함하도록 더욱 형성되는, 마이크로전자 패키지 제조 방법.
  31. 제 23 항에 있어서,
    상기 반도체 다이의 각 전면 및 상기 봉합재의 제 1 주면에 상재하는 유전체 영역을 따라서 연장하는 전기적 도전성 소자를 형성하는 단계를 더 포함하는, 마이크로전자 패키지 제조 방법.
  32. 제 31 항에 있어서,
    상기 전기적 도전성 소자를 형성하는 단계는, 마이크로전자 소자를 서로 부착시키는 단계에 앞서 상기 제 1 또는 제 2 마이크로전자 소자 중 적어도 하나 상에 상기 도전성 소자를 형성하는 단계를 포함하는, 마이크로전자 패키지 제조 방법.
  33. 제 31 항에 있어서,
    상기 전기적 도전성 소자를 형성하는 단계는, 마이크로전자 소자를 서로 부착시키는 단계 이전에 상기 제 1 또는 제 2 마이크로전자 소자 중 적어도 하나에 상재하는 유전체 영역 상에 상기 도전성 소자를 형성하는 단계를 포함하는, 마이크로전자 패키지 제조 방법.
  34. 마이크로전자 어셈블리의 제조 방법으로서,
    제 1 마이크로전자 패키지를, 방법으로서:
    복수 개의 전기적 도전성 상호접속을 제 1 및 제 2 캡슐화된 마이크로전자 소자를 통해 형성하는 단계로서, 상기 마이크로전자 소자 각각은:
    제 1 및 제 2 가로 방향으로 연장하는 전면, 상기 전면 상의 복수 개의 콘택, 상기 전면에 대항하는 후면, 및 상기 전면 및 후면 사이에서 연장하는 에지면을 가지는 반도체 다이;
    적어도 상기 각 반도체 다이의 에지면과 접촉하고 그리고 상기 가로 방향 중 적어도 하나로 상기 에지면으로부터 연장하는 봉합재(encapsulant); 및
    상기 반도체 다이의 콘택으로부터 상기 가로 방향 중 적어도 하나로 상기 봉합재에 상재하는 위치까지 연장하는 금속화된 비아를 포함하는 전기적 도전성 소자를 포함하고,
    상기 제 1 및 제 2 마이크로전자 소자는 서로 부착되어 상기 제 1 및 제 2 반도체 다이 중 하나의 전면 또는 후면 중 하나가 상기 제 1 및 제 2 반도체 다이 중 다른 것의 전면 또는 후면 중 하나를 향하여 그리고 이에 근접하게 지향되게 하고, 상기 제 1 및 제 2 마이크로전자 소자의 봉합재는 개별적인 외형적으로 대항면들을 정의하고; 그리고
    상기 도전성 상호접속은 상기 제 1 및 제 2 마이크로전자 소자의 봉합재를 통하여 형성되어, 상기 도전성 상호접속 중 적어도 일부가 상기 도전성 소자에 의하여 상기 제 1 및 제 2 마이크로전자 중 적어도 하나의 반도체 다이와 전기적으로 연결되게 하고, 상기 도전성 상호접속은 외형적으로 대항면들에 노출되는, 단계를 포함하는 방법에 의하여 제조하는 단계;
    제 1 마이크로전자 패키지를 제 2 마이크로전자 패키지 상에 포지셔닝하는 단계로서, 상기 제 2 마이크로전자 패키지는 상기 제 2 패키지의 제 1 면 상에 노출된 단자들과 전기적으로 접속된 로직 칩 및 상기 제 2 마이크로전자 패키지의 제 2 면 상에 노출된 패키지 콘택을 포함하는, 단계; 및
    상기 제 1 마이크로전자 패키지의 도전성 상호접속의 상기 제 2 마이크로전자 패키지에 대면하는 단부들을 복수 개의 도전성 결합 소자를 사용하여 상기 제 2 마이크로전자 패키지의 단자들과 결합시키는 단계를 포함하는, 마이크로전자 어셈블리 제조 방법.
  35. 제 34 항에 있어서,
    제 3 마이크로전자 패키지를 제 1 마이크로전자 패키지 위에 포지셔닝하는 단계로서, 상기 제 3 마이크로전자 패키지는 상기 제 1 패키지에 대면하도록 포지셔닝되는 그것의 표면 상에 노출되는 단자를 포함하는, 단계를 더 포함하고,
    상기 방법은 상기 제 3 마이크로전자 패키지의 단자를 상기 제 3 마이크로전자 패키지를 향해 배치되는 도전성 상호접속의 단부와 결합시키는 단계를 더 포함하는, 마이크로전자 어셈블리 제조 방법.
  36. 제 35 항에 있어서,
    상기 도전성 상호접속은 각 도전성 소자에 의하여 상기 제 1 마이크로전자 소자로 접속되는 제 1 도전성 상호접속, 각 도전성 소자에 의하여 상기 제 2 마이크로전자 소자로 접속되는 제 2 도전성 상호접속, 및 상기 패키지 내의 다른 전기적 접속으로부터 자유로운 제 3 도전성 상호접속을 포함하도록 형성되고, 상기 제 3 마이크로전자 패키지의 단자는 상기 제 3 도전성 상호접속의 단부와 결합되고, 상기 제 3 도전성 상호접속은 상기 제 3 패키지를 제 2 패키지로 전기적으로 접속시키는, 마이크로전자 어셈블리 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102053349B1 (ko) * 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
TWI584387B (zh) * 2014-08-15 2017-05-21 矽品精密工業股份有限公司 封裝結構之製法
US9679873B2 (en) * 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
US9601467B1 (en) * 2015-09-03 2017-03-21 Invensas Corporation Microelectronic package with horizontal and vertical interconnections
IT201700055983A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti
US10141259B1 (en) * 2017-12-22 2018-11-27 Micron Technology, Inc. Semiconductor devices having electrically and optically conductive vias, and associated systems and methods

Family Cites Families (572)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439262B2 (de) 1963-07-23 1972-03-30 Siemens AG, 1000 Berlin u. 8000 München Verfahren zum kontaktieren von halbleiterbauelementen durch thermokompression
US3358897A (en) 1964-03-31 1967-12-19 Tempress Res Co Electric lead wire bonding tools
US3430835A (en) 1966-06-07 1969-03-04 Westinghouse Electric Corp Wire bonding apparatus for microelectronic components
US3623649A (en) 1969-06-09 1971-11-30 Gen Motors Corp Wedge bonding tool for the attachment of semiconductor leads
DE2119567C2 (de) 1970-05-05 1983-07-14 International Computers Ltd., London Elektrische Verbindungsvorrichtung und Verfahren zu ihrer Herstellung
DE2228703A1 (de) 1972-06-13 1974-01-10 Licentia Gmbh Verfahren zum herstellen einer vorgegebenen lotschichtstaerke bei der fertigung von halbleiterbauelementen
JPS5150661A (ko) 1974-10-30 1976-05-04 Hitachi Ltd
US4067104A (en) 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
US4213556A (en) 1978-10-02 1980-07-22 General Motors Corporation Method and apparatus to detect automatic wire bonder failure
US4327860A (en) 1980-01-03 1982-05-04 Kulicke And Soffa Ind. Inc. Method of making slack free wire interconnections
US4422568A (en) 1981-01-12 1983-12-27 Kulicke And Soffa Industries, Inc. Method of making constant bonding wire tail lengths
US4437604A (en) 1982-03-15 1984-03-20 Kulicke & Soffa Industries, Inc. Method of making fine wire interconnections
JPS59189069A (ja) 1983-04-12 1984-10-26 Alps Electric Co Ltd 電気部品の端子のハンダ塗布装置
JPS59189069U (ja) 1983-06-02 1984-12-14 昭和アルミニウム株式会社 冷却装置
JPS61125062A (ja) 1984-11-22 1986-06-12 Hitachi Ltd ピン取付け方法およびピン取付け装置
US4604644A (en) 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4642889A (en) 1985-04-29 1987-02-17 Amp Incorporated Compliant interconnection and method therefor
JP2608701B2 (ja) 1985-09-19 1997-05-14 三菱電機株式会社 保護装置の点検回路
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US4924353A (en) 1985-12-20 1990-05-08 Hughes Aircraft Company Connector system for coupling to an integrated circuit chip
US4716049A (en) 1985-12-20 1987-12-29 Hughes Aircraft Company Compressive pedestal for microminiature connections
JPS62158338A (ja) 1985-12-28 1987-07-14 Tanaka Denshi Kogyo Kk 半導体装置
US4793814A (en) 1986-07-21 1988-12-27 Rogers Corporation Electrical circuit board interconnect
US4695870A (en) 1986-03-27 1987-09-22 Hughes Aircraft Company Inverted chip carrier
JPS62226307A (ja) 1986-03-28 1987-10-05 Toshiba Corp ロボツト装置
US4771930A (en) 1986-06-30 1988-09-20 Kulicke And Soffa Industries Inc. Apparatus for supplying uniform tail lengths
JPS6397941A (ja) 1986-10-14 1988-04-28 Fuji Photo Film Co Ltd 感光材料
US4955523A (en) 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
DE3703694A1 (de) 1987-02-06 1988-08-18 Dynapert Delvotec Gmbh Ball-bondverfahren und vorrichtung zur durchfuehrung derselben
KR970003915B1 (ko) 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JP2642359B2 (ja) 1987-09-11 1997-08-20 株式会社日立製作所 半導体装置
US4804132A (en) 1987-08-28 1989-02-14 Difrancesco Louis Method for cold bonding
US4845354A (en) 1988-03-08 1989-07-04 International Business Machines Corporation Process control for laser wire bonding
JPH01313969A (ja) 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
US4998885A (en) 1989-10-27 1991-03-12 International Business Machines Corporation Elastomeric area array interposer
US5077598A (en) 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
US5095187A (en) 1989-12-20 1992-03-10 Raychem Corporation Weakening wire supplied through a wire bonder
CA2034703A1 (en) 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
AU637874B2 (en) 1990-01-23 1993-06-10 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
US5948533A (en) 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US5376403A (en) 1990-02-09 1994-12-27 Capote; Miguel A. Electrically conductive compositions and methods for the preparation and use thereof
US5083697A (en) 1990-02-14 1992-01-28 Difrancesco Louis Particle-enhanced joining of metal surfaces
US4975079A (en) 1990-02-23 1990-12-04 International Business Machines Corp. Connector assembly for chip testing
US4999472A (en) 1990-03-12 1991-03-12 Neinast James E Electric arc system for ablating a surface coating
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5067382A (en) 1990-11-02 1991-11-26 Cray Computer Corporation Method and apparatus for notching a lead wire attached to an IC chip to facilitate severing the wire
KR940001149B1 (ko) 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법
JPH04346436A (ja) 1991-05-24 1992-12-02 Fujitsu Ltd バンプ製造方法とバンプ製造装置
US5316788A (en) 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
US5203075A (en) 1991-08-12 1993-04-20 Inernational Business Machines Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders
US5133495A (en) 1991-08-12 1992-07-28 International Business Machines Corporation Method of bonding flexible circuit to circuitized substrate to provide electrical connection therebetween
WO1993004375A1 (en) 1991-08-23 1993-03-04 Nchip, Inc. Burn-in technologies for unpackaged integrated circuits
US5220489A (en) 1991-10-11 1993-06-15 Motorola, Inc. Multicomponent integrated circuit package
US5238173A (en) 1991-12-04 1993-08-24 Kaijo Corporation Wire bonding misattachment detection apparatus and that detection method in a wire bonder
JP2931936B2 (ja) 1992-01-17 1999-08-09 株式会社日立製作所 半導体装置用リードフレームの製造方法及び半導体装置用リードフレーム並びに樹脂封止型半導体装置
US5241454A (en) * 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
US5831836A (en) 1992-01-30 1998-11-03 Lsi Logic Power plane for semiconductor device
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5438224A (en) 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5494667A (en) 1992-06-04 1996-02-27 Kabushiki Kaisha Hayahibara Topically applied hair restorer containing pine extract
US6054756A (en) 1992-07-24 2000-04-25 Tessera, Inc. Connection components with frangible leads and bus
US5977618A (en) 1992-07-24 1999-11-02 Tessera, Inc. Semiconductor connection components and methods with releasable lead support
US5915752A (en) 1992-07-24 1999-06-29 Tessera, Inc. Method of making connections to a semiconductor chip assembly
US20050062492A1 (en) 2001-08-03 2005-03-24 Beaman Brian Samuel High density integrated circuit apparatus, test probe and methods of use thereof
US6295729B1 (en) 1992-10-19 2001-10-02 International Business Machines Corporation Angled flying lead wire bonding process
US5371654A (en) 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
JP2716336B2 (ja) 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US5340771A (en) 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US20030048108A1 (en) 1993-04-30 2003-03-13 Beaman Brian Samuel Structural design and processes to control probe position accuracy in a wafer test probe assembly
US5811982A (en) 1995-11-27 1998-09-22 International Business Machines Corporation High density cantilevered probe for electronic devices
US7368924B2 (en) 1993-04-30 2008-05-06 International Business Machines Corporation Probe structure having a plurality of discrete insulated probe tips projecting from a support surface, apparatus for use thereof and methods of fabrication thereof
JPH06333931A (ja) 1993-05-20 1994-12-02 Nippondenso Co Ltd 半導体装置における微細電極の製造方法
JP2981385B2 (ja) 1993-09-06 1999-11-22 シャープ株式会社 チップ部品型ｌｅｄの構造及びその製造方法
US5346118A (en) 1993-09-28 1994-09-13 At&T Bell Laboratories Surface mount solder assembly of leadless integrated circuit packages to substrates
US6835898B2 (en) 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US5455390A (en) 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
WO1995026047A1 (en) 1994-03-18 1995-09-28 Hitachi Chemical Company, Ltd. Semiconductor package manufacturing method and semiconductor package
US5802699A (en) 1994-06-07 1998-09-08 Tessera, Inc. Methods of assembling microelectronic assembly with socket for engaging bump leads
US5615824A (en) 1994-06-07 1997-04-01 Tessera, Inc. Soldering with resilient contacts
JPH07335783A (ja) 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
US5468995A (en) 1994-07-05 1995-11-21 Motorola, Inc. Semiconductor device having compliant columnar electrical connections
US6828668B2 (en) 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US6117694A (en) 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
US5989936A (en) 1994-07-07 1999-11-23 Tessera, Inc. Microelectronic assembly fabrication with terminal formation from a conductive layer
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5656550A (en) 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5659952A (en) 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5541567A (en) 1994-10-17 1996-07-30 International Business Machines Corporation Coaxial vias in an electronic substrate
US5495667A (en) 1994-11-07 1996-03-05 Micron Technology, Inc. Method for forming contact pins for semiconductor dice and interconnects
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US5736074A (en) 1995-06-30 1998-04-07 Micro Fab Technologies, Inc. Manufacture of coated spheres
US5971253A (en) 1995-07-31 1999-10-26 Tessera, Inc. Microelectronic component mounting with deformable shell terminals
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US5810609A (en) 1995-08-28 1998-09-22 Tessera, Inc. Socket for engaging bump leads on a microelectronic device and methods therefor
US5766987A (en) 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
JP3332308B2 (ja) 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
JPH09134934A (ja) 1995-11-07 1997-05-20 Sumitomo Metal Ind Ltd 半導体パッケージ及び半導体装置
US5718361A (en) 1995-11-21 1998-02-17 International Business Machines Corporation Apparatus and method for forming mold for metallic material
US5731709A (en) 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
JP3146345B2 (ja) 1996-03-11 2001-03-12 アムコー テクノロジー コリア インコーポレーティド バンプチップスケール半導体パッケージのバンプ形成方法
US6000126A (en) 1996-03-29 1999-12-14 General Dynamics Information Systems, Inc. Method and apparatus for connecting area grid arrays to printed wire board
US6821821B2 (en) 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
DE19618227A1 (de) 1996-05-07 1997-11-13 Herbert Streckfus Gmbh Verfahren und Vorrichtung zum Verlöten von elektronischen Bauelementen auf einer Leiterplatte
KR100186333B1 (ko) 1996-06-20 1999-03-20 문정환 칩 사이즈 반도체 패키지 및 그 제조방법
JPH1012769A (ja) 1996-06-24 1998-01-16 Ricoh Co Ltd 半導体装置およびその製造方法
JPH10135221A (ja) 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ形成方法
JPH10135220A (ja) 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ形成方法
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
US5976913A (en) 1996-12-12 1999-11-02 Tessera, Inc. Microelectronic mounting with multiple lead deformation using restraining straps
US6121676A (en) 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6225688B1 (en) 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6054337A (en) 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US6133072A (en) 1996-12-13 2000-10-17 Tessera, Inc. Microelectronic connector with planar elastomer sockets
JP3400279B2 (ja) 1997-01-13 2003-04-28 株式会社新川 バンプ形成方法
US5898991A (en) 1997-01-16 1999-05-04 International Business Machines Corporation Methods of fabrication of coaxial vias and magnetic devices
US5839191A (en) 1997-01-24 1998-11-24 Unisys Corporation Vibrating template method of placing solder balls on the I/O pads of an integrated circuit package
JPH1118364A (ja) 1997-06-27 1999-01-22 Matsushita Electric Ind Co Ltd キャプスタンモータ
DE69838849T2 (de) 1997-08-19 2008-12-11 Hitachi, Ltd. Mehrchip-Modulstruktur und deren Herstellung
CA2213590C (en) 1997-08-21 2006-11-07 Keith C. Carroll Flexible circuit connector and method of making same
JP3859318B2 (ja) 1997-08-29 2006-12-20 シチズン電子株式会社 電子回路のパッケージ方法
US6525414B2 (en) 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JP3262531B2 (ja) 1997-10-02 2002-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 曲げられたフライング・リード・ワイヤ・ボンデイング・プロセス
JP2978861B2 (ja) 1997-10-28 1999-11-15 九州日本電気株式会社 モールドｂｇａ型半導体装置及びその製造方法
US6038136A (en) 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
JP3393800B2 (ja) 1997-11-05 2003-04-07 新光電気工業株式会社 半導体装置の製造方法
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6222136B1 (en) 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
US6002168A (en) 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
US6124546A (en) 1997-12-03 2000-09-26 Advanced Micro Devices, Inc. Integrated circuit chip package and method of making the same
US6260264B1 (en) 1997-12-08 2001-07-17 3M Innovative Properties Company Methods for making z-axis electrical connections
US6052287A (en) 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US5973391A (en) 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units
JPH11220082A (ja) 1998-02-03 1999-08-10 Oki Electric Ind Co Ltd 半導体装置
JP3536650B2 (ja) 1998-02-27 2004-06-14 富士ゼロックス株式会社 バンプ形成方法および装置
JPH11260856A (ja) 1998-03-11 1999-09-24 Matsushita Electron Corp 半導体装置及びその製造方法並びに半導体装置の実装構造
KR100260997B1 (ko) 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6329224B1 (en) 1998-04-28 2001-12-11 Tessera, Inc. Encapsulation of microelectronic assemblies
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
JPH11330134A (ja) 1998-05-12 1999-11-30 Hitachi Ltd ワイヤボンディング方法およびその装置並びに半導体装置
KR100266693B1 (ko) 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
KR100265563B1 (ko) 1998-06-29 2000-09-15 김영환 볼 그리드 어레이 패키지 및 그의 제조 방법
US6414391B1 (en) 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US6164523A (en) 1998-07-01 2000-12-26 Semiconductor Components Industries, Llc Electronic component and method of manufacture
US6399426B1 (en) 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US5854507A (en) 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
US6515355B1 (en) 1998-09-02 2003-02-04 Micron Technology, Inc. Passivation layer for packaged integrated circuits
JP2000091383A (ja) 1998-09-07 2000-03-31 Ngk Spark Plug Co Ltd 配線基板
US6194250B1 (en) 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
US6158647A (en) 1998-09-29 2000-12-12 Micron Technology, Inc. Concave face wire bond capillary
US6684007B2 (en) 1998-10-09 2004-01-27 Fujitsu Limited Optical coupling structures and the fabrication processes
US6268662B1 (en) 1998-10-14 2001-07-31 Texas Instruments Incorporated Wire bonded flip-chip assembly of semiconductor devices
JP3407275B2 (ja) 1998-10-28 2003-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション バンプ及びその形成方法
US6332270B2 (en) 1998-11-23 2001-12-25 International Business Machines Corporation Method of making high density integral test probe
CN1201383C (zh) 1999-01-29 2005-05-11 松下电器产业株式会社 电子部件的安装方法、安装装置及电子部件装置
US6206273B1 (en) 1999-02-17 2001-03-27 International Business Machines Corporation Structures and processes to create a desired probetip contact geometry on a wafer test probe
KR100319609B1 (ko) 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US6177729B1 (en) 1999-04-03 2001-01-23 International Business Machines Corporation Rolling ball connector
US6211574B1 (en) 1999-04-16 2001-04-03 Advanced Semiconductor Engineering Inc. Semiconductor package with wire protection and method therefor
JP2000323516A (ja) 1999-05-14 2000-11-24 Fujitsu Ltd 配線基板の製造方法及び配線基板及び半導体装置
US6258625B1 (en) 1999-05-18 2001-07-10 International Business Machines Corporation Method of interconnecting electronic components using a plurality of conductive studs
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6228687B1 (en) 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
TW417839U (en) 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP4526651B2 (ja) 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP5333337B2 (ja) 1999-08-12 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101384035B1 (ko) 1999-09-02 2014-04-09 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
US6867499B1 (en) 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
JP3513444B2 (ja) 1999-10-20 2004-03-31 株式会社新川 ピン状ワイヤ等の形成方法
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6362525B1 (en) 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
JP3619410B2 (ja) 1999-11-18 2005-02-09 株式会社ルネサステクノロジ バンプ形成方法およびそのシステム
JP3798597B2 (ja) 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP3566156B2 (ja) 1999-12-02 2004-09-15 株式会社新川 ピン状ワイヤ等の形成方法
KR100426494B1 (ko) 1999-12-20 2004-04-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
US6790757B1 (en) 1999-12-20 2004-09-14 Agere Systems Inc. Wire bonding method for copper interconnects in semiconductor devices
KR20010061849A (ko) 1999-12-29 2001-07-07 박종섭 웨이퍼 레벨 패키지
JP2001196407A (ja) 2000-01-14 2001-07-19 Seiko Instruments Inc 半導体装置および半導体装置の形成方法
US6710454B1 (en) 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
JP2001339011A (ja) 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP3980807B2 (ja) 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP2001274196A (ja) 2000-03-28 2001-10-05 Rohm Co Ltd 半導体装置
KR100583491B1 (ko) 2000-04-07 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6531335B1 (en) 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
JP2001326236A (ja) 2000-05-12 2001-11-22 Nec Kyushu Ltd 半導体装置の製造方法
JP2001326304A (ja) 2000-05-15 2001-11-22 Toshiba Corp 半導体装置及びその製造方法
US6522018B1 (en) 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
US6647310B1 (en) 2000-05-30 2003-11-11 Advanced Micro Devices, Inc. Temperature control of an integrated circuit
US6531784B1 (en) 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
US6560117B2 (en) 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
US6476583B2 (en) 2000-07-21 2002-11-05 Jomahip, Llc Automatic battery charging system for a battery back-up DC power supply
SE517086C2 (sv) 2000-08-08 2002-04-09 Ericsson Telefon Ab L M Förfarande för säkring av lodkulor och eventuella komponenter, vilka är fästa på en och samma sida av ett substrat
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6462575B1 (en) 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6507104B2 (en) 2000-09-07 2003-01-14 Siliconware Precision Industries Co., Ltd. Semiconductor package with embedded heat-dissipating device
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
TW511405B (en) 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
KR100393102B1 (ko) 2000-12-29 2003-07-31 앰코 테크놀로지 코리아 주식회사 스택형 반도체패키지
AUPR244801A0 (en) 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd A method and apparatus (WSM01)
US6388322B1 (en) 2001-01-17 2002-05-14 Aralight, Inc. Article comprising a mechanically compliant bump
US6653170B1 (en) 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
JP2002280414A (ja) 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002289769A (ja) 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6825552B2 (en) 2001-05-09 2004-11-30 Tessera, Inc. Connection components with anisotropic conductive material interconnection
TW544826B (en) 2001-05-18 2003-08-01 Nec Electronics Corp Flip-chip-type semiconductor device and manufacturing method thereof
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6754407B2 (en) 2001-06-26 2004-06-22 Intel Corporation Flip-chip package integrating optical and electrical devices and coupling to a waveguide on a board
US20030006494A1 (en) 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US6486545B1 (en) * 2001-07-26 2002-11-26 Amkor Technology, Inc. Pre-drilled ball grid array package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
JP4023159B2 (ja) 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
US6550666B2 (en) 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
WO2003019654A1 (en) 2001-08-22 2003-03-06 Tessera, Inc. Stacked chip assembly with stiffening layer
US7176506B2 (en) 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US20030057544A1 (en) 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
JP2005506690A (ja) 2001-10-09 2005-03-03 テッセラ，インコーポレイテッド 積層パッケージ
JP2003122611A (ja) 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd データ提供方法及びサーバ装置
JP4257771B2 (ja) 2001-10-16 2009-04-22 シンジーテック株式会社 導電性ブレード
US20030094666A1 (en) 2001-11-16 2003-05-22 R-Tec Corporation Interposer
JP3875077B2 (ja) 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
JP2003174124A (ja) 2001-12-04 2003-06-20 Sainekkusu:Kk 半導体装置の外部電極形成方法
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
JP3507059B2 (ja) 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
JP2003197669A (ja) 2001-12-28 2003-07-11 Seiko Epson Corp ボンディング方法及びボンディング装置
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP3935370B2 (ja) 2002-02-19 2007-06-20 セイコーエプソン株式会社 バンプ付き半導体素子の製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
US6653723B2 (en) 2002-03-09 2003-11-25 Fujitsu Limited System for providing an open-cavity low profile encapsulated semiconductor package
KR100452819B1 (ko) 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
US6979230B2 (en) 2002-03-20 2005-12-27 Gabe Cherian Light socket
US7323767B2 (en) 2002-04-25 2008-01-29 Micron Technology, Inc. Standoffs for centralizing internals in packaging process
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7078822B2 (en) 2002-06-25 2006-07-18 Intel Corporation Microelectronic device interconnects
JP2004031751A (ja) 2002-06-27 2004-01-29 Rb Controls Co ケーシングの防水構造
JP2004047702A (ja) 2002-07-11 2004-02-12 Toshiba Corp 半導体装置積層モジュール
US6756252B2 (en) 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US6987032B1 (en) 2002-07-19 2006-01-17 Asat Ltd. Ball grid array package and process for manufacturing same
WO2004017399A1 (en) 2002-08-16 2004-02-26 Tessera, Inc. Microelectronic packages with self-aligning features
TW549592U (en) 2002-08-16 2003-08-21 Via Tech Inc Integrated circuit package with a balanced-part structure
US6740546B2 (en) 2002-08-21 2004-05-25 Micron Technology, Inc. Packaged microelectronic devices and methods for assembling microelectronic devices
US6964881B2 (en) 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP3765778B2 (ja) 2002-08-29 2006-04-12 ローム株式会社 ワイヤボンディング用キャピラリ及びこれを用いたワイヤボンディング方法
JP2004095799A (ja) * 2002-08-30 2004-03-25 Toshiba Corp 半導体装置およびその製造方法
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7246431B2 (en) 2002-09-06 2007-07-24 Tessera, Inc. Methods of making microelectronic packages including folded substrates
US7071547B2 (en) 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7229906B2 (en) 2002-09-19 2007-06-12 Kulicke And Soffa Industries, Inc. Method and apparatus for forming bumps for semiconductor interconnections using a wire bonding machine
EP1556894A4 (en) 2002-09-30 2009-01-14 Advanced Interconnect Tech Ltd THERMALLY IMPROVED SEALING FOR SINGLE-LOCKING ASSEMBLY
US7045884B2 (en) 2002-10-04 2006-05-16 International Rectifier Corporation Semiconductor device package
JP2006502596A (ja) 2002-10-08 2006-01-19 チップパック，インク． 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール
US6989122B1 (en) 2002-10-17 2006-01-24 National Semiconductor Corporation Techniques for manufacturing flash-free contacts on a semiconductor package
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
JP2004172157A (ja) 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
JP2004172477A (ja) 2002-11-21 2004-06-17 Kaijo Corp ワイヤループ形状、そのワイヤループ形状を備えた半導体装置、ワイヤボンディング方法及び半導体製造装置
JP4464041B2 (ja) 2002-12-13 2010-05-19 キヤノン株式会社 柱状構造体、柱状構造体を有する電極、及びこれらの作製方法
KR100621991B1 (ko) 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
JP2004221257A (ja) 2003-01-14 2004-08-05 Seiko Epson Corp ワイヤボンディング方法及びワイヤボンディング装置
US20040222518A1 (en) 2003-02-25 2004-11-11 Tessera, Inc. Ball grid array with bumps
TW583757B (en) 2003-02-26 2004-04-11 Advanced Semiconductor Eng A structure of a flip-chip package and a process thereof
US20040217471A1 (en) 2003-02-27 2004-11-04 Tessera, Inc. Component and assemblies with ends offset downwardly
JP3885747B2 (ja) 2003-03-13 2007-02-28 株式会社デンソー ワイヤボンディング方法
JP2004343030A (ja) 2003-03-31 2004-12-02 North:Kk 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
JP2004319892A (ja) 2003-04-18 2004-11-11 Renesas Technology Corp 半導体装置の製造方法
JP4199588B2 (ja) 2003-04-25 2008-12-17 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線回路基板の製造方法、及び、この配線回路基板を用いた半導体集積回路装置の製造方法
JP2004327855A (ja) 2003-04-25 2004-11-18 Nec Electronics Corp 半導体装置およびその製造方法
DE10320646A1 (de) 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
JP4145730B2 (ja) 2003-06-17 2008-09-03 松下電器産業株式会社 半導体内蔵モジュール
US20040262728A1 (en) 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
KR100604821B1 (ko) 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
JP2005033141A (ja) 2003-07-11 2005-02-03 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造
US7227095B2 (en) 2003-08-06 2007-06-05 Micron Technology, Inc. Wire bonders and methods of wire-bonding
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
KR100546374B1 (ko) 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7372151B1 (en) 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
US7061096B2 (en) 2003-09-24 2006-06-13 Silicon Pipe, Inc. Multi-surface IC packaging structures and methods for their manufacture
US20050085016A1 (en) 2003-09-26 2005-04-21 Tessera, Inc. Structure and method of making capped chips using sacrificial layer
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP4167965B2 (ja) 2003-11-07 2008-10-22 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線回路用部材の製造方法
KR100564585B1 (ko) 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
TWI227555B (en) 2003-11-17 2005-02-01 Advanced Semiconductor Eng Structure of chip package and the process thereof
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP2005183923A (ja) 2003-11-28 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7345361B2 (en) 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
JP2005175019A (ja) 2003-12-08 2005-06-30 Sharp Corp 半導体装置及び積層型半導体装置
WO2005059967A2 (en) 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
DE10360708B4 (de) 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
JP4334996B2 (ja) 2003-12-24 2009-09-30 株式会社フジクラ 多層配線板用基材、両面配線板およびそれらの製造方法
US7495644B2 (en) 2003-12-26 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
US6917098B1 (en) 2003-12-29 2005-07-12 Texas Instruments Incorporated Three-level leadframe for no-lead packages
US6900530B1 (en) 2003-12-29 2005-05-31 Ramtek Technology, Inc. Stacked IC
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US8207604B2 (en) 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7176043B2 (en) 2003-12-30 2007-02-13 Tessera, Inc. Microelectronic packages and methods therefor
JP2005203497A (ja) 2004-01-14 2005-07-28 Toshiba Corp 半導体装置およびその製造方法
US20050173807A1 (en) 2004-02-05 2005-08-11 Jianbai Zhu High density vertically stacked semiconductor device
US8399972B2 (en) 2004-03-04 2013-03-19 Skyworks Solutions, Inc. Overmolded semiconductor package with a wirebond cage for EMI shielding
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
JP4484035B2 (ja) 2004-04-06 2010-06-16 セイコーエプソン株式会社 半導体装置の製造方法
US8092734B2 (en) 2004-05-13 2012-01-10 Aptina Imaging Corporation Covers for microelectronic imagers and methods for wafer-level packaging of microelectronics imagers
US7629695B2 (en) 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US6962864B1 (en) 2004-05-26 2005-11-08 National Chung Cheng University Wire-bonding method for chips with copper interconnects by introducing a thin layer
US7233057B2 (en) 2004-05-28 2007-06-19 Nokia Corporation Integrated circuit package with optimized mold shape
TWI255022B (en) 2004-05-31 2006-05-11 Via Tech Inc Circuit carrier and manufacturing process thereof
US7453157B2 (en) 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
TWI250596B (en) * 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
JP4385329B2 (ja) 2004-10-08 2009-12-16 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
EP2039460A3 (de) 2004-11-02 2014-07-02 HID Global GmbH Verlegevorrichtung, Kontaktiervorrichtung, Zustellsystem, Verlege- und Kontaktiereinheit, herstellungsanlage, Verfahren zur Herstellung und eine Transpondereinheit
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US7268421B1 (en) 2004-11-10 2007-09-11 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
KR100674926B1 (ko) 2004-12-08 2007-01-26 삼성전자주식회사 메모리 카드 및 그 제조 방법
JP4504798B2 (ja) 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP2006186086A (ja) 2004-12-27 2006-07-13 Itoo:Kk プリント基板のはんだ付け方法およびブリッジ防止用ガイド板
DE102005006333B4 (de) 2005-02-10 2007-10-18 Infineon Technologies Ag Halbleiterbauteil mit mehreren Bondanschlüssen und gebondeten Kontaktelementen unterschiedlicher Metallzusammensetzung und Verfahren zur Herstellung desselben
DE102005006995B4 (de) 2005-02-15 2008-01-24 Infineon Technologies Ag Halbleiterbauteil mit Kunstoffgehäuse und Außenanschlüssen sowie Verfahren zur Herstellung desselben
KR100867038B1 (ko) * 2005-03-02 2008-11-04 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
KR100630741B1 (ko) 2005-03-04 2006-10-02 삼성전자주식회사 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법
US7939934B2 (en) 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
TWI284394B (en) 2005-05-12 2007-07-21 Advanced Semiconductor Eng Lid used in package structure and the package structure of having the same
JP2006324553A (ja) 2005-05-20 2006-11-30 Renesas Technology Corp 半導体装置及びその製造方法
US7216794B2 (en) 2005-06-09 2007-05-15 Texas Instruments Incorporated Bond capillary design for ribbon wire bonding
JP4322844B2 (ja) 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
EP1905083A2 (en) 2005-07-01 2008-04-02 Koninklijke Philips Electronics N.V. Electronic device
US7476608B2 (en) 2005-07-14 2009-01-13 Hewlett-Packard Development Company, L.P. Electrically connecting substrate with electrical device
TWI263313B (en) * 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP5522561B2 (ja) 2005-08-31 2014-06-18 マイクロン テクノロジー， インク． マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
US7675152B2 (en) 2005-09-01 2010-03-09 Texas Instruments Incorporated Package-on-package semiconductor assembly
US7504716B2 (en) 2005-10-26 2009-03-17 Texas Instruments Incorporated Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking
US8810031B2 (en) * 2005-10-26 2014-08-19 Industrial Technology Research Institute Wafer-to-wafer stack with supporting pedestal
JP2007123595A (ja) 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
US8183682B2 (en) 2005-11-01 2012-05-22 Nxp B.V. Methods of packaging a semiconductor die and package formed by the methods
JP4530975B2 (ja) 2005-11-14 2010-08-25 株式会社新川 ワイヤボンディング方法
JP2007142042A (ja) 2005-11-16 2007-06-07 Sharp Corp 半導体パッケージとその製造方法，半導体モジュール，および電子機器
US7344917B2 (en) 2005-11-30 2008-03-18 Freescale Semiconductor, Inc. Method for packaging a semiconductor device
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP4530984B2 (ja) 2005-12-28 2010-08-25 株式会社新川 ワイヤボンディング装置、ボンディング制御プログラム及びボンディング方法
US7378726B2 (en) * 2005-12-28 2008-05-27 Intel Corporation Stacked packages with interconnecting pins
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
JP2007208159A (ja) 2006-02-06 2007-08-16 Hitachi Ltd 半導体装置
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
JP2007234845A (ja) 2006-03-01 2007-09-13 Nec Corp 半導体装置
US7390700B2 (en) 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
US7759782B2 (en) 2006-04-07 2010-07-20 Tessera, Inc. Substrate for a microelectronic package and method of fabricating thereof
JP5598787B2 (ja) 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
US7242081B1 (en) 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
US7780064B2 (en) 2006-06-02 2010-08-24 Asm Technology Singapore Pte Ltd Wire bonding method for forming low-loop profiles
JP4961848B2 (ja) 2006-06-12 2012-06-27 日本電気株式会社 金属ポストを有する配線基板、半導体装置及び半導体装置モジュールの製造方法
US20070290325A1 (en) 2006-06-16 2007-12-20 Lite-On Semiconductor Corporation Surface mounting structure and packaging method thereof
US7967062B2 (en) 2006-06-16 2011-06-28 International Business Machines Corporation Thermally conductive composite interface, cooled electronic assemblies employing the same, and methods of fabrication thereof
WO2008014633A1 (en) 2006-06-29 2008-02-07 Intel Corporation Apparatus, system, and method for wireless connection in integrated circuit packages
KR100792352B1 (ko) 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
KR100800478B1 (ko) 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
US20080023805A1 (en) 2006-07-26 2008-01-31 Texas Instruments Incorporated Array-Processed Stacked Semiconductor Packages
JP5132101B2 (ja) 2006-07-27 2013-01-30 新光電気工業株式会社 スタックパッケージ構造体及びその製造に用いる単体パッケージと、それらの製造方法
US8048479B2 (en) 2006-08-01 2011-11-01 Qimonda Ag Method for placing material onto a target board by means of a transfer board
JP2008039502A (ja) 2006-08-03 2008-02-21 Alps Electric Co Ltd 接触子およびその製造方法
US7486525B2 (en) 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
US7425758B2 (en) 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
KR20080020069A (ko) 2006-08-30 2008-03-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR100891516B1 (ko) 2006-08-31 2009-04-06 주식회사 하이닉스반도체 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
KR100770934B1 (ko) 2006-09-26 2007-10-26 삼성전자주식회사 반도체 패키지와 그를 이용한 반도체 시스템 패키지
TWI336502B (en) 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
TWI312561B (en) 2006-10-27 2009-07-21 Advanced Semiconductor Eng Structure of package on package and method for fabricating the same
KR100817073B1 (ko) * 2006-11-03 2008-03-26 삼성전자주식회사 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
US8193034B2 (en) 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
JP4274290B2 (ja) 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
US8598717B2 (en) 2006-12-27 2013-12-03 Spansion Llc Semiconductor device and method for manufacturing the same
JP2008166439A (ja) 2006-12-27 2008-07-17 Spansion Llc 半導体装置およびその製造方法
KR100757345B1 (ko) 2006-12-29 2007-09-10 삼성전자주식회사 플립 칩 패키지 및 그의 제조 방법
US20080156518A1 (en) 2007-01-03 2008-07-03 Tessera, Inc. Alignment and cutting of microelectronic substrates
TWI332702B (en) 2007-01-09 2010-11-01 Advanced Semiconductor Eng Stackable semiconductor package and the method for making the same
JP5347222B2 (ja) 2007-01-10 2013-11-20 富士通株式会社 半導体装置の製造方法
US7719122B2 (en) 2007-01-11 2010-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. System-in-package packaging for minimizing bond wire contamination and yield loss
KR100827667B1 (ko) * 2007-01-16 2008-05-07 삼성전자주식회사 기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를제조하는 방법
JP4823089B2 (ja) 2007-01-31 2011-11-24 株式会社東芝 積層型半導体装置の製造方法
CN101617400A (zh) 2007-01-31 2009-12-30 富士通微电子株式会社 半导体器件及其制造方法
US8685792B2 (en) 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
EP2575166A3 (en) 2007-03-05 2014-04-09 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
US7517733B2 (en) 2007-03-22 2009-04-14 Stats Chippac, Ltd. Leadframe design for QFN package with top terminal leads
WO2008117488A1 (ja) 2007-03-23 2008-10-02 Sanyo Electric Co., Ltd 半導体装置およびその製造方法
TWI335070B (en) 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
WO2008120755A1 (ja) 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP4926787B2 (ja) 2007-03-30 2012-05-09 アオイ電子株式会社 半導体装置の製造方法
US7589394B2 (en) 2007-04-10 2009-09-15 Ibiden Co., Ltd. Interposer
JP5003260B2 (ja) 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
US7994622B2 (en) 2007-04-16 2011-08-09 Tessera, Inc. Microelectronic packages having cavities for receiving microelectric elements
KR20080094251A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조방법
JP5601751B2 (ja) 2007-04-26 2014-10-08 スパンション エルエルシー 半導体装置
US20080284045A1 (en) 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for Fabricating Array-Molded Package-On-Package
JP2008306128A (ja) 2007-06-11 2008-12-18 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
KR100865125B1 (ko) 2007-06-12 2008-10-24 삼성전기주식회사 반도체 패키지 및 그 제조방법
TW200908819A (en) 2007-06-15 2009-02-16 Ngk Spark Plug Co Wiring substrate with reinforcing member
JP5179787B2 (ja) 2007-06-22 2013-04-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7944034B2 (en) 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US7911805B2 (en) 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
KR20090007120A (ko) 2007-07-13 2009-01-16 삼성전자주식회사 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
JP2009044110A (ja) 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
JP2009064966A (ja) 2007-09-06 2009-03-26 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法ならびに半導体装置
US8039960B2 (en) 2007-09-21 2011-10-18 Stats Chippac, Ltd. Solder bump with inner core pillar in semiconductor package
CN101874296B (zh) 2007-09-28 2015-08-26 泰塞拉公司 利用成对凸柱进行倒装芯片互连
JP2009088254A (ja) 2007-09-28 2009-04-23 Toshiba Corp 電子部品パッケージ及び電子部品パッケージの製造方法
KR20090033605A (ko) 2007-10-01 2009-04-06 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US20090091009A1 (en) 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
US8008183B2 (en) 2007-10-04 2011-08-30 Texas Instruments Incorporated Dual capillary IC wirebonding
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
TWI389220B (zh) 2007-10-22 2013-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
JP2009123863A (ja) 2007-11-14 2009-06-04 Tessera Interconnect Materials Inc バンプ構造形成方法及びバンプ構造
US20090127686A1 (en) 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
JP2009135398A (ja) 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
KR100886100B1 (ko) 2007-11-29 2009-02-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US7902644B2 (en) 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
US7964956B1 (en) 2007-12-10 2011-06-21 Oracle America, Inc. Circuit packaging and connectivity
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP2009158593A (ja) 2007-12-25 2009-07-16 Tessera Interconnect Materials Inc バンプ構造およびその製造方法
US20090170241A1 (en) 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US20090166873A1 (en) * 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
US8048720B2 (en) 2008-01-30 2011-11-01 Kulicke And Soffa Industries, Inc. Wire loop and method of forming the wire loop
US8120186B2 (en) 2008-02-15 2012-02-21 Qimonda Ag Integrated circuit and method
US8258015B2 (en) 2008-02-22 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with penetrable film adhesive
US7956456B2 (en) 2008-02-27 2011-06-07 Texas Instruments Incorporated Thermal interface material design for enhanced thermal performance and improved package structural integrity
US7919871B2 (en) 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
KR101501739B1 (ko) * 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
JP5043743B2 (ja) 2008-04-18 2012-10-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US7741156B2 (en) * 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
KR20090123680A (ko) 2008-05-28 2009-12-02 주식회사 하이닉스반도체 적층 반도체 패키지
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
US8021907B2 (en) * 2008-06-09 2011-09-20 Stats Chippac, Ltd. Method and apparatus for thermally enhanced semiconductor package
EP2308087B1 (en) * 2008-06-16 2020-08-12 Tessera, Inc. Stacking of wafer-level chip scale packages having edge contacts
US7932170B1 (en) 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method
US7969009B2 (en) * 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
TWI473553B (zh) 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US7859033B2 (en) 2008-07-09 2010-12-28 Eastman Kodak Company Wafer level processing for backside illuminated sensors
JP5339800B2 (ja) 2008-07-10 2013-11-13 三菱電機株式会社 半導体装置の製造方法
TWI372453B (en) 2008-09-01 2012-09-11 Advanced Semiconductor Eng Copper bonding wire, wire bonding structure and method for processing and bonding a wire
TWI573201B (zh) 2008-07-18 2017-03-01 聯測總部私人有限公司 封裝結構性元件
US8004093B2 (en) 2008-08-01 2011-08-23 Stats Chippac Ltd. Integrated circuit package stacking system
TW201007924A (en) 2008-08-07 2010-02-16 Advanced Semiconductor Eng Chip package structure
US20100044860A1 (en) 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
KR100997793B1 (ko) * 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR20100033012A (ko) 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US7842541B1 (en) 2008-09-24 2010-11-30 Amkor Technology, Inc. Ultra thin package and fabrication method
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US8063475B2 (en) 2008-09-26 2011-11-22 Stats Chippac Ltd. Semiconductor package system with through silicon via interposer
WO2010041630A1 (ja) 2008-10-10 2010-04-15 日本電気株式会社 半導体装置及びその製造方法
JP5185062B2 (ja) 2008-10-21 2013-04-17 パナソニック株式会社 積層型半導体装置及び電子機器
MY149251A (en) 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
KR101461630B1 (ko) 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
TW201023308A (en) 2008-12-01 2010-06-16 Advanced Semiconductor Eng Package-on-package device, semiconductor package and method for manufacturing the same
KR101011863B1 (ko) 2008-12-02 2011-01-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US7642128B1 (en) 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7898083B2 (en) 2008-12-17 2011-03-01 Texas Instruments Incorporated Method for low stress flip-chip assembly of fine-pitch semiconductor devices
US8012797B2 (en) 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
TWI499024B (zh) 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
JP2010199528A (ja) 2009-01-27 2010-09-09 Tatsuta System Electronics Kk ボンディングワイヤ
JP2010177597A (ja) 2009-01-30 2010-08-12 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
US20100200981A1 (en) 2009-02-09 2010-08-12 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
JP2010206007A (ja) 2009-03-04 2010-09-16 Nec Corp 半導体装置及びその製造方法
JPWO2010101163A1 (ja) 2009-03-04 2012-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
US8106498B2 (en) 2009-03-05 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with a dual board-on-chip structure and method of manufacture thereof
US8258010B2 (en) 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
US20100244276A1 (en) 2009-03-25 2010-09-30 Lsi Corporation Three-dimensional electronics package
US8194411B2 (en) * 2009-03-31 2012-06-05 Hong Kong Applied Science and Technology Research Institute Co. Ltd Electronic package with stacked modules with channels passing through metal layers of the modules
US20100289142A1 (en) 2009-05-15 2010-11-18 Il Kwon Shim Integrated circuit packaging system with coin bonded interconnects and method of manufacture thereof
US8020290B2 (en) 2009-06-14 2011-09-20 Jayna Sheats Processes for IC fabrication
TWI379367B (en) 2009-06-15 2012-12-11 Kun Yuan Technology Co Ltd Chip packaging method and structure thereof
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
JP5214554B2 (ja) 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US20110209908A1 (en) * 2009-08-06 2011-09-01 Advanced Chip Engineering Technology Inc. Conductor package structure and method of the same
US7923304B2 (en) 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US8264091B2 (en) 2009-09-21 2012-09-11 Stats Chippac Ltd. Integrated circuit packaging system with encapsulated via and method of manufacture thereof
US8390108B2 (en) 2009-12-16 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
US8169065B2 (en) 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
TWI392066B (zh) 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
US7928552B1 (en) 2010-03-12 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with multi-tier conductive interconnects and method of manufacture thereof
US9496152B2 (en) 2010-03-12 2016-11-15 STATS ChipPAC Pte. Ltd. Carrier system with multi-tier conductive posts and method of manufacture thereof
KR101667656B1 (ko) * 2010-03-24 2016-10-20 삼성전자주식회사 패키지-온-패키지 형성방법
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8564141B2 (en) * 2010-05-06 2013-10-22 SK Hynix Inc. Chip unit and stack package having the same
US8217502B2 (en) 2010-06-08 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with multipart conductive pillars and method of manufacture thereof
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
KR20120007839A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 적층형 반도체 패키지의 제조방법
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8304900B2 (en) 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US20120063090A1 (en) 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
US8409922B2 (en) 2010-09-14 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect
US20120080787A1 (en) 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
US8618646B2 (en) 2010-10-12 2013-12-31 Headway Technologies, Inc. Layered chip package and method of manufacturing same
CN102024782B (zh) * 2010-10-12 2012-07-25 北京大学 三维垂直互联结构及其制作方法
JP2012104790A (ja) 2010-10-12 2012-05-31 Elpida Memory Inc 半導体装置
US8263435B2 (en) * 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
US8697492B2 (en) 2010-11-02 2014-04-15 Tessera, Inc. No flow underfill
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8502387B2 (en) 2010-12-09 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
KR101215271B1 (ko) 2010-12-29 2012-12-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 반도체 패키지 구조물의 제조 방법
US20120184116A1 (en) 2011-01-18 2012-07-19 Tyco Electronics Corporation Interposer
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8476115B2 (en) 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US9006031B2 (en) * 2011-06-23 2015-04-14 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package with standoff conductive layer over encapsulant bumps
US8487421B2 (en) * 2011-08-01 2013-07-16 Tessera, Inc. Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US8937309B2 (en) * 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US20130037929A1 (en) 2011-08-09 2013-02-14 Kay S. Essig Stackable wafer level packages and related methods
KR101800440B1 (ko) * 2011-08-31 2017-11-23 삼성전자주식회사 다수의 반도체 칩들을 가진 반도체 패키지 및 그 형성 방법
US20130049218A1 (en) 2011-08-31 2013-02-28 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation
US9177832B2 (en) * 2011-09-16 2015-11-03 Stats Chippac, Ltd. Semiconductor device and method of forming a reconfigured stackable wafer level package with vertical interconnect
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US9105552B2 (en) 2011-10-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
KR101297015B1 (ko) 2011-11-03 2013-08-14 주식회사 네패스 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지
US8912651B2 (en) 2011-11-30 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure including stud bulbs and method
US8680684B2 (en) 2012-01-09 2014-03-25 Invensas Corporation Stackable microelectronic package structures
US9258922B2 (en) 2012-01-18 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. PoP structures including through-assembly via modules
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9082763B2 (en) 2012-03-15 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Joint structure for substrates and methods of forming
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9171790B2 (en) 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8828860B2 (en) 2012-08-30 2014-09-09 International Business Machines Corporation Double solder bumps on substrates for low temperature flip chip bonding
KR101419597B1 (ko) 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US8940630B2 (en) 2013-02-01 2015-01-27 Invensas Corporation Method of making wire bond vias and microelectronic package having wire bond vias
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9299670B2 (en) * 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end

Also Published As

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US9917073B2 (en) 2018-03-13
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EP2880684A1 (en) 2015-06-10
US20140035153A1 (en) 2014-02-06
TW201411785A (zh) 2014-03-16
US9391008B2 (en) 2016-07-12
CN104685624A (zh) 2015-06-03
CN104685624B (zh) 2018-02-02

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