KR100827667B1 - 기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를제조하는 방법 - Google Patents

기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를제조하는 방법 Download PDF

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Abstract

기판 내에 반도체 칩을 갖는 반도체 패키지를 제공한다. 상기 반도체 패키지는 제1 관통홀(through hole) 및 상기 제1 관통홀과 이격되게 배치되는 다수개의 제2 관통홀들을 갖는 반도체 기판을 구비한다. 다수개의 패드들을 갖는 반도체 칩이 상기 제1 관통홀 내에 배치된다. 상기 패드들과 전기적으로 접속되는 솔더볼들(solder balls)이 상기 제2 관통홀들의 단부들 각각에 부착된다. 상기 패키지의 제조방법 또한 제공한다.
Figure R1020070004852
웨이퍼 레벨 반도체 패키지, 반도체 칩, 제1 및 제2 관통홀, 접착제, 솔더볼

Description

기판 내에 반도체 칩을 갖는 반도체 패키지 및 이를 제조하는 방법{Semiconductor package having semiconductor chip in substrate and method of fabricating the same}
도 1은 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 웨이퍼의 개략적인 평면도이다.
도 2는 본 발명에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 3은 본 발명에 따른 반도체 패키지를 설명하기 위해 도 2의 Ⅰ-Ⅰ' 선에 따라 취해진 단면도이다.
도 4a 내지 도 4d는 도 3에 나타난 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 기판 내에 반도체 칩을 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
휴대용 전자제품들(portable electronic devices)의 크기가 점점 소형화됨에 따라, 상기 휴대용 전자제품들 내에 장착되는 반도체 패키지들의 크기 또한 작아지고 있다. 상기 반도체 패키지들의 크기가 작아짐에 따라 웨이퍼 레벨 반도체 패키지가 제안되고 있다.
상기 웨이퍼 레벨 반도체 패키지 기술은 다수개의 반도체 칩들을 갖는 웨이퍼 자체를 패키징한 후, 상기 반도체 칩들 각각을 절단하여(dice) 칩 사이즈의 반도체 패키지를 제공한다.
상기 웨이퍼 레벨 패키지는 미국 공개특허 제2005-0046002호(Lee et al)에 소개되고 있다. 상기 미국 공개특허 제2005-0046002호에 따르면 반도체 칩을 갖는 기판을 적층하여 멀티 칩 패키지를 제시하고 있다. 그러나, 상기 미국 공개특허 제2005-0046002호의 웨이퍼 레벨 패키지는 반도체 칩 상에 솔더볼들이 배치되기 때문에, 상기 솔더볼들이 PCB 기판 상에 배치되는 경우에 상기 PCB 기판과 반도체 칩의 열팽창 계수(coefficient of thermal expansion)의 차이에 의해 솔더 볼 접합의 결함, 예를 들면 솔더볼들의 크랙이 발생되어 솔더 볼 접합의 신뢰도가 저하되는 문제가 있다. 또한, 반도체 칩의 크기가 점점 소형화됨에 따라, 반도체 칩 상에 배치되는 솔더 볼의 숫자는 한계를 가지게 된다.
한편, 반도체 패키지의 크기를 작게 형성하기 위하여 반도체 칩의 후 면(backside)을 연마하여 반도체 칩의 두께를 줄여야 한다. 이 경우에, 얇은 두께를 갖는 반도체 칩은 용이하게 휘어질 수 있다. 예를 들면, 반도체 패키지가 가열되는 경우에, 반도체 칩 및 상기 반도체 칩에 인접하는 물질의 열팽창계수의 차이가 상기 얇은 두께를 갖는 반도체 칩을 용이하게 휘어지게 함으로써 반도체 소자의 신뢰성을 저하시키고 있다.
본 발명이 이루고자 하는 기술적 과제는, 솔더볼의 접합 신뢰도(solder ball joint reliability)를 개선하는 데 적합한 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 칩으로부터 이격되게 배치되는 솔더 볼들을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 솔더볼의 접합 신뢰도(solder ball joint reliability)를 개선하는 데 적합한 반도체 패키지의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 본 발명은 솔더볼의 접합 신뢰도(solder ball joint reliability)를 개선하는 데 적합한 반도체 패키지를 제공한다. 상기 반도체 패키지는 제1 관통홀(through hole) 및 상기 제1 관통홀과 이격되게 배치되는 다수개의 제2 관통홀들을 갖는 반도체 기판을 포함한다. 다수개의 패드들을 갖는 반도체 칩이 상기 제1 관통홀 내에 배치된다. 상기 패드들과 전기적으로 접속되는 솔더볼들(solder balls)이 상기 제2 관통홀들의 단부들 각각에 부착된다.
본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 제2 관통홀들은 상기 제1 관통홀을 에워싸며(surrounding) 배치될 수 있다.
본 발명의 다른 실시예들에 있어, 상기 제2 관통홀들의 측벽들을 덮고 상기 패드들 및 상기 솔더볼들에 전기적으로 접속되는 도전막들을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 도전막들과 상기 패드들을 접속시키는 재배선막들(redistribution traces)을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 도전막들과 상기 패드들을 접속시키는 본딩 와이어들을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 관통홀들을 채우고 상기 패드들 및 상기 솔더볼들에 전기적으로 접속되는 도전성 비아들(conductive vias)을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 관통홀의 측벽 및 상기 반도체 칩 사이에 개재되는 제1 열부도체를 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 열부도체는 접착제를 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 접착제는 상기 반도체 칩의 하부면을 덮도록 연장되게 형성될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 반도체 기판은 상기 제1 관통홀을 에워싸는 제1 내지 제4 서브 기판들 및 상기 서브 기판들 사이에 개재되는 제2 열부도체들을 포함할 수 있다. 이 경우에, 상기 제1 내지 제4 서브 기판들 각각은 상 기 제2 관통홀들을 가질 수 있다.
본 발명의 다른 양태에 따르면, 반도체 칩으로부터 이격되게 배치되는 솔더 볼들을 갖는 반도체 패키지를 제공한다. 상기 반도체 패키지는 제1 하부 관통홀(through hole) 및 상기 제1 하부 관통홀과 이격되게 배치되는 다수개의 제2 하부 관통홀들을 갖는 하부 반도체 기판을 포함한다. 다수개의 하부 패드들을 갖는 바후 반도체 칩이 상기 제1 하부 관통홀 내에 배치된다. 상기 하부 패드들과 전기적으로 접속되는 솔더볼들(solder balls)이 상기 제2 하부 관통홀들의 단부들 각각에 부착된다. 제1 상부 관통홀(through hole) 및 상기 제1 상부 관통홀과 이격되게 배치되는 다수개의 제2 상부 관통홀들을 갖는 상부 반도체 기판이 상기 제1 반도체 기판 상에 적층된다. 다수개의 상부 패드들을 갖는 상부 반도체 칩이 상기 제1 상부 관통홀 내에 배치된다. 상기 솔더볼들은 상기 상부 패드들에 전기적으로 접속된다.
본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 제2 하부 관통홀들은 상기 제1 하부 관통홀을 에워싸며(surrounding) 배치될 수 있다. 이와 마찬가지로, 상기 제2 상부 관통홀들은 상기 제1 상부 관통홀을 에워싸며 배치될 수 있다.
본 발명의 다른 몇몇 실시예들에 있어, 상기 제2 하부 관통홀들의 측벽들을 덮는 하부 도전막들이 상기 하부 패드들 및 상기 솔더볼들에 전기적으로 접속될 수 있다.
본 발명의 다른 실시예들에 있어, 상기 제2 상부 관통홀들의 측벽들을 덮는 상부 도전막들이 상기 상부 패드들에 전기적으로 접속될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 하부 도전막들과 상기 하부 패드들을 접속시키는 하부 재배선막들을 더 포함할 수 있다. 이와 마찬가지로, 상기 상부 도전막들과 상기 상부 패드들을 접속시키는 상부 재배선막들을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 하부 도전막들과 상기 하부 패드들을 접속시키는 하부 본딩 와이어들을 더 포함할 수 있다. 이와 마찬가지로, 상기 상부 도전막들과 상기 상부 패드들을 접속시키는 상부 본딩 와이어들을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 하부 관통홀들을 채우고 상기 하부 패드들 및 상기 솔더볼들에 전기적으로 접속되는 하부 도전성 비아들을 더 포함할 수 있다. 이와 마찬가지로, 상기 제2 상부 관통홀들을 채우고, 상기 상부 패드들 및 상기 하부 도전성 비아들에 전기적으로 접속되는 상부 도전성 비아들을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 상부 도전성 비아들 및 상기 하부 도전성 비아들 사이에 개재되고, 상기 상부 도전성 비아들 및 상기 하부 도전성 비아들에 접촉되는 범프들을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 하부 관통홀의 측벽 및 상기 하부 반도체 칩 사이에 개재되는 제1 하부 열부도체를 더 포함할 수 있다. 이와 마찬가지로, 상기 제1 상부 관통홀의 측벽 및 상기 상부 반도체 칩 사이에 개재되는 제1 상부 열부도체를 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 하부 열부도체는 하부 접착제를 포함할 수 있다. 이와 마찬가지로, 상기 제1 상부 열부도체는 상부 접착제를 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 하부 접착제는 상기 하부 반도체 칩의 하부면을 덮도록 연장되게 형성될 수 있다. 이와 마찬가지로, 상기 상부 접착제는 상기 상부 반도체 칩의 하부면을 덮도록 연장되게 형성될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 상부 반도체 기판은 상기 제1 상부 관통홀을 에워싸는 제1 내지 제4 상부 서브 기판들 및 상기 상부 서브 기판들 사이에 개재되는 제2 상부 열부도체들을 포함할 수 있다. 이와 마찬가지로, 상기 하부 반도체 기판은 상기 제1 하부 관통홀을 에워싸는 제1 내지 제4 하부 서브 기판들 및 상기 하부 서브 기판들 사이에 개재되는 제2 하부 열부도체들을 포함할 수 있다. 이 경우에, 상기 제1 내지 제4 상부 서브 기판들 각각은 상기 제2 상부 관통홀들을 가질 수 있다. 이와 마찬가지로, 상기 제1 내지 제4 하부 서브 기판들 각각은 상기 제2 하부 관통홀들을 가질 수 있다.
본 발명의 또 다른 양태에 따르면, 솔더볼의 접합 신뢰도(solder ball joint reliability)를 개선하는 데 적합한 반도체 패키지의 제조방법을 제공한다. 상기 제조방법은 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판을 관통하는 제1 관통홀 및 상기 제1 관통홀과 이격되는 다수개의 제2 관통홀들을 형성한다. 다수개의 패드들을 갖는 반도체 칩을 상기 제1 관통홀 내에 형성한다. 상기 패드들과 전기적으로 접속되는 솔더볼들을 상기 제2 관통홀들의 단부들에 형성한다.
본 발명의 또 다른 양태에 따른 몇몇 실시예들에 있어, 상기 제2 관통홀들은 상기 제1 관통홀을 에워싸도록 형성될 수 있다.
본 발명의 다른 실시예들에 있어, 상기 제1 관통홀 및 상기 제2 관통홀들을 형성하는 것은, 상기 반도체 기판의 상부면을 패터닝하여 제1 트렌치 및 상기 제1 트렌치를 에워싸는 제2 트렌치들을 형성하는 것을 포함할 수 있다. 또한, 상기 제1 관통홀 및 상기 제2 관통홀들을 형성하는 것은, 상기 제1 트렌치 및 상기 제2 트렌치들이 노출되도록 상기 반도체 기판의 하부면을 연마하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 관통홀을 형성하기 이전에, 상기 제1 트렌치의 측벽 및 바닥을 덮는 제1 열부도체를 형성할 수 있다. 또한, 상기 제1 트렌치 내에 상기 반도체 칩을 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 열부도체는 접착제로 형성될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 관통홀들을 형성하기 이전에, 상기 제2 트렌치들의 측벽들을 덮는 제1 도전막들을 형성하는 것을 더 포함할 수 있다. 또한, 상기 제2 관통홀들을 형성하기 이전에, 상기 제2 트렌치들을 채우는 제2 도전막들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 패드들과 상기 제1 도전막들을 접속시키도록 재배선막들 또는 본딩 와이어들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 반도체 기판을 준비하는 것은, 상기 제1 관통홀을 에워싸는 다수개의 서브 기판들을 형성하고, 상기 서브 기판들 사이에 제2 열부도체를 형성하는 것을 포함할 수 있다. 이 경우에, 상기 다수개의 서브 기판들 각각이 상기 제2 관통홀들을 갖도록 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.
도 1은 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 웨이퍼의 개략적인 평면도이다. 도 2는 본 발명에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 3은 본 발명에 따른 반도체 패키지를 설명하기 위해 도 2의 Ⅰ-Ⅰ' 선에 따라 취해진 단면도이다. 도 4a 내지 도 4d는 도 3에 나타난 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다. 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
본 발명에 따른 반도체 패키지는 웨이퍼 레벨 패키지에 적용될 수 있다. 즉, 도 1을 참조하면, 다수개의 반도체 칩들(10)을 갖는 웨이퍼(12)의 반도체 패키지에 본 발명을 채택할 수 있다.
도 2 및 도 3을 참조하면, 본 발명에 따른 반도체 패키지는 반도체 기판(20)을 제공한다. 상기 기판은 제1 관통홀(22)을 구비한다. 또한, 상기 기판(20)은 상기 관통홀(22)을 에워싸는 제1 내지 제4 서브 기판들(20a,20b,20c,20d)로 구성될 수 있다. 이 경우에, 상기 제1 내지 제4 서브 기판들(20a,20b,20c,20d)은 서로 열적으로(thermally) 격리될 수 있다. 예를 들면, 상기 서브 기판들(20a,20b,20c,20d) 사이에 열부도체들(24)이 개재될 수 있다. 따라서, 상기 서브 기판들(20a,20b,20c,20d)은 서로 간에 열이 전도되지 않는다. 이에 따라, 상기 열부도체들(24)이 버퍼층 역할을 하기 때문에, 외부에서 가해진 열에 의해 상기 반도체 기판(20)이 팽창되는 것을 억제할 수 있다. 상기 열부도체들(24)은 실리콘(silicone) 같은 접착제들일 수 있다. 상기 열부도체(24)는 실리콘 산화막 또는 실리콘 질화막 같은 절연막을 포함할 수 있다.
상기 제1 내지 제4 서브 기판들(20a,20b,20c,20d) 각각은 다수개의 제2 관통홀들(26)을 구비한다. 이 경우에, 상기 제2 관통홀들(26)은 상기 제1 관통홀(22)을 에워싸며 정렬된다. 상기 제2 관통홀들(26)은 서로 이격되게 위치한다.
한편, 패드들(28)을 갖는 반도체 칩(30)이 상기 제1 관통홀(22) 내에 배치된다. 이 경우에, 상기 제1 관통홀(22)의 측벽과 상기 반도체 칩(30) 사이에 열부도체(32)가 개재될 수 있다. 이에 따라, 상기 반도체 기판(20)과 상기 반도체 칩(30)은 열적으로 격리될 수 있다. 즉, 상기 반도체 칩으로부터 발생되는 열은 상기 서 브 기판들(20a,20b,20c,20d)로 전도되지 않는다. 이와 마찬가지로, 상기 서브 기판들(20a,20b,20c,20d)로부터 발생되는 열은 상기 반도체 칩(30)으로 전달되지 않는다. 상기 열부도체(32)는 실리콘(silicone) 같은 접착제(adhesive)일 수 있다. 이에 따라, 상기 반도체칩(30)은 상기 접착제에 의해 상기 제1 관통홀(22)의 측벽에 부착될 수 있다. 이 경우에, 상기 반도체칩(30)의 하부면 상에 접착 테이프(34)가 제공될 수 있다. 상기 열부도체(32)는 상기 반도체 칩(30)의 하부면을 덮도록 형성될 수 있다. 이에 따라, 상기 반도체 칩(30)을 갖는 기판에 열이 가해지는 경우에, 상기 반도체 칩(30) 및 상기 반도체 칩(30)에 인접하여 있는 금속 배선들의 열팽창 계수의 차이에 의해 발생되는 반도체 칩의 휨(warpage)은 상기 열부도체(32)에 의해 억제될 수 있다. 따라서, 얇은 두께를 갖는 반도체 칩의 휨에 의해 반도체 소자의 신뢰도가 저하되는 것을 방지할 수 있다. 상기 열부도체(32)는 절연막을 포함할 수 있다.
또한, 상기 반도체 칩(30)을 갖는 기판에 열이 가해지는 경우에, 상기 기판이 서로 열적으로 격리된 다수개의 상기 서브 기판들(20a,20b,20c,20d)로 구성되기 때문에, 상기 서브 기판들(20a,20b,20c,20d)의 열팽창이 상대적으로 감소됨으로써 반도체 칩의 휨이 억제될 수 있다.
상기 제2 관통홀들(26) 각각에 솔더볼(36)이 부착된다. 즉, 상기 솔더볼들(36)은 상기 서브 기판들(20a,20b,20c,20d) 상에 정렬된다. 이에 따라, 상기 솔더볼들(36)은 상기 반도체 칩(30)을 에워싸며 배치된다. 즉, 상기 솔더볼들(36)은 상기 반도체 기판(20)의 가장자리를 따라 배치된다. 이에 따라, 상기 솔더볼들(36) 이 상기 반도체 칩(30)으로부터 열적으로 격리되게 위치하고 상기 반도체 기판(30)의 가장 자리를 따라 정렬되기 때문에, 반도체 칩이 소형화되는 경우에도 원하는 개수의 솔더볼들을 배치시킬 수 있다. 상기 솔더볼(36)은 외부 접속 단자의 역할을 할 수 있다. 예를 들면, 상기 솔더볼들(36)은 PCB 기판(미도시) 상에 배치될 수 있다. 이 경우에, 상기 PCB 기판과 상기 반도체 칩(30)이 열적으로 격리되게 배치되기 때문에, DNP(distance of neutral point)를 감소시킬 수 있다. 이에 따라, 상기 PCB 기판과 상기 반도체 칩의 열팽창 계수의 차이에 의해 발생되는 솔더볼들의 접합의 결함, 예를 들면 솔더볼들의 크랙을 억제할 수 있다.
상기 솔더볼(36)은 주석(Sn), 은(Ag), 구리(Cu) 같은 금속물질, 또는 이들의 합금 물질로 형성될 수 있다.
이에 더하여, 상기 반도체 기판(20)의 가장자리를 따라 배치되는 솔더볼들(36)과 함께 상기 반도체 칩(30)의 중앙 영역 상에 솔더볼들이 추가적으로 배치될 수도 있다.
본 발명에 따른 반도체 패키지는 상기 제2 관통홀들(26)을 채우는 비아들(38)을 구비한다. 이 경우에, 상기 솔더볼들(36)은 상기 비아들(38)에 접합될 수 있다. 상기 비아들(38)은 금속 같은 도전막일 수 있다. 상기 비아들(38) 및 상기 제2 관통홀들(26)의 측벽들 사이에 절연막(40) 및 금속 배리어막(42)이 차례로 개재될 수 있다. 상기 절연막(40)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 금속 배리어막(42)은 타이타늄막, 타이타늄 질화막, 타이타늄 텅스텐막 또는 이들의 합금막일 수 있다.
상기 비아들(38) 및 상기 금속 배리어막(42) 사이에 도전막(44)이 개재될 수 있다. 상기 도전막(44)은 구리(Cu), 니켈(Ni), 금(Au) 또는 이들의 합금 물질막일 수 있다.
상기 비아들(38)과 상기 패드들(28)을 전기적으로 접속시키는 재배선막들이 제공될 수 있다. 즉, 상기 도전막(44) 및 상기 금속 배리어막(42)은 상기 패드들(28)과 접촉되도록 연장되게 형성될 수 있다. 또한, 상기 비아들(38)은 상기 패드들(28)과 접촉되도록 연장되게 형성될 수도 있다. 이 경우에, 상기 재배선막들은 서로 대응하는 비아들과 패드들을 전기적으로 접속시킨다. 상기 재배선막들과 상기 반도체 기판(20)의 상부면 사이에 절연막(46)이 개재될 수 있다. 상기 절연막(46)은 실리콘 산화막 및 실리콘 질화막일 수 있다.
다른 방법으로(Alternatively), 도 5를 참조하면, 상기 비아들(38)과 상기 패드들(28)을 전기적으로 접속시키는 본딩 와이어들(48)이 제공될 수 있다. 상기 본딩 와이어들(48)은 금(Au) 및 구리(Cu) 같은 도전막일 수 있다.
상기 반도체 칩(30) 및 상기 비아들(38)을 갖는 기판 상에 패시베이션막(50)이 배치된다. 상기 패시베이션막(50)은 상기 반도체 칩(30) 및 상기 재배선막들을 보호하는 역할을 할 수 있다. 상기 패시베이션막(50)은 에폭시 몰딩 수지막일 수 있다.
도 2 및 도 6 내지 도 8을 참조하면, 본 발명에 따른 반도체 패키지는 멀티 칩 패키지(multi-chip package)에 적용될 수 있다. 즉, 다수개의 반도체 패키지들이 서로 적층되게 배치될 수 있다.
본 발명에 따른 반도체 패키지는 제1 하부 관통홀(22)을 갖는 하부 반도체 기판(20') 상에 상부 반도체 기판(20")이 적층된다. 상기 하부 및 상부 반도체 기판들(20',20")은 상술한 반도체 기판과 동일하기 때문에 그 설명을 생략하기로 한다. 상기 상부 반도체 기판(20")의 상부 비아들(38")과 상기 하부 반도체 기판들(20')의 하부 비아들(38')은 범프들(52)에 의해 접합될 수 있다. 즉, 상기 범프들(52)의 상부면에 상기 상부 비아들(38")의 하부면이 접합되고, 상기 범프들(52)의 하부면에 상기 하부 비아들의 상부면이 접합될 수 있다. 이와 같이 반도체 패키지를 적층함으로써 반도체 패키지의 용량을 증가시킬 수 있다. 상기 범프들(52)은 밀봉수지(encapsulating resin; 51)에 의해 덮여질 수 있다. 상기 범프들(52)은 주석(Sn), 은(Ag), 구리(Cu) 같은 금속물질, 또는 이들의 합금 물질로 형성될 수 있다.
다른 방법으로, 도 8을 참조하면, 상기 범프들(52)을 생략하고 상술한 하부 반도체 기판(20')과 상기 상부 반도체 기판(20")은 솔더 페이스트(solder paste) 같은 접착제(54)에 의해 접합될 수도 있다.
도 6을 참조하면, 상기 적층된 반도체 패키지의 패드들(28)과 비아들(38',38")은 상술한 재배선막들에 의해 접속될 수 있다.
도 7을 참조하면, 상기 적층된 반도체 패키지의 패드들(28)과 비아들(38',38")은 상술한 본딩 외이어들(48)에 의해 접속될 수 있다.
상술한 멀티 칩 패키지는 두 개의 반도체 기판들이 적층되어 형성된다. 그러나, 다수개의 반도체 기판들이 반복하여 적층될 수도 있다.
이하, 본 발명에 따른 반도체 패키지의 제조방법을 설명하기로 한다.
도 1을 참조하면, 본 발명에 따른 제조방법은 반도체 기판(20)을 구비한 실리콘 웨이퍼(12)를 준비한다. 상기 반도체 기판(20)은 다수개의 반도체 칩들(10)을 갖도록 형성된다. 상기 반도체 칩들(10)은 칩 스크라이브 라인들(chip scribe lines;14)에 의해 서로 분리될 수 있다.
이하에서는 하나의 반도체 칩을 갖는 반도체 기판을 가정하여 설명하기로 한다.
도 2 및 도 4a를 참조하면, 반도체 기판을 패터닝하여 반도체 기판(20)의 상부면에 제1 트렌치(22')를 형성한다. 상기 제1 트렌치(22')는 상기 기판(20)의 중앙 영역에 형성될 수 있다. 이에 더하여, 상기 반도체 기판을 패터닝하여 상기 제1 트렌치(22')를 에워싸는 다수개의 제2 트렌치들(26')을 형성한다. 이 경우에, 상기 제2 트렌치들(26')은 상기 기판(20)의 가장자리를 따라 형성될 수 있다. 상기 제1 트렌치(22') 및 제2 트렌치들(26')은 동시에 형성될 수 있다.
이 경우에, 상기 반도체 기판은 다수개의 서브 기판들(20a,20b,20c,20d)로 형성될 수 있다. 상기 서브 기판들(20a,20b,20c,20d) 사이에 열부도체막(24)들이 형성될 수 있다. 상기 열부도체막들(24)은 실리콘(silicone) 같은 접착제로 형성될 수 있다. 또는, 상기 열부도체막들(24)은 실리콘 산화막 및 실리콘 질화막 같은 절연막을 포함할 수도 있다.
이에 따라, 상기 서브 기판들(20a,20b,20c,20d) 은 서로간에 열 전도가 억제될 수 있다. 상기 서브 기판들(20a,20b,20c,20d)은 상기 제1 트렌치(22')를 에워싸 며 형성될 수 있다. 상기 서브 기판들(20a,20b,2c,20d) 각각에 상기 제2 트렌치들(26')이 형성될 수 있다.
도 4b를 참조하면, 상기 제1 트렌치(22')의 측벽 및 바닥을 덮는 열부도체막(32)을 형성한다. 상기 열부도체막(32)은 실리콘(silicone) 같은 접착제로 형성될 수 있다. 패드들(28)을 갖는 반도체 칩(30)을 상기 제1 트렌치(22') 내에 형성한다. 이에 따라, 상기 반도체 칩(30)은 상기 접착제에 의해 상기 제1 트렌치(22')의 측벽 및 바닥에 부착될 수 있다. 이 경우에, 상기 반도체 칩(30)의 하부면에 접착 테이프가 형성될 수도 있다.
도 4c를 참조하면, 상기 제2 트렌치(26')의 측벽을 덮는 절연막(40)을 형성할 수 있다. 상기 절연막(40)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 절연막(40)의 측벽을 덮는 금속 배리어막(42)을 형성할 수 있다. 상기 금속 배리어막(42)은 타이타늄막, 타이타늄 질화막, 타이타늄 텅스텐막 또는 이들의 합금막으로 형성될 수 있다. 상기 금속 배리어막(42)은 전기 도금(electroplating) 기술 또는 스퍼터링 기술을 사용하여 형성할 수 있다. 상기 금속 배리어막(42)의 측벽을 덮는 도전막(44)을 형성할 수 있다. 상기 도전막(44)은 구리, 니켈, 금 또는 이들의 합금 같은 금속막으로 형성될 수 있다. 상기 도전막(44)은 시이드막(seed layer) 역할을 할 수 있다. 상기 도전막(44)은 전기 도금(electroplating) 기술 또는 스퍼터링 기술을 사용하여 형성할 수 있다. 상기 금속 배리어막(42) 및 상기 도전막(44)은 제1 도전막일 수 있다.
상기 금속 배리어막(42) 및 도전막(44)은 상기 패드들(28)에 접속하도록 연장되게 형성될 수 있다. 즉, 상기 도전막(44) 및 상기 패드들(28)을 전기적으로 접 속시키는 재배선막을 형성할 수 있다. 이 경우에, 상기 재배선막을 형성하기 이전에 상기 기판(20)을 덮는 보호막(46)을 형성할 수 있다. 상기 보호막(46)을 패터닝하여 상기 패드들(28) 및 상기 제2 트렌치들(26')을 노출시킬 수 있다.
다른 방법으로 상기 재배선막을 대신하여 본딩 와이어들(48)을 형성할 수 있다. 이 경우에, 상기 본딩 와이어들(48)은 상기 패드들(28) 및 상기 도전막들(44)을 접속시킬 수 있다.
상기 제2 트렌치들(22')을 채우는 비아들(38)을 형성할 수 있다. 상기 비아들(38)은 상기 패드들(28)과 전기적으로 접속되도록 연장되게 형성될 수 있다. 상기 비아들(38)은 금속 같은 도전막으로 형성할 수 있다. 상기 비아들(38)은 스퍼터링 기술 또는 화학 기상 증착 기술을 사용하여 형성할 수 있다. 상기 비아들(38)은 제2 도전막일 수 있다.
상기 비아들(38)을 갖는 반도체 기판의 전면 상에 패시베이션막(50)을 형성한다. 상기 패시베이션막(50)은 에폭시 몰딩 수지막으로 형성할 수 있다. 이 후, 상기 비아들(38)을 부분적으로 노출시키도록 상기 패시베이션막(50)을 패터닝한다.
도 4d를 참조하면, 상기 반도체 칩(30) 및 상기 비아들(38)을 갖는 반도체 기판의 하부 영역(lower portion)을 연마하여 상기 제1 트렌치(22') 및 상기 제2 트렌치들(26')을 노출시킨다. 상기 연마 공정은 화학 기계적 연마 기술(chemical-mechanical polishing technique)또는 습식 식각 기술(wet etching technique)을 사용하여 수행될 수 있다. 이에 따라, 상기 도전막(44)의 단부, 상기 비아들(38)의 하부면 및 상기 열부도체(32)의 하부면이 노출될 수 있다. 아울러, 도 3에 나타나 있는 바와 같이 기판을 관통하는 제1 및 제2 관통홀들(22,26)이 형성된다.
도 3을 참조하면, 상기 노출된 도전막(44)의 단부 또는 상기 노출된 비아들(38)의 하부면에 접촉하는 솔더볼(36)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 열적으로 서로 격리된 서브 기판들로 구성되는 반도체 기판 상에 솔더 볼들을 형성하여 솔더볼의 접합 신뢰도를 개선할 수 있다.
또한, 반도체 칩과 상기 반도체 기판을 열적으로 격리함으로써 상기 반도체 칩과 상기 기판의 열 팽창계수의 차이에 의해 발생되는 기판의 휨(warpage)에 따른 영향을 억제할 수 있다.
이에 더하여, 기판과 반도체 칩 사이 및 상기 반도체 칩의 하부면 상에 접착제를 형성하여 기판의 휨을 억제할 수 있다.

Claims (29)

  1. 제1 관통홀(through hole) 및 상기 제1 관통홀과 이격되게 배치되는 다수개의 제2 관통홀들을 갖는 반도체 기판;
    다수개의 패드들을 갖고 상기 제1 관통홀 내에 배치되는 반도체 칩; 및
    상기 제2 관통홀들의 단부들 각각에 부착되고 상기 패드들과 전기적으로 접속되는 솔더볼들(solder balls)을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2 관통홀들은 상기 제1 관통홀을 에워싸며(surrounding) 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2 관통홀들의 측벽들을 덮고 상기 패드들 및 상기 솔더볼들에 전기적으로 접속되는 도전막들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 도전막들과 상기 패드들을 접속시키는 재배선막들(redistribution traces)을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 도전막들과 상기 패드들을 접속시키는 본딩 와이어들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제2 관통홀들을 채우고 상기 패드들 및 상기 솔더볼들에 전기적으로 접속되는 도전성 비아들(conductive vias)을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 관통홀의 측벽 및 상기 반도체 칩 사이에 개재되는 제1 열부도체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 열부도체는 접착제를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 접착제는 상기 반도체 칩의 하부면을 덮도록 연장되게 형성되는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 기판은 상기 제1 관통홀을 에워싸는 제1 내지 제4 서브 기판들 및 상기 서브 기판들 사이에 개재되는 제2 열부도체들을 포함하되, 상기 제1 내지 제4 서브 기판들 각각은 상기 제2 관통홀들을 갖는 것을 특징으로 하는 반도체 패키지.
  11. 제1 하부 관통홀(through hole) 및 상기 제1 하부 관통홀과 이격되게 배치되는 다수개의 제2 하부 관통홀들을 갖는 하부 반도체 기판;
    다수개의 하부 패드들을 갖고 상기 제1 하부 관통홀 내에 배치되는 하부 반도체 칩;
    상기 제2 하부 관통홀들의 단부들 각각에 부착되고 상기 하부 패드들과 전기적으로 접속되는 솔더볼들(solder balls);
    제1 상부 관통홀(through hole) 및 상기 제1 상부 관통홀과 이격되게 배치되는 다수개의 제2 상부 관통홀들을 갖고 상기 제1 반도체 기판 상에 적층되는 상부 반도체 기판; 및
    다수개의 상부 패드들을 갖고 상기 제1 상부 관통홀 내에 배치되는 상부 반도체 칩을 포함하되, 상기 솔더볼들은 상기 상부 패드들에 전기적으로 접속되는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제2 하부 관통홀들은 상기 제1 하부 관통홀을 에워싸며(surrounding) 배치되고, 상기 제2 상부 관통홀들은 상기 제1 상부 관통홀을 에워싸며 배치되는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제2 하부 관통홀들의 측벽들을 덮고 상기 하부 패드들 및 상기 솔더볼들에 전기적으로 접속되는 하부 도전막들; 및
    상기 제2 상부 관통홀들의 측벽들을 덮고 상기 상부 패드들에 전기적으로 접속되는 상부 도전막들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 하부 도전막들과 상기 하부 패드들을 접속시키는 하부 재배선막들; 및
    상기 상부 도전막들과 상기 상부 패드들을 접속시키는 상부 재배선막들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 하부 도전막들과 상기 하부 패드들을 접속시키는 하부 본딩 와이어들; 및
    상기 상부 도전막들과 상기 상부 패드들을 접속시키는 상부 본딩 와이어들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 제2 하부 관통홀들을 채우고 상기 하부 패드들 및 상기 솔더볼들에 전기적으로 접속되는 하부 도전성 비아들; 및
    상기 제2 상부 관통홀들을 채우고, 상기 상부 패드들 및 상기 하부 도전성 비아들에 전기적으로 접속되는 상부 도전성 비아들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 상부 도전성 비아들 및 상기 하부 도전성 비아들 사이에 개재되고, 상기 상부 도전성 비아들 및 상기 하부 도전성 비아들에 접촉되는 범프들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 11 항에 있어서,
    상기 제1 하부 관통홀의 측벽 및 상기 하부 반도체 칩 사이에 개재되는 제1 하부 열부도체; 및
    상기 제1 상부 관통홀의 측벽 및 상기 상부 반도체 칩 사이에 개재되는 제1 상부 열부도체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제1 하부 열부도체는 하부 접착제를 포함하고, 상기 제1 상부 열부도체는 상부 접착제를 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 하부 접착제는 상기 하부 반도체 칩의 하부면을 덮도록 연장되게 형성되고, 상기 상부 접착제는 상기 상부 반도체 칩의 하부면을 덮도록 연장되게 형성되는 것을 특징으로 하는 반도체 패키지.
  21. 제 11 항에 있어서,
    상기 상부 반도체 기판은 상기 제1 상부 관통홀을 에워싸는 제1 내지 제4 상부 서브 기판들 및 상기 상부 서브 기판들 사이에 개재되는 제2 상부 열부도체들을 포함하고,
    상기 하부 반도체 기판은 상기 제1 하부 관통홀을 에워싸는 제1 내지 제4 하부 서브 기판들 및 상기 하부 서브 기판들 사이에 개재되는 제2 하부 열부도체들을 포함하되, 상기 제1 내지 제4 상부 서브 기판들 각각은 상기 제2 상부 관통홀들을 갖고, 상기 제1 내지 제4 하부 서브 기판들 각각은 상기 제2 하부 관통홀들을 갖는 것을 특징으로 하는 반도체 패키지.
  22. 반도체 기판을 준비하고,
    상기 반도체 기판을 관통하는 제1 관통홀 및 상기 제1 관통홀과 이격되는 다수개의 제2 관통홀들을 형성하고,
    다수개의 패드들을 갖는 반도체 칩을 상기 제1 관통홀 내에 형성하고, 및
    상기 패드들과 전기적으로 접속되는 솔더볼들을 상기 제2 관통홀들의 단부들에 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  23. 제 22 항에 있어서,
    상기 제2 관통홀들은 상기 제1 관통홀을 에워싸도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  24. 제 22 항에 있어서,
    상기 제1 관통홀 및 상기 제2 관통홀들을 형성하는 것은
    상기 반도체 기판의 상부면을 패터닝하여 제1 트렌치 및 상기 제1 트렌치를 에워싸는 제2 트렌치들을 형성하고, 및
    상기 제1 트렌치 및 상기 제2 트렌치들이 노출되도록 상기 반도체 기판의 하부면을 연마하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  25. 제 24 항에 있어서,
    상기 제1 관통홀을 형성하기 이전에
    상기 제1 트렌치의 측벽 및 바닥을 덮는 제1 열부도체를 형성하고,
    상기 제1 트렌치 내에 상기 반도체 칩을 형성하는 것을 더 포함하는 것을 특 징으로 하는 반도체 패키지의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 열부도체는 접착제로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  27. 제 24 항에 있어서,
    상기 제2 관통홀들을 형성하기 이전에
    상기 제2 트렌치들의 측벽들을 덮는 제1 도전막들을 형성하고, 및
    상기 제2 트렌치들을 채우는 제2 도전막들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  28. 제 27 항에 있어서,
    상기 패드들과 상기 제1 도전막들을 접속시키도록 재배선막들 또는 본딩 와이어들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  29. 제 22 항에 있어서,
    상기 반도체 기판을 준비하는 것은
    상기 제1 관통홀을 에워싸는 다수개의 서브 기판들을 형성하고, 및
    상기 서브 기판들 사이에 제2 열부도체를 형성하는 것을 포함하되, 상기 다수개의 서브 기판들 각각이 상기 제2 관통홀들을 갖도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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