JP4322844B2 - 半導体装置および積層型半導体装置 - Google Patents

半導体装置および積層型半導体装置 Download PDF

Info

Publication number
JP4322844B2
JP4322844B2 JP2005171730A JP2005171730A JP4322844B2 JP 4322844 B2 JP4322844 B2 JP 4322844B2 JP 2005171730 A JP2005171730 A JP 2005171730A JP 2005171730 A JP2005171730 A JP 2005171730A JP 4322844 B2 JP4322844 B2 JP 4322844B2
Authority
JP
Japan
Prior art keywords
semiconductor device
external connection
connection terminal
base substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005171730A
Other languages
English (en)
Other versions
JP2006344917A (ja
Inventor
祐司 矢野
誠治 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005171730A priority Critical patent/JP4322844B2/ja
Priority to US11/446,189 priority patent/US7723839B2/en
Priority to KR1020060052170A priority patent/KR100878169B1/ko
Priority to TW095120501A priority patent/TWI322488B/zh
Priority to CNB200610094536XA priority patent/CN100463147C/zh
Publication of JP2006344917A publication Critical patent/JP2006344917A/ja
Priority to KR1020080090528A priority patent/KR100907853B1/ko
Application granted granted Critical
Publication of JP4322844B2 publication Critical patent/JP4322844B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06131Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73207Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06506Wire or wire-like electrical connections between devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586Housing with external bump or bump-like connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06589Thermal management, e.g. cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体チップを搭載した半導体装置、複数の半導体装置を積層してなる積層型半導体装置、および半導体装置の製造方法に関するものである。
近年、電子機器の小型化・軽量化かつ高機能化が進むに伴い、半導体装置の高密度実装化が要求されている。この要求に応えるべく、半導体装置同士を積層し高密度化を図る方法が提案されている(例えば、特許文献1、2を参照)。
特開平10−135267号(1998年5月22日公開) 特開2004−172157号(2004年6月17日公開)
従来の構成では、半導体装置同士を積層するにあたり、上段の半導体装置の接続端子高さと下段の半導体装置の樹脂封止高さとの関係が重要になる。
この点につき、図15〜図17を参照しながら説明する。図15は、従来の半導体装置が2つ積層された状態を示す断面図である。
図15では、半導体装置100上に半導体装置200が積層されている。このうち、半導体装置100は、ベース基板101と、このベース基板101上に搭載された半導体チップ103と、ベース基板101の下面に設けられた外部接続端子107と、ベース基板101の上面に設けられた外部接続端子108とを備えている。半導体チップ103とベース基板101とは、ワイヤ104により電気的に接続されている。また、半導体チップ103とワイヤ104とは、樹脂層106によって覆われている。一方、ベース基板101上の、外部接続端子108が設けられている領域は、樹脂層106によって覆われておらず、露出している。
半導体装置200は、半導体チップ103とワイヤ104とが形成されている領域だけでなく、ベース基板101上の全ての領域が樹脂層106によって覆われている点を除いて、半導体装置100と同様に構成されている。
例えば、図15に示す2つの半導体装置100・200を積層する場合、半導体装置200の外部接続端子107の高さsが半導体装置100の樹脂層106の高さtよりも低いと、半導体装置200の外部接続端子107と、半導体装置100の外部接続端子108との間に隙間uが生じ、半導体装置100と半導体装置200とが接続されなくなる。したがって、半導体装置100と半導体装置200とを接続するためには、「半導体装置200の外部接続端子107の高さs>半導体装置100の樹脂層106の高さt」の関係が必要になる。
よって、半導体装置200の外部接続端子107の高さsを低くするならば、半導体装置100の樹脂層106の高さtも低くする必要がある。しかし、半導体装置100の樹脂層106の高さtを低くするためには、半導体チップ103の薄型化、ワイヤ104の低ループ化など、半導体装置100の薄型化の技術が要求され、半導体装置100の製造における技術的な難易度が増すという問題がある。同様の問題は、図16に示すような半導体装置を積層する場合にも生ずる。
図16は、従来の半導体装置が2つ積層された状態を示す断面図である。図16では、半導体装置300上に半導体装置400が積層されている。半導体装置300では、外部接続端子108が半導体チップ103上に形成されており、外部接続端子108が形成されている領域は、樹脂層106によって覆われておらず、露出している。それ以外の構成については、上述した半導体装置100と同様である。また、半導体装置400は、上述した半導体装置200と同様の構成を有している。
図17は、従来の半導体装置の製造プロセスにおける樹脂封止工程を示す断面図である。上述した半導体装置300を製造する際には、樹脂封止工程において以下のような問題が生じる。すなわち、半導体チップ103の外部接続端子108が形成されている領域は樹脂106によって被覆せず、それ以外の領域のみを被覆しようとすると、例えばトランスファーモールドにより樹脂封止する場合、図17に示すように、半導体チップ103上に形成された、導電層xと絶縁層yとから構成される配線層108を金型50が直接押さえることになる。通常配線層108の厚みは50um程度と薄く、また変形しにくい材質のため、金型50によって加えられる応力は、配線層108では吸収しきれない。このため、半導体チップ103に強いストレスが印加され、半導体チップ103にダメージを与える恐れがある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的の1つは、半導体装置同士を積層するにあたり、上段に搭載する半導体装置の接続端子高さが低くても上段との接合信頼性が高く、かつ容易に製造可能な下段の半導体装置および積層型半導体装置を提供し、半導体装置の高密度実装化に貢献することにある。
また、本発明の他の目的は、外部接続端子が樹脂層から露出した構造を持つ半導体装置において、半導体チップ等へのダメージを、簡単なプロセスによって低減することにある。
本発明の半導体装置は、上記課題を解決するために、ベース基板と、上記ベース基板と電気的に接続された半導体チップと、上記半導体チップの少なくとも一部を覆う樹脂層と、上記ベース基板と電気的に接続された第1の外部接続端子とを備え、上記第1の外部接続端子は、上記樹脂層の表面と同一面において上記樹脂層から露出していることを特徴とする。
上記の構成によれば、第1の外部接続端子が樹脂層の表面と同一面において樹脂層から露出しているので、本発明の半導体装置の上に半導体装置を積層するにあたって、上段の半導体装置の外部接続端子の高さが低くても、第1の外部接続端子と上段の半導体装置の外部接続端子との接続を確保できる。つまり、上段半導体装置の外部接続端子が狭ピッチで配列される場合、外部接続端子の高さが低くなるが、この場合でも、樹脂層に阻まれて第1の外部接続端子に届かなくなるという問題は生じない。このため、接続確保のために樹脂層の高さを低くする必要がないので、本発明の半導体装置は、上段との接合信頼性が高く、かつ、半導体チップの薄型化、ワイヤの低ループ化など半導体装置の薄型化の技術を要することなく簡単に製造できる。
また、上段の半導体装置との接続のために半導体チップ表面に形成された配線層を露出させる代わりに、上記のような第1の外部接続端子を用いれば、例えばトランスファーモールドにより、半導体装置を樹脂封止する場合であっても、半導体チップへのダメージを低減できる。
本発明の半導体装置では、上記第1の外部接続端子が、配線層を介して上記ベース基板と電気的に接続されていてもよい。
このように、第1の外部接続端子を、配線層を介してベース基板と電気的に接続することにより、本発明の半導体装置と上段の半導体装置との電気的接続を容易に確保できる。
また、本発明の半導体装置では、上記配線層が、上記半導体チップの、上記第1の外部接続端子側の面に形成されていてもよい。
配線層を、半導体チップの、第1の外部接続端子側の面に直接形成することにより、後述する支持体、接着層を介する構造に比べ半導体装置の薄型化が図れる。
また、本発明の半導体装置では、上記配線層が支持体上に形成され、上記半導体チップ上に搭載されていてもよい。
配線層を支持体上に形成し、接着層を介して上記半導体チップ上に搭載することにより、半導体チップにかかる応力が支持体および接着層により軽減されるので、半導体チップへのダメージをさらに低減できる。
また、本発明の半導体装置では、上記配線層が設けられている領域の面積は、上記半導体チップの面積よりも大きくてもよい。換言すれば、上記配線層が上記半導体チップよりも大きなサイズであってもよい。
このように配線層を半導体チップよりも広い領域に亘って形成することにより、上段半導体装置の外部接続端子配列エリアが下段半導体チップよりも大きくても上下段の半導体装置が積層可能となる。
また、参考の半導体装置では、上記第1の外部接続端子がベース基板上に形成されていてもよい。
第1の外部接続端子を、半導体チップの上方ではなくベース基板上に形成することにより、樹脂封止の際に金型によって第1の外部接続端子に対して加えられる応力が半導体チップにかかることを防止できるので、半導体チップへのダメージをさらに低減できる。また、半導体装置の高さを低くできるというメリットがある。
また、参考の半導体装置では、上記半導体チップが、上記ベース基板の開口部に設けられていてもよい。
このように、半導体チップをベース基板の開口部に設けることにより、半導体チップをベース基板上に設ける場合と比較して、半導体チップをより高密度に実装できる。
また、本発明の半導体装置では、上記半導体チップが、上記ベース基板の凹部に設けられていてもよい。
このように、半導体チップをベース基板の凹部に設けることにより、半導体チップをベース基板上に設ける場合と比較して、半導体チップをより高密度に実装できる。
また、本発明の半導体装置では、上記第1の外部接続端子が設けられている領域における樹脂層の表面が、それ以外の領域における樹脂層の表面に対してベース基板側に窪んでいてもよい。換言すれば、上記第1の外部接続端子を配列した領域の樹脂面が、その他の領域の樹脂面よりも低くなっていてもよい。
このように、第1の外部接続端子が設けられている領域における樹脂層の表面を窪ませることにより、本発明の半導体装置の上に半導体装置を積層する際に、上段の半導体装置の外部接続端子の一部をこの窪みに収容でき、さらなる高密度化が可能となる。
また、本発明の半導体装置では、上記第1の外部接続端子が半田からなっていてもよい。
変形しやすい材料である半田から第1の外部接続端子を形成することにより、第1の外部接続端子を容易に変形でき、樹脂層の表面と同一面において樹脂層から露出させることがより容易となる。
また、本発明の半導体装置では、上記半田の融点温度が200℃以上であることが好ましい。
樹脂封止の際の金型温度は、一般的には150〜200℃の間であるから、上記半田の融点温度が200℃以上であれば、金型温度が半田の融点を超えて半田が融解し、流れてしまう危険性を低減できる。
また、本発明の半導体装置では、上記第1の外部接続端子が銅からなっていてもよい。
変形しやすい材料である銅から第1の外部接続端子を形成することにより、第1の外部接続端子を容易に変形でき、樹脂層の表面と同一面において樹脂層から露出させることがより容易となる。
また、参考の半導体装置は、上記半導体チップを複数個備え、各半導体チップがベース基板と電気的に接続されていてもよい。
半導体チップを樹脂層内に複数個搭載することにより、より一層の高密度化を図ることが可能になる。
また、本発明の積層型半導体装置は、上記課題を解決するために、上記のいずれかの半導体装置に、第2の外部接続端子をさらに備えた上記のいずれかの半導体装置が積層され、これら半導体装置が、第1の外部接続端子と第2の外部接続端子との接合により互いに電気的に接続されていることを特徴とする。
上記の構成によれば、半導体装置同士を、第1の外部接続端子と第2の外部接続端子との接合により互いに電気的に接続することによって、さらなる高密度化を実現できる。
また、本発明の積層型半導体装置は、上記課題を解決するために、上記のいずれかの半導体装置に、第2の外部接続端子を備えた他の半導体装置が積層され、これら半導体装置が、第1の外部接続端子と第2の外部接続端子との接合により互いに電気的に接続されていることを特徴とする。
上記の構成によれば、半導体装置同士を、第1の外部接続端子と第2の外部接続端子との接合により互いに電気的に接続することによって、さらなる高密度化を実現できる。
また、本発明の半導体装置の製造方法は、上記課題を解決するために、ベース基板と、上記ベース基板と電気的に接続された半導体チップと、上記半導体チップの少なくとも一部を覆う樹脂層と、上記ベース基板と電気的に接続された第1の外部接続端子とを備えた半導体装置の製造方法であって、第1の外部接続端子が樹脂層の表面と同一面において上記樹脂層から露出するように樹脂を封入する封入工程を有することを特徴とする。
上記の構成によれば、第1の外部接続端子が、樹脂層の表面と同一面において樹脂層から露出した半導体装置を製造できる。このため、この半導体装置の上に半導体装置を積層するにあたって、上段の半導体装置の外部接続端子の高さが低くても、外部接続端子同士の接続を確保できる。つまり、上段半導体装置の外部接続端子が狭ピッチで配列される場合、外部接続端子の高さが低くなるが、この場合でも、この製造方法により得られた半導体装置の外部接続端子に届かなくなるという問題は生じない。したがって、本発明の半導体装置の製造方法では、上段の半導体装置との接続確保のために樹脂層の高さを低くする必要がないので、上段との接合信頼性の高い半導体装置を、半導体チップの薄型化、ワイヤの低ループ化など半導体装置の薄型化の技術を要することなく簡単に製造できる。
また、上段の半導体装置との接続のために半導体チップ表面に形成された配線層を露出させる代わりに、上記のように、外部接続端子を形成し、変形させてから樹脂封止を行えば、半導体チップへのダメージを低減できる。
また、参考の半導体装置の製造方法は、上記課題を解決するために、上記封入工程は、金型を押し付けて上記第1の外部接続端子の表面を平坦にする工程と、上記平坦にした第1の外部接続端子が樹脂層の表面と同一面において樹脂層から露出するように樹脂を封入する工程とを有することを特徴とする。
上記の構成によれば、金型を押し付けて外部接続端子を変形させてから樹脂を封入する、という簡単な工程によって、外部接続端子を樹脂層の表面と同一面において樹脂層から露出させることができるため、半導体装置を容易に製造できる。
また、参考の半導体装置の製造方法では、上記金型に上記外部接続端子の融点以下の熱を加える工程をさらに有していてもよい。
金型に加える熱を外部接続端子の融点以下とすることにより、金型温度が半田の融点を超えて半田が融解し、流れてしまう危険性を低減できる。
本発明の半導体装置は、以上のように、第1の外部接続端子が樹脂層の表面と同一面において樹脂層から露出しているので、本発明の半導体装置の上に半導体装置を積層するにあたって、上段の半導体装置の外部接続端子の高さが低くても、第1の外部接続端子と上段の半導体装置の外部接続端子との接続を確保できる。このため、接続確保のために樹脂層の高さを低くする必要がないので、本発明の半導体装置は、上段との接合信頼性が高く、かつ、半導体チップの薄型化、ワイヤの低ループ化など半導体装置の薄型化の技術を要することなく簡単に製造できるという効果を奏する。
また、上段の半導体装置との接続のために半導体チップ表面に形成された配線層を露出させる代わりに、上記のような第1の外部接続端子を用いれば、例えばトランスファーモールドにより樹脂封止する場合であっても、半導体チップへのダメージを低減できるという効果を奏する。
本発明の一実施の形態について図1ないし図14に基づいて説明すると、以下の通りである。なお、以下の説明では、図面における上下を基準として「上面」「下面」「上方」「下方」という表現を用いるが、これは説明の便宜のためであり、いずれの面を上に(あるいは下に)するかという点につき限定する趣旨ではない。
図1は、本実施の形態の半導体装置の構成を示す断面図である。また、図2は、この半導体装置を上から見た状態を示す平面図である。
図1に示すように、本実施の形態の半導体装置20は、ベース基板1と、このベース基板1上に接着層2を介して搭載された半導体チップ3と、ベース基板1の下面に設けられた外部接続端子(第2の外部接続端子)7とを備えている。ベース基板1と半導体チップ3とは、ワイヤ4により電気的に接続されている。
半導体チップ3の上面には配線層9が形成されており、配線層9の上には、導電性突起物である外部接続端子(第1の外部接続端子)8が形成されている。この外部接続端子8は、図2に示すように、エリアアレイ状に配列されている。配線層9とベース基板1とは、ワイヤ4により接続されている。
また、半導体装置20は、樹脂層6により封止されている。具体的には、樹脂層6は、ベース基板1の上面と、接着層2と、半導体チップ3と、ワイヤ4と、配線層9とを覆っている。樹脂層6の材料としては、例えば、エポキシ樹脂、シリコーン樹脂等が好適に用いられるが、特に限定されない。
本実施の形態の半導体装置20の特徴は、外部接続端子8が、樹脂層6の表面と同一面において樹脂層6から露出している点にある。これは、換言すれば、外部接続端子8の表面と樹脂層6の表面とが同一面を形成しているということである。また、外部接続端子8の表面と樹脂層6の表面とが同じ高さにあるということもできる。
ここで、「同一面」とは、厳密に同一でなければならないわけではなく、以下に説明する効果を得るためには、略同一面であればよい。
外部接続端子8の表面を、上記のように樹脂層6から露出させることによって、半導体装置20の表面に外部接続端子8が形成される。このため、半導体装置20の上に半導体装置を積層した場合に、上段の半導体装置の外部接続端子の高さが低くても、半導体装置20の外部接続端子8と上段の半導体装置の外部接続端子との接続を確保できる。つまり、より高密度に集積するために上段の半導体装置の外部接続端子の高さを低くしても、樹脂層6に阻まれて外部接続端子8に届かなくなるという問題は生じない。このため、接続確保のために樹脂層6の高さを低くする必要がないので、本実施の形態の半導体装置20は、上段との接合信頼性が高く、かつ、半導体チップ3の薄型化、ワイヤ4の低ループ化など半導体装置20の薄型化の技術を要することなく簡単に製造できる。
また、本実施の形態の半導体装置20によれば、半導体チップ3の表面に形成された配線層9は、樹脂層6から露出していない(樹脂層6によって覆われている)。このため、樹脂封止の際に、半導体チップ3の表面に形成された配線層9を金型によって塞ぐ必要がない。したがって、樹脂封止の際の半導体チップ3へのダメージを低減できる。
また、本実施の形態の半導体装置20では、外部接続端子8が、配線層9を介してベース基板1と電気的に接続されているため、半導体装置20と上段の半導体装置との電気的接続を容易に確保できる。
また、本実施の形態の半導体装置20では、配線層9が半導体チップ3の上面に形成されているため、半導体装置20の薄型化が図れる。
次に、本実施の形態の半導体装置20の製造方法について説明する。図3(a)〜図3(c)は、本実施の形態の半導体装置20の製造プロセスを示す断面図である。
まず、図3(a)に示すように、ベース基板1上に、あらかじめ配線層9と外部接続端子8とが形成された半導体チップ3を、接着層2を介して搭載する。なお、あらかじめ配線層9が形成された半導体チップ3をベース基板1上に搭載した後に、外部接続端子8を搭載してもよい。その後、ワイヤ4により半導体チップ3とベース基板1とを電気的に接続し、同じくワイヤ4により、配線層9とベース基板1とも電気的に接続する。
次に、外部接続端子8が樹脂層6の表面と同一面において樹脂層6から露出するように樹脂を封入する(封入工程)。ここでは、図3(b)に示すように、金型50を押し付けて外部接続端子8を変形させる。すなわち、外部接続端子8と接触する面が平坦な金型50を押し付けることにより、外部接続端子8の上面を平坦にする。この工程を容易に行うために、外部接続端子8は、変形しやすい材料からなることが好ましい。変形しやすい材料としては、例えば半田や銅が挙げられる。
外部接続端子8の材料として半田を用いる場合、金型温度が半田の融点を超えると、樹脂を封入する際に半田が融解して流れてしまう。樹脂封止の際の金型温度は、一般的には150〜200℃の間である。したがって、融点が200℃以上である半田を採用することが好ましい。
その後、図3(c)に示すように、外部接続端子8が樹脂層6の表面と同一面において樹脂層6から露出するように、樹脂を封入する。
最後に、ベース基板1の下面に外部接続端子7を形成する。なお、外部接続端子7の形成は、樹脂封止後に限られるわけではなく、樹脂封止前に予め形成しておくことも可能である。
このように、本実施形態の半導体装置20の製造方法は、封入工程を含んでおり、この封入工程を、金型50を用いて行っている。上記の製造方法によれば、半導体装置20の外部接続端子8を、樹脂層6の表面と同一面において樹脂層から露出させることが容易にできるため、半導体装置20を容易に製造できる。なお、上記の説明では、金型50を用いているが、上記の製造方法は、外部接続端子8が樹脂層6から露出していれば(すなわち、半導体装置20の表面に外部接続端子8が形成されていれば)、金型50を用いることに限定されるものではない。
以下に、本実施の形態の半導体装置20の変形例を示す。なお、上述した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
(変形例1)
図4は、変形例1の半導体装置20aの構成を示す断面図である。図4に示すように、半導体装置20aでは、半導体チップ3とベース基板1とが、ワイヤ4による代わりに、バンプ10によるフリップチップボンドにより接続されている。
以上の点を除いて、半導体装置20aは、上述した半導体装置20と同様の構成を有している。
このように、本変形例の半導体装置20aでは、フリップチップボンドを用いることにより、半導体チップ3が、より高密度にベース基板1に実装されている。
この半導体装置20aは、半導体チップ3とベース基板1とをフリップチップボンドにより接続する以外は、上述した半導体装置20の製造方法と同じ方法により製造できる。
(変形例2)
図5は、変形例2の半導体装置20bの構成を示す断面図である。上述した半導体装置20・20aでは、配線層9が半導体チップ3上に直接形成されていたが、半導体装置20bでは、図5に示すように、配線層9が支持体11上に形成され、半導体チップ3上に接着層12を介して搭載されている。配線層9を支持体11上に形成し、接着層12を介して上記半導体チップ3上に搭載することにより、半導体チップ3にかかる応力が支持体11および接着層12により軽減されるので、半導体チップ3へのダメージをさらに低減できる。支持体11および接着層12は絶縁体であり、弾性率の低い材料を採用すれば、より応力吸収し半導体チップ3へのダメージを低減できる。
支持体11と、支持体11上の配線層9の形成領域とは、半導体チップ3よりも大きな面積を有していてもよい。換言すれば、配線層9は、半導体チップ3よりも大きなサイズとなっていてもよい。配線層9を半導体チップ3よりも広い領域に亘って形成すれば、上段半導体装置の外部接続端子配列エリアが下段半導体チップよりも大きくても上下段の半導体装置が積層可能となる。
半導体チップ3とベース基板1とは、ワイヤ4によって接続されている。一方、配線層9とベース基板1とは、ワイヤ5によって接続されている。
半導体チップ3と接着層12との間にはワイヤ4を設けるために十分な空間がないので、ワイヤ4は接着層12の内部を通るように設けられている。換言すれば、ワイヤ4は接着層12に包み込まれている。ワイヤ4が接着層12に包み込まれているため、樹脂封止時のワイヤ変形を抑制できるというメリットがある。
以上の点を除いて、半導体装置20bは、上述した半導体装置20と同様の構成を有している。したがって、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。
(変形例3)
図6は、変形例3の半導体装置20cの構成を示す断面図である。半導体装置20cの構成は、変形例2の半導体装置20bとほぼ同じであるが、図6に示すように、半導体チップ3上に、接着層18を介してスペーサ層13が設けられている点が異なる。
スペーサ層13を設けることにより、半導体チップ3と接着層12との間に、ワイヤ4を設けるために十分な空間を確保できるため、本変形例の半導体装置20cでは、ワイヤ4が接着層12の内部を通らなく、半導体チップ3とワイヤ4との接続の信頼性が向上する。さらに、支持体11およびスペーサ層13に導電性材料を適用可能となり、放熱性が向上する。
この半導体装置20cについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。
(変形例4)
図7は、変形例4の半導体装置20dの構成を示す断面図である。図7に示すように、変形例2の半導体装置20bと異なり、半導体装置20dでは、半導体チップ3とベース基板1とが、バンプ10によるフリップチップボンドにより接続されている。それ以外の構成については、変形例2の半導体装置20bと同様である。
このように、本変形例の半導体装置20dでは、フリップチップボンドを用いることにより、半導体チップ3が、より高密度にベース基板1に実装されている。すなわち、変形例2のように接着層12を厚くしたり、変形例3のようにスペーサ層13を設ける必要がないので、半導体装置の薄型化が実現されている。
この半導体装置20dについても、半導体チップ3とベース基板1とをフリップチップボンドにより接続する以外は、上述した半導体装置20の製造方法と同じ方法により製造できる。
参考例5)
図8は、参考例5の半導体装置20eの構成を示す断面図である。上述した半導体装置20〜20dでは、外部接続端子8が配線層9を介して半導体チップ3上に設けられていた。これに対し、半導体装置20eでは、図8に示すように、外部接続端子8が直接ベース基板1上に設けられており電気的に接続されている。
以上の点を除いて、半導体装置20eは、上述した半導体装置20と同様の構成を有している。
このように、本変形例の半導体装置20dでは、外部接続端子8が、半導体チップ3の上方ではなく、ベース基板1上に形成されている。このため、樹脂封止の際に金型によって外部接続端子8に加えられる応力は半導体チップ3にはかからないので、半導体チップ3へのダメージをさらに低減できる。また、半導体装置の高さを低くできるというメリットがある。
この半導体装置20dについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。
参考例6)
図9は、参考例6の半導体装置20fの構成を示す断面図である。半導体装置20fにおいても、参考例5の半導体装置20eと同様に、外部接続端子8が直接ベース基板1上に設けられており電気的に接続されている。
半導体装置20eと異なる点は、図9に示すように、(1)半導体チップ3がベース基板1の開口部16に設けられている点と、(2)半導体チップ3が2つ積層されており、それぞれがワイヤ4と配線層9とを介してベース基板1に電気的に接続されている点である。
以上の点を除いて、半導体装置20fは、変形例5の半導体装置20eと同様の構成を有している。
このように、本変形例の半導体装置20fは、半導体チップ3がベース基板1の開口部16に設けられているため、半導体チップ3をベース基板1上に設ける場合と比較して、半導体チップ3をより高密度に実装できる。
なお、本変形例では半導体チップ3を2つ積層しているが、搭載する半導体チップ3の数は、2つに限られない。半導体チップ3を1つ搭載する場合には、半導体チップ3をベース基板1上に設ける場合と比較して半導体装置を薄型化できるため、やはり高密度化を達成できる。また、半導体チップ3を3つ以上積層する場合にも、同じ数の半導体チップ3をベース基板1上に設ける場合と比較して、半導体チップ3をより高密度に実装できる。
この半導体装置20fについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。
参考例7)
図10は、参考例7の半導体装置20gの構成を示す断面図である。半導体装置20gにおいても、参考例5の半導体装置20eと同様に、外部接続端子8が直接ベース基板1上に設けられており電気的に接続されている。
半導体装置20eと異なる点は、図10に示すように、(1)半導体チップ3がベース基板1の凹部17に設けられている点と、(2)半導体チップ3が2つ積層されており、それぞれがワイヤ4を介してベース基板1に電気的に接続されている点である。本変形例では、下段の半導体チップ3とベース基板1とは、配線層9を介さずワイヤ4によって直接電気的に接続されているが、配線層9を介してもよい。また、上段の半導体チップ3とベース基板1とは、配線層9を介してワイヤ4によって電気的に接続されているが、配線層9を介さず直接ベース基板1と電気的に接続されていてもよい。
以上の点を除いて、半導体装置20gは、変形例5の半導体装置20eと同様の構成を有している。
このように、本変形例の半導体装置20fは、半導体チップ3がベース基板1の凹部17に設けられているため、半導体チップ3を凹部17以外のベース基板1上に設ける場合と比較して、半導体チップ3をより高密度に実装できる。
また、ベース基板1に開口部16を設ける変形例6の構成と比較して、ベース基板1に凹部17を設ける方が、半導体装置の機械的強度の低下がより小さい。
この半導体装置20gについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。
(変形例8)
図11は、変形例8の半導体装置20hの構成を示す断面図である。図11に示すように、半導体装置20hにおいては、樹脂層6の表面は平坦ではなく、外部接続端子8が設けられている領域14における樹脂層6の表面が、それ以外の領域15における樹脂層6の表面よりも低くなって(すなわち、ベース基板1側に窪んで)いる。それ以外の構成については、半導体装置20と同様である。
このように、外部接続端子8が設けられている領域における樹脂層6の表面を窪ませることにより、半導体装置20hの上に半導体装置を積層する際に、上段の半導体装置の外部接続端子の一部をこの窪みに収容でき、さらなる高密度化が可能となる。
この半導体装置20hについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。ただし、金型50としては、例えば図17に示したような、樹脂層6の表面の窪みに対応する部分を突出させた形状のものを用いる。
(変形例9)
図12は、変形例9の半導体装置20iの構成を示す断面図である。図12に示すように、半導体装置20iにおいても、変形例8の半導体装置20hと同様に、外部接続端子8が設けられている領域14における樹脂層6の表面が、それ以外の領域15における樹脂層6の表面よりも低くなって(すなわち、ベース基板1側に窪んで)いる。
半導体装置20iでは、外部接続端子8が直接ベース基板1上に設けられており電気的に接続されている。このため、半導体装置20hでは外部接続端子8が設けられている領域14の両側にそれ以外の領域15があるが、半導体装置20iにおいては、外部接続端子8が設けられている領域14が、それ以外の領域15の両側にある。
以上の点を除いて、半導体装置20iは、変形例8の半導体装置20hと同様の構成を有している。
このように、外部接続端子8を、半導体チップ3の上方ではなくベース基板1上に形成することにより、樹脂封止の際に金型によって外部接続端子8に対して加えられる応力が半導体チップ3にかかることを防止できるので、半導体チップ3へのダメージをさらに低減できる。
また、外部接続端子8が設けられている領域における樹脂層6の表面を窪ませることにより、半導体装置20iの上に半導体装置を積層する際に、上段の半導体装置の外部接続端子の一部をこの窪みに収容でき、さらなる高密度化が可能となる。
この半導体装置20iについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。ただし、金型50としては、樹脂層6の表面の窪みに対応する部分を突出させた形状のものを用いる。
(変形例10)
図13は、変形例10の半導体装置20jの構成を示す断面図である。図13に示すように、半導体装置20jは、ベース基板1と、このベース基板1上に積層された3つの半導体チップ3a〜3cと、ベース基板1の下面に設けられた外部接続端子(第2の外部接続端子)7とを備えている。
下段の半導体チップ3aは、接着層を介してベース基板1上に設けられており、バンプ10によるフリップチップボンドによってベース基板1と電気的に接続されている。
中段の半導体チップ3bは、接着層を介して下段の半導体チップ3a上に設けられており、ワイヤ4によりベース基板1と電気的に接続されている。中段の半導体チップ3bとベース基板1とを接続するワイヤ4は、中段の半導体チップ3b上に設けられた接着層の内部を通っている。
上段の半導体チップ3cは、接着層を介して中段の半導体チップ3b上に設けられており、ワイヤ4によりベース基板1と電気的に接続されている。上段の半導体チップ3c上には、接着層を介してスペーサ層13が設けられているので、上段の半導体チップ3cとベース基板1とを接続するワイヤ4は、接着層の内部を通っていない。
スペーサ層13上には、接着層を介して支持体11が設けられており、この支持体11上に、配線層9を介して、導電性突起物である外部接続端子(第1の外部接続端子)8が形成されている。この外部接続端子8は、図2に示したものと同様に、エリアアレイ状に配列されている。配線層9とベース基板1とは、ワイヤ5により接続されている。
また、半導体装置20jは、樹脂層6により封止されている。具体的には、樹脂層6は、ベース基板1の上面側に形成された各部材のうち、外部接続端子8を除く全てを覆っている。
半導体装置20jにおいても、上述した半導体装置20と同様に、外部接続端子8が、樹脂層6の表面と同一面において樹脂層6から露出している。換言すれば、外部接続端子8の表面と樹脂層6の表面とが同一面を形成している。また、外部接続端子8の表面と樹脂層6の表面とが同じ高さにあるということもできる。ここで、「樹脂層6の表面と同一面」とは、厳密に同一でければならないわけではなく、略同一面であればよい。
以上のように、本変形例の半導体装置20jには、3つの半導体チップ3a〜3cを搭載しているので、より一層の高密度化を図ることが可能になる。
なお、本変形例では半導体チップ3が3つ積層されているとしたが、積層する半導体チップ3の数は3つに限らず、2つでもよいし、4つ以上でもよい。また、半導体チップ3の実装の仕方についても、特に限定されない。
この半導体装置20jについても、外部接続端子8を形成・変形し、樹脂封止する方法としては、上述した半導体装置20の製造方法と同じ方法を用いることができる。
次に、積層型半導体装置について説明する。図14は、本実施の形態の積層型半導体装置40の構成を示す断面図である。
図14に示すように、積層型半導体装置40は、上述の半導体装置20の上に上述の半導体装置20iが積層され、さらにその上に他の半導体装置30が積層されている。
半導体装置20の外部接続端子8は、半導体装置20iの外部接続端子7と接合されており、これによって半導体装置20と半導体装置20iとが電気的に接続されている。
半導体装置30は、下面に外部接続端子7を備えている。半導体装置20iの外部接続端子8は、半導体装置30の外部接続端子7と接合されており、これによって半導体装置20iと半導体装置30とが電気的に接続されている。
上述のように、半導体装置20の外部接続端子8は、樹脂層6の表面と同一面において樹脂層6から露出している。このため、上段の半導体装置20iの外部接続端子7の高さが低くても、半導体装置20の外部接続端子8と半導体装置20iの外部接続端子7との接続を確保できる。同様に、半導体装置20iの外部接続端子8も、樹脂層6の表面と同一面において樹脂層6から露出している。このため、上段の半導体装置30の外部接続端子7の高さが低くても、半導体装置20iの外部接続端子8と半導体装置30の外部接続端子7との接続を確保できる。
したがって、半導体装置20、20i、30を上記のように積層し、互いに電気的に接続して積層型半導体装置40とすれば、接続安定性を損なうことなく外部接続端子7を低くできるので、半導体装置の高密度化が達成される。
なお、上記の説明では積層する半導体装置の数を3つとしたが、これに限らず、2つでも4つ以上でもよい。
また、上記の説明では半導体装置20、20i、30を積層しているが、半導体装置20〜20jから選択した1つまたは複数の半導体装置の上に、半導体装置30を積層してもよい。あるいは、半導体装置20〜20jから選択した複数の半導体装置同士を積層してもよい。
本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
本発明は、半導体装置の製造に利用できる。
本発明の実施の形態にかかる半導体装置の構成を示す断面図である。 図1の半導体装置を上から見た状態を示す平面図である。 (a)〜(c)は、本発明の実施の形態にかかる半導体装置の製造プロセスを示す断面図である。 本発明の実施の形態にかかる、変形例1の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる、変形例2の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる、変形例3の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる、変形例4の半導体装置の構成を示す断面図である。 本発明の参考の形態にかかる、参考例5の半導体装置の構成を示す断面図である。 本発明の参考の形態にかかる、参考例6の半導体装置の構成を示す断面図である。 本発明の参考の形態にかかる、参考例7の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる、変形例8の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる、変形例9の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる、変形例10の半導体装置の構成を示す断面図である。 本発明の実施の形態にかかる積層型半導体装置の構成を示す断面図である。 従来の半導体装置が2つ積層された状態を示す断面図である。 従来の半導体装置が2つ積層された状態を示す断面図である。 従来の半導体装置の製造プロセスにおける樹脂封止工程を示す断面図である。
符号の説明
1 ベース基板
3 半導体チップ
6 樹脂層
7 外部接続端子(第2の外部接続端子)
8 外部接続端子(第1の外部接続端子)
9 配線層
11 支持体
12 接着層
14 外部接続端子を設けた領域
15 外部接続端子を設けた領域以外の領域
20〜20j 半導体装置
30 半導体装置
40 積層型半導体装置
50 金型

Claims (7)

  1. ベース基板と、
    上記ベース基板と電気的に接続された半導体チップと、
    上記半導体チップを覆う樹脂層と、
    上記ベース基板と電気的に接続された第1の外部接続端子と、
    上記ベース基板と電気的に接続され、上記第1の外部接続端子とは上記ベース基板を挟んで反対側となる位置に配置された第2の外部接続端子と、
    上記第1の外部接続端子を上記ベース基板と電気的に接続させるための配線層が形成された支持体とを備え、
    上記第1の外部接続端子は、該第1の外部接続端子周囲の上記樹脂層の表面と同一面において上記樹脂層から露出しており、
    上記支持体は、接着層を介して上記半導体チップ上に搭載されているとともに、
    上記配線層が設けられている領域の面積は、上記半導体チップの面積よりも大きく、
    上記半導体チップの上記支持体側には、上記ベース基板と電気的に接続するためのワイヤが接続されており、
    上記ワイヤは、上記接着層の内部を通るように設けられていることを特徴と半導体装置。
  2. 上記第1の外部接続端子周囲の上記樹脂層の表面と同一面において上記第1の外部接続端子が上記樹脂層から露出する第1の領域と、
    上記第1の領域とは上記樹脂層の表面の高さが異なる第2の領域とが設けられ、
    上記第1の領域の上記樹脂層の表面は、上記第2の領域の上記樹脂層の表面に対してベース基板側に窪んでいることを特徴とする、請求項1に記載の半導体装置。
  3. 上記第1の外部接続端子が半田からなることを特徴とする、請求項1ないしに記載の半導体装置。
  4. 上記半田の融点が200℃以上であることを特徴とする、請求項に記載の半導体装置。
  5. 上記第1の外部接続端子が銅からなることを特徴とする、請求項1ないしに記載の半導体装置。
  6. 請求項1ないしのいずれか一項に記載の半導体装置に、求項1ないしのいずれか一項に記載の半導体装置が積層され、これら半導体装置が、第1の外部接続端子と第2の外部接続端子との接合により互いに電気的に接続されていることを特徴とする積層型半導体装置。
  7. 請求項1ないしのいずれか一項に記載の半導体装置に他の半導体装置が積層された積層型半導体装置であって、
    上記他の半導体装置は、請求項1ないしのいずれか一項に記載の半導体装置の上記第1の外部接続端子と電気的に接続するための他の外部接続端子を備えており、
    これら半導体装置が、上記第1の外部接続端子と上記他の外部接続端子との接合により互いに電気的に接続されていることを特徴とする積層型半導体装置。
JP2005171730A 2005-06-10 2005-06-10 半導体装置および積層型半導体装置 Expired - Fee Related JP4322844B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005171730A JP4322844B2 (ja) 2005-06-10 2005-06-10 半導体装置および積層型半導体装置
US11/446,189 US7723839B2 (en) 2005-06-10 2006-06-05 Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
KR1020060052170A KR100878169B1 (ko) 2005-06-10 2006-06-09 반도체 장치, 적층형 반도체 장치, 및 반도체 장치의 제조방법
TW095120501A TWI322488B (en) 2005-06-10 2006-06-09 Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
CNB200610094536XA CN100463147C (zh) 2005-06-10 2006-06-09 半导体器件、层叠式半导体器件和半导体器件的制造方法
KR1020080090528A KR100907853B1 (ko) 2005-06-10 2008-09-12 반도체 장치, 적층형 반도체 장치, 및 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005171730A JP4322844B2 (ja) 2005-06-10 2005-06-10 半導体装置および積層型半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008144604A Division JP2008205518A (ja) 2008-06-02 2008-06-02 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006344917A JP2006344917A (ja) 2006-12-21
JP4322844B2 true JP4322844B2 (ja) 2009-09-02

Family

ID=37510201

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005171730A Expired - Fee Related JP4322844B2 (ja) 2005-06-10 2005-06-10 半導体装置および積層型半導体装置

Country Status (5)

Country Link
US (1) US7723839B2 (ja)
JP (1) JP4322844B2 (ja)
KR (2) KR100878169B1 (ja)
CN (1) CN100463147C (ja)
TW (1) TWI322488B (ja)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
WO2007083351A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
TWI335070B (en) * 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP5025443B2 (ja) * 2007-12-11 2012-09-12 パナソニック株式会社 半導体装置の製造方法および半導体装置
JP2008205518A (ja) * 2008-06-02 2008-09-04 Sharp Corp 半導体装置の製造方法
KR20090130702A (ko) * 2008-06-16 2009-12-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
TW201007924A (en) * 2008-08-07 2010-02-16 Advanced Semiconductor Eng Chip package structure
JP5340718B2 (ja) * 2008-12-24 2013-11-13 新光電気工業株式会社 電子装置の製造方法
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US7846773B2 (en) * 2009-01-20 2010-12-07 Fairchild Semiconductor Corporation Multi-chip semiconductor package
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
US8476750B2 (en) * 2009-12-10 2013-07-02 Qualcomm Incorporated Printed circuit board having embedded dies and method of forming same
TWI408785B (zh) * 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US9159708B2 (en) * 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
KR101075241B1 (ko) * 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
KR101828386B1 (ko) * 2011-02-15 2018-02-13 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8421204B2 (en) * 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
EP2535926A3 (en) * 2011-06-17 2015-08-05 BIOTRONIK SE & Co. KG Semiconductor package
KR101883152B1 (ko) * 2011-08-04 2018-08-01 삼성전자 주식회사 반도체 장치
CN102931169A (zh) * 2011-08-10 2013-02-13 快捷半导体(苏州)有限公司 嵌入式半导体电源模块及封装
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
JP2013225638A (ja) * 2012-03-23 2013-10-31 Toshiba Corp 半導体装置
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9123764B2 (en) 2012-08-24 2015-09-01 Infineon Technologies Ag Method of manufacturing a component comprising cutting a carrier
US8957525B2 (en) * 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US8906743B2 (en) * 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102448238B1 (ko) * 2018-07-10 2022-09-27 삼성전자주식회사 반도체 패키지
WO2023248606A1 (ja) * 2022-06-20 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 パッケージ、半導体装置およびパッケージの製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291221A (ja) 1993-04-05 1994-10-18 Fujitsu Ltd 半導体装置及びその製造方法
JP3655338B2 (ja) 1995-02-28 2005-06-02 シチズン時計株式会社 樹脂封止型半導体装置及びその製造方法
US5831441A (en) * 1995-06-30 1998-11-03 Fujitsu Limited Test board for testing a semiconductor device, method of testing the semiconductor device, contact device, test method using the contact device, and test jig for testing the semiconductor device
JPH09330992A (ja) 1996-06-10 1997-12-22 Ricoh Co Ltd 半導体装置実装体とその製造方法
JPH10135267A (ja) 1996-10-30 1998-05-22 Oki Electric Ind Co Ltd 実装基板の構造及びその製造方法
US6105245A (en) * 1997-02-17 2000-08-22 Nippon Steel Semiconductor Corporation Method of manufacturing a resin-encapsulated semiconductor package
JPH10289923A (ja) 1997-02-17 1998-10-27 Nittetsu Semiconductor Kk 半導体パッケージの製造方法
JPH11186492A (ja) 1997-12-22 1999-07-09 Toshiba Corp 半導体パッケージ及び半導体パッケージの実装構造
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001144204A (ja) 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Necエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP2001298115A (ja) 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4380088B2 (ja) 2001-05-31 2009-12-09 株式会社デンソー 積層回路モジュールの製造方法
CA2350747C (en) * 2001-06-15 2005-08-16 Ibm Canada Limited-Ibm Canada Limitee Improved transfer molding of integrated circuit packages
CN1310736C (zh) * 2001-12-15 2007-04-18 法尔冲压技术有限责任公司 无铅软焊料
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
TW200302685A (en) 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US6680529B2 (en) * 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
JP3759909B2 (ja) * 2002-02-22 2006-03-29 松下電器産業株式会社 半導体装置及びその製造方法
CN2558078Y (zh) 2002-04-15 2003-06-25 威盛电子股份有限公司 嵌入式球格阵列封装结构
US6740546B2 (en) * 2002-08-21 2004-05-25 Micron Technology, Inc. Packaged microelectronic devices and methods for assembling microelectronic devices
JP2004172157A (ja) 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US20050004059A1 (en) * 2003-04-15 2005-01-06 Tularik Inc. Gene amplification and overexpression in cancer
JP2004319892A (ja) 2003-04-18 2004-11-11 Renesas Technology Corp 半導体装置の製造方法
KR100493063B1 (ko) * 2003-07-18 2005-06-02 삼성전자주식회사 스택 반도체 칩 비지에이 패키지 및 그 제조방법
KR100574947B1 (ko) 2003-08-20 2006-05-02 삼성전자주식회사 Bga 패키지, 그 제조방법 및 bga 패키지 적층 구조
US7372151B1 (en) * 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same

Also Published As

Publication number Publication date
CN100463147C (zh) 2009-02-18
KR20080091058A (ko) 2008-10-09
JP2006344917A (ja) 2006-12-21
CN1877824A (zh) 2006-12-13
KR100907853B1 (ko) 2009-07-14
TW200721399A (en) 2007-06-01
US7723839B2 (en) 2010-05-25
US20060278970A1 (en) 2006-12-14
KR20060128745A (ko) 2006-12-14
TWI322488B (en) 2010-03-21
KR100878169B1 (ko) 2009-01-12

Similar Documents

Publication Publication Date Title
JP4322844B2 (ja) 半導体装置および積層型半導体装置
JP4703980B2 (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
US6731015B2 (en) Super low profile package with stacked dies
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
US7298045B2 (en) Stacked semiconductor device
JP5341337B2 (ja) 半導体装置及びその製造方法
JP4489100B2 (ja) 半導体パッケージ
WO2007026392A1 (ja) 半導体装置およびその製造方法
US7629677B2 (en) Semiconductor package with inner leads exposed from an encapsulant
JPS6324647A (ja) 半導体パッケ−ジ
US20220122957A1 (en) Semiconductor device and manufacturing method thereof
JP2003078105A (ja) スタックチップモジュール
US5296737A (en) Semiconductor device with a plurality of face to face chips
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
JPH0831879A (ja) 半導体装置とtabテープ及びそれぞれの製造方法
EP0474224B1 (en) Semiconductor device comprising a plurality of semiconductor chips
JP4489094B2 (ja) 半導体パッケージ
JP2008205518A (ja) 半導体装置の製造方法
JP2012227320A (ja) 半導体装置
JP4652428B2 (ja) 半導体装置およびその製造方法
JP2009141229A (ja) 半導体装置およびその製造方法
JP3045940B2 (ja) 半導体装置およびその製造方法
JP2007234683A (ja) 半導体装置およびその製造方法
WO2010038345A1 (ja) 配線基板ならびに半導体装置及びその製造方法
JP3669986B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080819

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081006

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20081113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090602

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090603

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120612

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120612

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130612

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees