JP3507059B2 - 積層マルチチップパッケージ - Google Patents

積層マルチチップパッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のチップが積
層された状態で封入された積層マルチチップパッケージ
に関するものである。
【０００２】
【従来の技術】近年、電子機器は高性能化、高機能化、
小型化が著しく、実装される半導体素子も高性能化が進
み、また高密度実装されることが要求されている。この
ため、半導体素子を３次元的に実装された積層マルチチ
ップパッケージの要求がＩＣ、メモリーカードに代表さ
れる薄型、大容量機器において顕著になってきている。
【０００３】図１１には、半導体素子が３次元実装され
た従来の積層マルチチップパッケージ１００が示されて
いる。この積層マルチチップパッケージ１００は、略同
一サイズで形成されたチップ１０２、１０４と、チップ
１０２、１０４を搭載させるガラスエポキシ基板１０６
と、ガラスエポキシ基板１０６の下面側に設けられた半
田ボール１０５と、で構成されており、チップ１０２、
１０４が積層された２チップ積層構造である。
【０００４】以下、チップ１０２を上チップ１０２とい
い、チップ１０４を下チップ１０４という。上チップ１
０２及び下チップ１０４は、それぞれガラスエポキシ基
板１０６上に設けられたボンディングポスト１０８との
間で、ワイヤボンディング方式によってＡｕワイヤ１１
０を介して電気的に接続される。
【０００５】ここで、上チップ１０２と下チップ１０４
とは略同一のサイズで形成されているため、上チップ１
０２と下チップ１０４との間にスペーサ１１２を配置さ
せ、このスペーサ１１２によって、上チップ１０２と下
チップ１０４との間に隙間を設けて、下チップ１０４と
ボンディングポスト１０８との間に、Ａｕワイヤ１１０
による接続を可能にしている。
【０００６】
【発明が解決しようとする課題】しかし、スペーサ１１
２を設けることによって、部品点数が増え、３チップ積
層構造と略同一の組立工程となってしまい、組立コスト
が高くなってしまうと共に、スペーサ１１２を設ける
分、材料費が高くなってしまう。
【０００７】また、スペーサ１１２を設けることによ
り、３チップ積層構造と略同一の高さとなるため、積層
マルチチップパッケージ１００の肉厚が厚くなり、標準
サイズ（１．４ｍｍＭａｘ厚）又は薄型サイズ（１．２
ｍｍＭａｘ厚）の電子機器に実装することができない。
さらに、３チップ積層構造となることで、上チップ１０
２の安定性が悪く、内部ボイド等の欠陥が多くなり、リ
フロー耐性が悪化して信頼性が低下してしまう。
【０００８】 本発明は上記事実を考慮し、簡単な工程
で薄型の積層マルチチップパッケージを低コストで提供
することを目的とする。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【課題を解決するための手段】請求項１に記載の発明で
は、第１のチップが、第１の電極パッドを有する上面
と、上面の面積よりも小さい面積を有する下面と、上面
と下面とをつなぐ側面と、を有しており、第１チップの
下面を基板上に固定する。この第１のチップの下には、
第２のチップを配置している。この第２のチップは、第
２の電極パッドを有する上面を有しており、第１のチッ
プの側面とは所定の距離離間した位置に配置している。
一方、第１の電極パッドと基板とは、第１の金属ワイヤ
によって電気的に接続し、第２の電極パッドと基板と
は、第２の金属ワイヤによって電気的に接続している。
このため、第１のチップと基板との間にスペーサを配置
しなくても、第１のチップと基板とを金属ワイヤ等で接
続させることができる。従って、スペーサ分の材料コス
トを削減することができると共に、スペーサを用いない
ことで部品点数が削減され、工程が少なくなり、生産性
が向上する。また、第１のチップは直接基板に固定され
るため、スペーサを介して第１のチップを基板に固定す
る場合と比較して、第１のチップの安定性が良く、リフ
ロー耐性が向上する。
【００２４】 請求項２に記載の発明では、第１のチッ
プにおける断面を略Ｔ字形状としている。
【００２５】 請求項３に記載の発明では、第２のチッ
プの上面から側面に到る距離を、第２のチップの上面か
ら第２の金属ワイヤの頂部までの高さよりも大きくして
いる。これにより、第２のチップと基板とを直接金属ワ
イヤで接続させることができる。
【００２６】 請求項４に記載の発明では、側面に絶縁
部材を設けている。第２のチップと基板とを電気的に接
続する金属ワイヤが絶縁部材に接触したとしても何ら問
題はないため、いわゆるボンディング装置によって第２
の金属ワイヤを接続させるときの第２の金属ワイヤの立
ち上がり高さの制約がなくなる。
【００２７】このため、第２の金属ワイヤの立ち上がり
高さを低くするために要求されるボンディング装置の精
度レベルを下げることができ、使用するボンディング装
置の自由度を増大させることができる。
【００２８】 請求項５に記載の発明では、第２の電極
パッドをニッケル及び金で形成している。このように、
第２の電極パッドをニッケル及び金によって形成するこ
とによって、第２の電極パッドが衝撃吸収材としての役
割を担い、基板上のボンディングポストから第２の電極
パッドへのボンディングが可能となる。
【００２９】 請求項６に記載の発明では、第２の金属
ワイヤを、基板から第２のチップへ向かって配線してい
る。基板から第２のチップへ向かって第２の金属ワイヤ
を配線することにより、第２の金属ワイヤの立ち上がり
は、基板に設けられたボンディングポスト側に生じるこ
ととなり、第２のチップ側の第２の金属ワイヤの頂部を
低くすることができる。このため、第１のチップの側面
と第２のチップの下面との間の距離を小さくすることが
でき、積層マルチチップパッケージの厚さを薄くするこ
とができる。
【００３０】 請求項７に記載の発明では、第１のチッ
プを論理素子とし、第２のチップを記憶素子としてい
る。論理素子は、記憶素子と比較して外形が大きいた
め、第１のチップを論理素子とし、第２のチップを記憶
素子とすることで、積層マルチチップパッケージのコン
パクト化を図ることができる。
【００３１】 請求項８に記載の発明では、基板と第１
のチップ及び前記第２のチップの間に第３のチップを介
在させ、第３のチップの外形を第１のチップの外形と略
同一としている。
【００３２】このため、第２のチップを第３のチップに
固定した状態で、第２のチップの端面を第３のチップの
端面の内側に配置させるようにすることで、第３のチッ
プと基板も金属ワイヤで接続させることができるため、
３チップ積層構造とすることができる。また、第３のチ
ップの外形を第１のチップの外形と略同一とすること
で、同一面積によるチップの実装面積が増大することと
なる。
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【発明の実施の形態】次に、本発明の実施の形態に係る
積層マルチチップパッケージについて説明する。
【００３８】図１及び図２（Ａ）、（Ｂ）に示すよう
に、矩形状のガラスエポキシ基板１０の中央部には、略
直方体状のＲＯＭ等の下チップ１２（第３チップ）が載
置されている。この下チップ１２の下面には、液状の熱
硬化性或いはシート状の熱可塑性の接着剤１４が塗布さ
れており、この接着剤１４を介して、下チップ１２がガ
ラスエポキシ基板１０に固定されている。
【００３９】また、下チップ１２には、略直方体を成す
基部１５の一端面の四方からは鍔部１８が張り出し、断
面がＴ字状を成すロジック等の上チップ１６（第１チッ
プ）が載置されている。また、鍔部１８の外形と下チッ
プ１２の外形とは、略同一としており、上チップ１６に
は、接着剤１４が塗布され、この接着剤１４を介して、
上チップ１６が下チップ１２の上面中央部に固定可能と
なっている。
【００４０】ここで、上チップ１６に鍔部１８を設け、
鍔部１８と反対側の面（基部１５の他端面）を下チップ
１２に固定させることで、鍔部１８の裏面と下チップ１
２の上面との間には、隙間２６が設けられることとな
る。
【００４１】このため、この隙間２６を利用して、該隙
間２６内に配置可能なフラッシュメモリ等の中間チップ
２２（第２チップ）及びＳＲＡＭ等の中間チップ２４
（第２チップ）を配置させることができる。このとき、
中間チップ２２、２４は基部１５と非接触の状態で配置
する。
【００４２】ところで、ガラスエポキシ基板１０上に
は、下チップ１２の端面から所定の距離を置いて、下チ
ップ１２の端面に沿って１列（千鳥状でも良い）に、ボ
ンディングポスト３０が配列されている。
【００４３】一方、上チップ１６、下チップ１２及び中
間チップ２２、２４の上面には、それぞれ外周側に、端
面に沿って１列（千鳥状でも良い）に、Ａｌパッド３
２、２８、３４、３６（図２（Ｂ）参照、図１及び図２
（Ｂ）については、図示を省略している）が配列されて
いる。
【００４４】このため、上チップ１６とボンディングポ
スト３０とは、いわゆるボンディングによりＡｕワイヤ
３８を配線することで電気的接続が可能となり、下チッ
プ１２とボンディングポスト３０とはＡｕワイヤ２０を
配線することで電気的接続が可能となる。また、中間チ
ップ２２とボンディングポスト３０とはＡｕワイヤ４０
を配線することで電気的接続が可能となり、中間チップ
２４とボンディングポスト３０とはＡｕワイヤ４２を配
線することで電気的接続が可能となる。
【００４５】ここで、３チップ積層構造のマルチチップ
４５を製造する場合、まず、ガラスエポキシ基板１０上
に接着剤１４を介して下チップ１２を固定した後、ボン
ディング装置（図示省略）を、下チップ１２のＡｌパッ
ド２８上からボンディングポスト３０上へ移動させ、ボ
ンディングを行い、Ａｕワイヤ２０を配線する。
【００４６】次に、下チップ１２の上面に接着剤１４を
介して中間チップ２２、２４を固定した後、ボンディン
グ装置を中間チップ２２のＡｌパッド３４上からボンデ
ィングポスト３０上へ移動させて、ボンディングを行
い、Ａｕワイヤ４０を配線し、また、中間チップ２４の
Ａｌパッド３６上からボンディングポスト３０上へ移動
させて、ボンディングを行い、Ａｕワイヤ４２を配線す
る（中間チップ２２、２４の配線の順番は逆でも良
い）。
【００４７】そして、接着剤１４を介して上チップ１６
を下チップ１２の上面に固定した後、ボンディング装置
を、上チップ１６のＡｌパッド３２上からボンディング
ポスト３０上へ移動させて、Ａｕワイヤ３８を配線す
る。
【００４８】このように、Ａｕワイヤ３８、２０、４
０、４２によって、Ａｌパッド３２、２８、３４、３６
からボンディングポスト３０へ配線を行うとき、Ａｕワ
イヤ３８、２０、４０、４２は、対応するＡｌパッド３
２、２８、３４、３６で、それぞれ一旦立ち上がって、
ボンディングポスト３０へ配線される。
【００４９】このため、中間チップ２２、２４と上チッ
プ１６とがＡｕワイヤ４０、４２を介して導通されない
ように、中間チップ２２、２４のＡｌパッド３４、３６
からのＡｕワイヤ４０、４２の立ち上がり高さＨ1、Ｈ2
を考慮した上で、鍔部１８の裏面と下チップ１２の上面
との間に設けられた隙間２６の大きさを決める必要があ
る。
【００５０】すなわち、中間チップ２２、２４とガラス
エポキシ基板１０とを配線するＡｕワイヤ２０が上チッ
プ１６に接触しないように、該隙間２６を、接着剤１４
の厚み＋中間チップ２２或いは中間チップ２４の肉厚＋
立ち上がり高さＨ1、Ｈ2より大きくする必要がある。
【００５１】また、下チップ１２に設けられたＡｌパッ
ド２８及び基部１５に、中間チップ２２、２４を接触さ
せないようにする必要があり、隙間２６の奥行きＷ
1を、鍔部１８の端面から０．３ｍｍ〜０．５ｍｍ程度
とし、接着剤１４のはみ出し量及びＡｕワイヤ２０を下
チップ１２にボンディングするために必要な中間チップ
２２、２４の大きさに対応した搭載精度を考慮しなけれ
ばならない。
【００５２】さらに、上チップ１６からガラスエポキシ
基板１０へのボンディングを行うとき、ボンディング装
置が上チップ１６に接触するため、鍔部１８には押圧力
が負荷されることとなる。このため、上チップ１６に
は、ボンディングするときに最低限必要な強度を保持す
る必要があるため、隙間２６は上チップ１６の肉厚の約
１／２未満であることが望ましい。
【００５３】以上のような要件を満たすことによって、
上チップ１６と下チップ１２との間に設けた隙間２６内
に、中間チップ２２、２４を配置することが可能とな
り、３チップ積層構造のマルチチップ４５が形成され
る。
【００５４】このマルチチップ４５は、封止体４４によ
って封止され、ガラスエポキシ基板１０下面には、半田
ボール４６が取り付けられ、ＦＢＧＡの構造をした積層
マルチチップパッケージ４８となる（なお、多面取りの
ガラスエポキシ基板１０の場合は個片へカットする）。
【００５５】次に、本発明の実施の形態に係る積層マル
チチップパッケージの作用について説明する。
【００５６】図２（Ａ）、（Ｂ）に示すように、上チッ
プ１６に鍔部１８を形成することで、上チップ１６と下
チップ１２の間に隙間２６を設けることができるため、
上チップ１６と下チップ１２との間にスペーサを配置し
なくても、下チップ１２とガラスエポキシ基板１０とを
Ａｕワイヤ２０で接続させることができる。
【００５７】このため、スペーサ分の材料コストを削減
することができると共に、スペーサを用いないことで部
品点数が削減され、工程が少なくなり、生産性が向上す
る。また、上チップ１６は直接下チップ１２に固定され
るため、スペーサを介して上チップ１６を下チップ１２
に固定する場合と比較して、上チップ１６の安定性が良
く、リフロー耐性が向上する。
【００５８】さらに、上チップ１６に鍔部１８を設ける
ことで、表面積を増大させることができ、上チップ１６
の鍔部１８と下チップ１２との間に設けられた隙間２６
内に、中間チップ２２、２４を配設させることが可能と
なる。
【００５９】ここで、中間チップ２２、２４を基部１５
及び鍔部１８と非接触の状態で下チップ１２に固定させ
ることで、中間チップ２２、２４とガラスエポキシ基板
１０とを直接Ａｕワイヤ４０、４２で接続させることが
可能となる。
【００６０】ここで、一般的に論理素子は、記憶素子と
比較して外形が大きいため、上チップ１６を論理素子と
し、中間チップ２２、２４を記憶素子とすることで、積
層マルチチップパッケージのコンパクト化を図ることが
できる。
【００６１】また、下チップ１２の外形と上チップ１６
の外形を略同一とし、上チップ１６に鍔部１８を形成す
ることで、等チップサイズの２チップ積層間に小型の中
間チップ２２、２４を積層させることが可能となり、同
一面積によるチップの実装面積を増大させることができ
る。
【００６２】なお、本形態では、鍔部１８と下チップ１
２との間に設けられた隙間２６を、中間チップ２２、２
４とガラスエポキシ基板１０とを電気的に接続するＡｕ
ワイヤ４０、４２が鍔部１８と接触しない大きさとした
が、中間チップ２２の上面と対面する鍔部１８の下面側
に、図３に示すように、０．ｌμｍ程度の酸化膜又はＳ
ｉＮ膜又は樹脂膜で形成された絶縁部材５０を設けても
良い。
【００６３】これにより、中間チップ２２、２４とガラ
スエポキシ基板１０とを接続するＡｕワイヤ４０、４２
が絶縁部材５０に接触しても何ら問題はないため、ボン
ディング装置によってＡｕワイヤ４０、４２を配線させ
るときのＡｕワイヤ４０、４２の立ち上がり高さの制約
がなくなり、Ａｕワイヤ４０、４２の立ち上がり高さを
低くするために要求されるボンディング装置の精度レベ
ルを下げることができ、使用するボンディング装置の自
由度を増大させることができる。
【００６４】また、ここでは、ガラスエポキシ基板１０
上に下チップ１２を固定したが、図4に示すように、ガ
ラスエポキシ基板１０に上チップ１６を直接固定して、
上チップ１６とガラスエポキシ基板１０との間に設けら
れた隙間５３に中間チップ２２、２４を配置した２チッ
プ積層構造の積層マルチチップパッケージ５１としても
良い。
【００６５】さらに、ガラスエポキシ基板１０の代わり
に、図示はしないが金属リードフレームを用いても良
い。このように、ガラスエポキシ基板１０の代わりに、
金属リードフレームを用いることで、さらなる材料コス
トの削減が望める。
【００６６】また、図５に示すように（なお、ここで
は、便宜上、中間チップの図示を省略している）、下チ
ップ５２のＡｌパッド５４を、無電解めっき法にて３〜
５μｍの無電解Ｎｉめっきを形成させた上に、無電解め
っき法にて０．０５〜０．１μｍの無電解Ａｕめっきを
設けた構造とする。
【００６７】このように、下チップ５２のＡｌパッド５
４を、無電解Ｎｉ＆Ａｕめっきとすることにより、Ａｌ
パッド５４が衝撃吸収材としての役割を担い、ガラスエ
ポキシ基板５６上のボンディングポスト５８から下チッ
プ５２のＡｌパッド５４へのボンディングが可能とな
る。
【００６８】ガラスエポキシ基板５６上から下チップ５
２へＡｕワイヤ６０を配線することにより、Ａｕワイヤ
６０の立ち上がりは、ボンディングポスト５８側に生じ
ることとなり、下チップ５２側のＡｕワイヤ６０の高さ
を低くすることができる。このため、上チップ６２と下
チップ５２との間に設ける隙間６４を小さくすることが
でき、積層マルチチップパッケージ６６の厚さを薄くす
ることができる。
【００６９】さらに、図２（Ｂ）に示すように、隙間２
６に中間チップ２２、２４を配置したが、隙間２６内に
配置可能な大きさであれば、中間チップを３つ以上配置
しても良い。
【００７０】また、ここでは、上チップ１６の基部１５
の一端面を四方から鍔部１８を張り出させたが、上チッ
プ１６とガラスエポキシ基板１０との間に、中間チップ
２２或いは中間チップ２４が配置可能な隙間５３を設け
ることができれば良いため、基部１５の少なくとも一方
向から鍔部１８が張り出していれば良い。
【００７１】次に、本発明の実施の形態に係る積層マル
チチップパッケージを構成する上チップの製造方法につ
いて説明する。
【００７２】図８（Ａ）に示すように、金属リング７０
に円板状の両面接着テープ７２を貼着し、この両面接着
テープ７２上に、円板状のシリコンウエハ７６の裏面を
上にして貼り付ける。
【００７３】次に、図２（Ａ）に示すように、上チップ
１６に鍔部１８を形成するため、図９に示す円形ブレー
ド７８によってシリコンウエハ７６の裏面を、互いに平
行な線を直交させ、格子状に切削し、凹部としてのハー
フカット部８０を形成する。ここで、円形ブレード７８
の幅は、所定の切削寸法と同寸法の方が良いが、円形ブ
レード７８の幅が狭い場合は、数回ほど研削してハーフ
カット部８０を形成する。
【００７４】そして、図８（Ｂ）に示すように、ハーフ
カット部８０の幅方向の中心線に沿って、シリコンウエ
ハ７６をスクライブして、個々に分離させることで、複
数の上チップ１６を得ることができる。
【００７５】このように、シリコンウエハ７６の裏面に
凹部としてのハーフカット部８０を切削することで、鍔
部１８を設けた上チップ１６を簡単に形成することがで
きる。このため、材料コストが削減できると共に、工程
が少ないため生産性が向上する。
【００７６】なお、シリコンウエハ７６の裏面に、凹部
としてのハーフカット部８０を切削する代わりに、エッ
チングによって形成しても良い。図１０に示すように、
シリコンウエハ７６の裏面を、ハーフカット部８０に相
当する部分が露出するエッチングマスク８２によってマ
スキングする。次に、シリコンウエハ７６をエッチング
可能な薬液（ＮａＯＨ等）によりエッチングすると、シ
リコンウエハ７６が露出した部分が腐食され、ハーフカ
ット部８０が形成される。
【００７７】なお、本実施形態に係る積層マルチチップ
パッケージにおいては、図１〜図５及び図８〜図１０に
示すように、断面形状をＴ字形状とする上チップ１６を
例として説明を行なったが、上チップに関しては、この
ような形状に限られるものではなく、図６に示すよう
に、上チップ８８の上面９０と下面９１とをつなぐ側面
９２が曲線形状（円弧形状）、または、図７に示すよう
に、上チップ９４の上面９５と下面９６とをつなぐ側面
９７が傾斜し、断面形状が台形形状を有するものであっ
ても良い。
【００７８】つまり、図６及び図７の上チップ８８、９
４には、基板９９の上面に固定された下面９１、９６
と、Ａｌパッド８５、８７が形成された上面９０、９５
とをつなぐ側面９２、９とがそれぞれ備えられ、基板９
９の上面と上チップ８８、９４の側面９２、９７との間
に空間９３、９８が設けられたものであれば良い。
【００７９】
【発明の効果】本発明は、上記構成としたので、請求項
１及び請求項２に記載の発明では、第１のチップと基板
との間に隙間を設けることができるため、この隙間を利
用して、第２のチップを配設させることが可能となる。
また、第１のチップと基板との間にスペーサを配置しな
くても、第１のチップと基板とを金属ワイヤ等で接続さ
せることができるため、スペーサ分の材料コストを削減
することができると共に、スペーサを用いないことで部
品点数が削減され、工程が少なくなり、生産性が向上す
る。さらに、第１のチップは直接基板に固定されるた
め、スペーサを介して第１のチップを基板に固定する場
合と比較して、第１のチップの安定性が良く、リフロー
耐性が向上する。
【００８０】 請求項３に記載の発明では、第２のチッ
プと基板とを直接金属ワイヤで接続させることができ
る。請求項４に記載の発明では、ボンディング装置によ
って接続部材を接続させるときの接続部材の立ち上がり
高さの制約がなくなるため、接続部材の立ち上がり高さ
を低くするために要求されるボンディング装置の精度レ
ベルを下げることができ、使用するボンディング装置の
自由度を増大させることができる。
【００８１】 請求項５に記載の発明では、電極パッド
が衝撃吸収材としての役割を担い、基板上のボンディン
グポストから第２のチップの電極パッドへのボンディン
グが可能となる。請求項６に記載の発明では、基板から
第２のチップへ向かって金属ワイヤを配線することによ
り、金属ワイヤの立ち上がりは、基板に設けられたボン
ディングポスト側に生じることとなり、第２のチップ側
の金属ワイヤの頂部を低くすることができる。このた
め、第１のチップと第２のチップとの間に設ける隙間を
小さくすることができ、積層マルチチップパッケージの
厚さを薄くすることができる。
【００８２】 請求項７に記載の発明では、第１のチッ
プを論理素子とし、第２のチップを記憶素子とすること
で、積層マルチチップパッケージのコンパクト化を図る
ことができる。請求項８に記載の発明では、第３のチッ
プと基板も金属ワイヤで接続させることができるため、
３チップ積層構造とすることができる。また、第３のチ
ップの外形を第１のチップの外形と略同一とすること
で、同一面積によるチップの実装面積が増大することと
なる。
【００８３】
【図面の簡単な説明】
【図１】本発明の実施形態に係る積層マルチチップパッ
ケージを示す一部を破断した斜視図である。
【図２】本発明の実施形態に係る積層マルチチップパッ
ケージを示す、（Ａ）は断面図であり、（Ｂ）は平面図
である。
【図３】本発明の実施形態に係る積層マルチチップパッ
ケージの変形例を示す断面図である。
【図４】本発明の実施形態に係る積層マルチチップパッ
ケージの変形例を示す断面図である。
【図５】本発明の実施形態に係る積層マルチチップパッ
ケージの変形例を示す断面図である。
【図６】本発明の実施形態に係る積層マルチチップパッ
ケージに備えられた上チップの変形例を示す断面図であ
る。
【図７】本発明の実施形態に係る積層マルチチップパッ
ケージに備えられた上チップの変形例を示す断面図であ
る。
【図８】本発明の実施の形態に係る積層マルチチップパ
ッケージを構成する上チップの製造方法を説明する説明
図であり、（Ａ）はウエハを示す平面図であり、（Ｂ）
は（Ａ）の部分拡大図である。
【図９】本発明の実施の形態に係る積層マルチチップパ
ッケージを構成する上チップの製造方法を説明する説明
図であり、ウエハを切削している状態を示している。
【図１０】本発明の実施の形態に係る積層マルチチップ
パッケージを構成する上チップの他の製造方法を説明す
る説明図であり、ウエハをエッチングした状態を示して
いる。
【図１１】従来の積層マルチチップパッケージを示す断
面図である。
【符号の説明】
１０ ガラスエポキシ基板（基板） １２ 下チップ（第３チップ） １５ 基部（上チップ、第１チップ、第１のチップ） １６ 上チップ（第１チップ、第１のチップ） １８ 鍔部（上チップ、第１チップ、第１のチップ） ２２ 中間チップ（第２チップ、第２のチップ） ２４ 中間チップ（第２チップ、第２のチップ） ２６ 隙間 ３８ ワイヤ（接続部材、第１の金属ワイヤ） ４０ ワイヤ（接続部材、第２の金属ワイヤ） ４２ ワイヤ（接続部材、第２の金属ワイヤ） ４８ 積層マルチチップパッケージ ５０ 絶縁部材 ５１ 積層マルチチップパッケージ ５２ 下チップ（第３チップ、第３のチップ） ５３ 隙間 ５６ ガラスエポキシ基板（基板） ６２ 上チップ（第１チップ） ６４ 隙間 ６６ 積層マルチチップパッケージ ７６ シリコンウエハ（ウエハ） ８０ ハーフカット部（凹部） ８８ 上チップ（第１チップ、第１のチップ） ９０ 上面（上チップ、第１チップ、第１のチップ） ９１ 下面（上チップ、第１チップ、第１のチップ） ９２ 側面（上チップ、第１チップ、第１のチップ） ９３ 空間（隙間） ９４ 上チップ（第１チップ、第１のチップ） ９５ 上面（上チップ、第１チップ、第１のチップ） ９６ 下面（上チップ、第１チップ、第１のチップ） ９７ 側面（上チップ、第１チップ、第１のチップ） ９８ 空間（隙間） ９９ ガラスエポキシ基板（基板）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−244360（ＪＰ，Ａ) 特開2000−58742（ＪＰ，Ａ) 特開 昭59−225556（ＪＰ，Ａ) 特開 昭61−43461（ＪＰ，Ａ) 特開2003−78106（ＪＰ，Ａ) 特開2003−204033（ＪＰ，Ａ) 特開2003−7902（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/065 H01L 25/07 H01L 25/18

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の電極パッドを有する上面と、前記
    上面の面積よりも小さい面積を有する下面と、前記上面
    と前記下面とをつなぐ側面と、を有し、かつ、前記下面
    が基板上に固定された第１のチップと、 前記第１の電極パッドと前記基板とを電気的に接続する
    第１の金属ワイヤと、 前記第１のチップの下に配置されると共に、第２の電極
    パッドを有する上面を有し、前記第１のチップの側面と
    は所定の距離離間した位置に配置される第２のチップ
    と、 前記第２の電極パッドと前記基板とを電気的に接続する
    第２の金属ワイヤと、 を有することを特徴とする積層マルチチップパッケー
    ジ。
  2. 【請求項２】 前記第１のチップにおける断面が、略Ｔ
    字形状であることを特徴とする請求項１に記載の積層マ
    ルチチップパッケージ。
  3. 【請求項３】 前記第２のチップの上面から前記側面に
    到る距離を、前記第２のチップの上面から前記第２の金
    属ワイヤの頂部までの高さよりも大きくしたことを特徴
    とする請求項１に記載の積層マルチチップパッケージ。
  4. 【請求項４】 前記側面に絶縁部材を設けたことを特徴
    とする請求項１に記載の積層マルチチップパッケージ。
  5. 【請求項５】 前記第２の電極パッドはニッケル及び金
    からなることを特徴とする請求項１に記載の積層マルチ
    チップパッケージ。
  6. 【請求項６】 前記第２の金属ワイヤは、前記基板から
    前記第２のチップへ向かって配線していることを特徴と
    する請求項５に記載の積層マルチチップパッケージ。
  7. 【請求項７】 前記第１のチップは論理素子であり、前
    記第２のチップは記憶素子であることを特徴とする請求
    項１に記載の積層マルチチップパッケージ。
  8. 【請求項８】 前記基板と前記第１のチップ及び前記第
    ２のチップの間に第３のチップを介在させ、前記第３の
    チップの外形を第１のチップの外形と略同一としたこと
    を特徴とする請求項１に記載の積層マルチチップパッケ
    ージ。
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