JP3393800B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に基板を使用しない半導体装置の製造方法
に関する。
法に係り、特に基板を使用しない半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年の半導体装置の多ピン化に伴い、フ
リップチップ接続を使用した半導体装置が製品化されて
いる。このフリップチップ接続とは、半導体チップの能
動素子面（電極端子が形成された面）を実装基板に向け
て接続する接続方式であり、実装基板に形成された回路
パターンと接続される半導体チップの電極端子はチップ
の周囲だけでなく、チップの任意の位置に（例えばマト
リクス状に）配置できるため、容易に多くの電極端子数
（Ｉ／Ｏ数）が取れるのである。そしてこの場合に電極
端子同志の間隔が狭まる場合もあるが、実装基板の半導
体チップが接続される面（半導体チップ搭載面）の裏面
に外部接続用として形成される端子同志の間隔を、半導
体チップの電極端子同志の間隔に規制されずに基板の配
線の引回しによってさらに広げることができるので、実
装工程において通常の設備で使用できる大きさの端子
（例えばはんだバンプ）の形成が可能となるのである。
リップチップ接続を使用した半導体装置が製品化されて
いる。このフリップチップ接続とは、半導体チップの能
動素子面（電極端子が形成された面）を実装基板に向け
て接続する接続方式であり、実装基板に形成された回路
パターンと接続される半導体チップの電極端子はチップ
の周囲だけでなく、チップの任意の位置に（例えばマト
リクス状に）配置できるため、容易に多くの電極端子数
（Ｉ／Ｏ数）が取れるのである。そしてこの場合に電極
端子同志の間隔が狭まる場合もあるが、実装基板の半導
体チップが接続される面（半導体チップ搭載面）の裏面
に外部接続用として形成される端子同志の間隔を、半導
体チップの電極端子同志の間隔に規制されずに基板の配
線の引回しによってさらに広げることができるので、実
装工程において通常の設備で使用できる大きさの端子
（例えばはんだバンプ）の形成が可能となるのである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
フリップチップ接続を使用した半導体装置には次のよう
な課題がある。この半導体装置では、基板（通常は多層
配線基板）を構成要素としており、この基板は一般的に
複数の製造工程から製造されるために製造コストが高
い。よって、半導体装置全体のコストも上昇してしまう
という課題があった。
フリップチップ接続を使用した半導体装置には次のよう
な課題がある。この半導体装置では、基板（通常は多層
配線基板）を構成要素としており、この基板は一般的に
複数の製造工程から製造されるために製造コストが高
い。よって、半導体装置全体のコストも上昇してしまう
という課題があった。
【０００４】また、基板を使用しないで、半導体チップ
の能動素子面側に外部接続用の端子を形成するものとし
て特開平3-94438 号や特開平7-307409号に開示される半
導体装置がある。この半導体装置では半導体チップの能
動素子面側を樹脂封止すると共に、この封止樹脂の表面
に外部接続用端子を形成し、能動素子面の電極端子と外
部接続用端子とを接続するボンディングワイヤを封止樹
脂内において配線する構造を採用する。しかしながら、
特開平7-307409号の半導体装置においては、使用される
半導体チップは、能動素子面の周縁に電極端子が配置さ
れているものしか想定されておらず、また特開平3-9443
8 号の半導体装置においては、使用される半導体チップ
は能動素子面の全体に電極端子が配置されたものである
が、外部接続用端子は略電極端子の真上に位置したもの
であり、外部接続用端子の大きさによっては隣接する外
部接続用端子同志が接触しないように半導体チップの電
極端子の間隔自体を広げる必要が生じ、半導体チップの
大きさが大きくなってしまうという課題がある。
の能動素子面側に外部接続用の端子を形成するものとし
て特開平3-94438 号や特開平7-307409号に開示される半
導体装置がある。この半導体装置では半導体チップの能
動素子面側を樹脂封止すると共に、この封止樹脂の表面
に外部接続用端子を形成し、能動素子面の電極端子と外
部接続用端子とを接続するボンディングワイヤを封止樹
脂内において配線する構造を採用する。しかしながら、
特開平7-307409号の半導体装置においては、使用される
半導体チップは、能動素子面の周縁に電極端子が配置さ
れているものしか想定されておらず、また特開平3-9443
8 号の半導体装置においては、使用される半導体チップ
は能動素子面の全体に電極端子が配置されたものである
が、外部接続用端子は略電極端子の真上に位置したもの
であり、外部接続用端子の大きさによっては隣接する外
部接続用端子同志が接触しないように半導体チップの電
極端子の間隔自体を広げる必要が生じ、半導体チップの
大きさが大きくなってしまうという課題がある。
【０００５】従って、本発明は上記課題を解決すべくな
され、その目的とするところは、基板を使用することな
く半導体チップの能動素子面の電極端子同志の間隔より
広い間隔の外部接続用端子の形成が可能となる半導体装
置の製造方法を提供することにある。
され、その目的とするところは、基板を使用することな
く半導体チップの能動素子面の電極端子同志の間隔より
広い間隔の外部接続用端子の形成が可能となる半導体装
置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１の半導体装置の製造方法は、
半導体チップの電極端子が形成された面が樹脂封止され
ると共に、封止樹脂層の前記半導体チップに対する背面
側に外部接続用端子が装着され、前記封止樹脂層内に前
記電極端子と前記外部接続用端子とを電気的に接続する
ボンディングワイヤが配されて成る半導体装置の製造方
法において、一端が電極端子と接続されたボンディング
ワイヤを前記半導体チップの電極端子が形成された面に
対して直角方向へＮ字状に延出させて切断するワイヤリ
ング工程と、前記半導体チップの電極端子が形成された
面及び該電極端子に接続されたボンディングワイヤを樹
脂封止する樹脂封止工程と、前記封止樹脂層の前記半導
体チップ側に対する背面側を研磨して前記ボンディング
ワイヤの端部を露出させる研磨工程と、前記ボンディン
グワイヤの端部に外部接続用端子を装着する外部接続用
端子装着工程とを有することを特徴とする。これによれ
ば、基板を使用することなく半導体チップの電極端子同
志の間隔より広い間隔の外部接続用端子の形成が可能と
なる。また、前記ワイヤリング工程において、前記半導
体チップの電極端子と該電極端子の真上に位置する前記
外部接続用端子とを接続する前記ボンディングワイヤ
は、一端を電極端子と接続した後に半導体チップの電極
端子が形成された面に対して直角方向へ延出させて切断
すれば良い。
に、本発明に係る請求項１の半導体装置の製造方法は、
半導体チップの電極端子が形成された面が樹脂封止され
ると共に、封止樹脂層の前記半導体チップに対する背面
側に外部接続用端子が装着され、前記封止樹脂層内に前
記電極端子と前記外部接続用端子とを電気的に接続する
ボンディングワイヤが配されて成る半導体装置の製造方
法において、一端が電極端子と接続されたボンディング
ワイヤを前記半導体チップの電極端子が形成された面に
対して直角方向へＮ字状に延出させて切断するワイヤリ
ング工程と、前記半導体チップの電極端子が形成された
面及び該電極端子に接続されたボンディングワイヤを樹
脂封止する樹脂封止工程と、前記封止樹脂層の前記半導
体チップ側に対する背面側を研磨して前記ボンディング
ワイヤの端部を露出させる研磨工程と、前記ボンディン
グワイヤの端部に外部接続用端子を装着する外部接続用
端子装着工程とを有することを特徴とする。これによれ
ば、基板を使用することなく半導体チップの電極端子同
志の間隔より広い間隔の外部接続用端子の形成が可能と
なる。また、前記ワイヤリング工程において、前記半導
体チップの電極端子と該電極端子の真上に位置する前記
外部接続用端子とを接続する前記ボンディングワイヤ
は、一端を電極端子と接続した後に半導体チップの電極
端子が形成された面に対して直角方向へ延出させて切断
すれば良い。
【０００７】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の好適な実施の形態を添付図面に基づいて詳細
に説明する。最初に、本発明に係る半導体装置の製造方
法によって得られる半導体装置１０について図１を用い
て説明する。なお、半導体チップ１２の電極端子１４
は、図２のように半導体装置１０を外部接続用端子１８
が形成された面側から平面的に見ると、電極端子１４が
一列に並んでロ字状に半導体チップ１２の能動素子面１
２ａに形成されている。そして、電極端子１４のピッチ
は外部接続用端子１８が真上に配置できないような狭い
ピッチであるとする。
製造方法の好適な実施の形態を添付図面に基づいて詳細
に説明する。最初に、本発明に係る半導体装置の製造方
法によって得られる半導体装置１０について図１を用い
て説明する。なお、半導体チップ１２の電極端子１４
は、図２のように半導体装置１０を外部接続用端子１８
が形成された面側から平面的に見ると、電極端子１４が
一列に並んでロ字状に半導体チップ１２の能動素子面１
２ａに形成されている。そして、電極端子１４のピッチ
は外部接続用端子１８が真上に配置できないような狭い
ピッチであるとする。
【０００８】半導体装置１０の基本的な構成は、半導体
チップ１２の電極端子１４が形成された面（能動素子面
とも言う）１２ａが樹脂封止されると共に、封止樹脂層
１６の半導体チップ１２に対する背面（背面側）１６ａ
に外部接続用端子（以下、単に端子とも言う。本実施の
形態では一例としてはんだバンプ）１８が装着され、封
止樹脂層１６内には各電極端子１４と各外部接続用端子
１８とを電気的に接続するボンディングワイヤ（以下、
単にワイヤとも言う）２０が配されて成る。そして、半
導体装置１０の特徴とする構成は図１に示すように、電
極端子１４の真上に位置せず、ピッチを広げるために電
極端子１４の外側に配置された各端子１８と対応する電
極端子１４とを接続するワイヤ２０が、半導体チップ１
２の電極端子１４が形成された面１２ａと直角な平面内
で略Ｎ字状に折曲されて形成されている点である。
チップ１２の電極端子１４が形成された面（能動素子面
とも言う）１２ａが樹脂封止されると共に、封止樹脂層
１６の半導体チップ１２に対する背面（背面側）１６ａ
に外部接続用端子（以下、単に端子とも言う。本実施の
形態では一例としてはんだバンプ）１８が装着され、封
止樹脂層１６内には各電極端子１４と各外部接続用端子
１８とを電気的に接続するボンディングワイヤ（以下、
単にワイヤとも言う）２０が配されて成る。そして、半
導体装置１０の特徴とする構成は図１に示すように、電
極端子１４の真上に位置せず、ピッチを広げるために電
極端子１４の外側に配置された各端子１８と対応する電
極端子１４とを接続するワイヤ２０が、半導体チップ１
２の電極端子１４が形成された面１２ａと直角な平面内
で略Ｎ字状に折曲されて形成されている点である。
【０００９】このように、電極端子１４と当該電極端子
１４の真上から半導体装置１０の中心部を基準として外
側方向へずれた位置にある端子１８とを接続するワイヤ
２０をＮ字状に折曲することによって、従来のように多
層基板を使用することなく半導体チップ１２の能動素子
面１２ａの電極端子１４同志の間隔より広い間隔で外部
接続用端子１８を封止樹脂層１６の表面（上記背面１６
ａ）に形成することが可能となる。また、ワイヤ２０と
しては、金ワイヤ、パラジウム（Ｐｄ）ワイヤ等を用い
ることができるが、外部接続用端子１８としてはんだバ
ンプを用いた場合には金ワイヤよりもＰｄワイヤを用い
た方が良い。金ワイヤは、はんだと合金化しやすいため
である。
１４の真上から半導体装置１０の中心部を基準として外
側方向へずれた位置にある端子１８とを接続するワイヤ
２０をＮ字状に折曲することによって、従来のように多
層基板を使用することなく半導体チップ１２の能動素子
面１２ａの電極端子１４同志の間隔より広い間隔で外部
接続用端子１８を封止樹脂層１６の表面（上記背面１６
ａ）に形成することが可能となる。また、ワイヤ２０と
しては、金ワイヤ、パラジウム（Ｐｄ）ワイヤ等を用い
ることができるが、外部接続用端子１８としてはんだバ
ンプを用いた場合には金ワイヤよりもＰｄワイヤを用い
た方が良い。金ワイヤは、はんだと合金化しやすいため
である。
【００１０】そして、Ｎ字状に折曲して形成されたワイ
ヤ２０は、図２のように半導体装置１０を外部接続用端
子１８が形成された面側から平面的に見ると、半導体チ
ップ１２の中心から半導体チップ１２の外縁に向けて放
射状に形成されることになる。また、ワイヤ２０の横方
向に延びる連絡部２０ａの長さや延び方向を変えること
によって、能動素子面１２ａと平行な平面内で端子１８
の位置を任意に変えることが可能である。
ヤ２０は、図２のように半導体装置１０を外部接続用端
子１８が形成された面側から平面的に見ると、半導体チ
ップ１２の中心から半導体チップ１２の外縁に向けて放
射状に形成されることになる。また、ワイヤ２０の横方
向に延びる連絡部２０ａの長さや延び方向を変えること
によって、能動素子面１２ａと平行な平面内で端子１８
の位置を任意に変えることが可能である。
【００１１】また、図３や図４の半導体装置１０のよう
に半導体装置１０を外部接続用端子１８が形成された面
側から平面的に見て、半導体チップ１２の能動素子面１
２ａに電極端子１４がマトリクス状に形成されている場
合も同様である。この場合も、電極端子１４と当該電極
端子１４の真上から半導体装置１０の中心部を基準とし
て外側方向へずれた位置にある端子１８とはＮ字状に折
曲されたワイヤ２０で接続する。また、電極端子１４の
真上に当該電極端子１４と接続されるべき端子１８が位
置する場合には、電極端子１４と当該端子１８とは、電
極端子１４から能動素子面１２ａに対して直角に真っ直
ぐ延びるワイヤ２０によって接続する。そして、Ｎ字状
に折曲されたワイヤ２０は、同様に半導体装置１０を外
部接続用端子１８が形成された面側から平面的に見る
と、半導体チップ１２の中心から半導体チップ１２の外
縁に向けて放射状に形成されることになる。そして、ワ
イヤ２０の横方向に延びる連絡部２０ａの長さや延び方
向を変えることによって、能動素子面１２ａと平行な平
面内で端子１８の位置を任意に変えることが可能であ
る。またこのように電極端子１４がマトリクス状に形成
されている場合には、ある電極端子１４から延びるワイ
ヤ２０の連絡部２０ａが隣接する電極端子１４上を通過
する場合もあるが、この場合には能動素子面１２ａから
直角方向に延出するワイヤ２０の長さを変えることによ
り、隣接するワイヤ２０の連絡部２０ａと接触して短絡
しないようにすることができる。
に半導体装置１０を外部接続用端子１８が形成された面
側から平面的に見て、半導体チップ１２の能動素子面１
２ａに電極端子１４がマトリクス状に形成されている場
合も同様である。この場合も、電極端子１４と当該電極
端子１４の真上から半導体装置１０の中心部を基準とし
て外側方向へずれた位置にある端子１８とはＮ字状に折
曲されたワイヤ２０で接続する。また、電極端子１４の
真上に当該電極端子１４と接続されるべき端子１８が位
置する場合には、電極端子１４と当該端子１８とは、電
極端子１４から能動素子面１２ａに対して直角に真っ直
ぐ延びるワイヤ２０によって接続する。そして、Ｎ字状
に折曲されたワイヤ２０は、同様に半導体装置１０を外
部接続用端子１８が形成された面側から平面的に見る
と、半導体チップ１２の中心から半導体チップ１２の外
縁に向けて放射状に形成されることになる。そして、ワ
イヤ２０の横方向に延びる連絡部２０ａの長さや延び方
向を変えることによって、能動素子面１２ａと平行な平
面内で端子１８の位置を任意に変えることが可能であ
る。またこのように電極端子１４がマトリクス状に形成
されている場合には、ある電極端子１４から延びるワイ
ヤ２０の連絡部２０ａが隣接する電極端子１４上を通過
する場合もあるが、この場合には能動素子面１２ａから
直角方向に延出するワイヤ２０の長さを変えることによ
り、隣接するワイヤ２０の連絡部２０ａと接触して短絡
しないようにすることができる。
【００１２】よって、上述したように電極端子１４同志
の間隔が端子１８の外径よりも狭い半導体チップ１２の
ように、従来では基板を用いなければ端子１８を装着で
きなかった半導体チップ１２であっても、封止樹脂層１
６内においてワイヤ２０を電極端子１４の側方へずらし
ながらＮ字状に配線することによって半導体チップ１２
の領域内で十分な間隔をもって端子１８を配置すること
が可能となる。
の間隔が端子１８の外径よりも狭い半導体チップ１２の
ように、従来では基板を用いなければ端子１８を装着で
きなかった半導体チップ１２であっても、封止樹脂層１
６内においてワイヤ２０を電極端子１４の側方へずらし
ながらＮ字状に配線することによって半導体チップ１２
の領域内で十分な間隔をもって端子１８を配置すること
が可能となる。
【００１３】さらに、半導体装置１０の端子１８を半導
体チップ１２の外縁よりもさらに外方に配置したい場合
には、図５に示すように半導体チップ１２と略同じ厚み
をもった外形ロ字状の基材２２を用意して、この基材２
２の中央孔２２ａ内に半導体チップ１２を装着し一体的
に固定する。これにより、例えば外縁に近い位置にまで
電極端子１４が形成された半導体チップ１２でも図６に
示すように、封止樹脂層１６を基材２２の領域まで広
げ、この基材２２上の封止樹脂層１６内にまでワイヤ２
０を延ばして配線することによって端子１８を基材２２
上の封止樹脂層１６の背面１６ａ上にも装着することが
可能となる。よって、端子１８の間隔を広げることがで
きるので、端子１８を形成するために電極端子１４のピ
ッチを広げる目的で用いていた回路基板を使用しないで
半導体装置１０を構成することが可能となる。また、基
材２２は外形ロ字状、言い換えればリング状の形状に代
えて、一方の面に半導体チップ１２が装着できる凹溝が
形成された台のような形状とすることも可能である。
体チップ１２の外縁よりもさらに外方に配置したい場合
には、図５に示すように半導体チップ１２と略同じ厚み
をもった外形ロ字状の基材２２を用意して、この基材２
２の中央孔２２ａ内に半導体チップ１２を装着し一体的
に固定する。これにより、例えば外縁に近い位置にまで
電極端子１４が形成された半導体チップ１２でも図６に
示すように、封止樹脂層１６を基材２２の領域まで広
げ、この基材２２上の封止樹脂層１６内にまでワイヤ２
０を延ばして配線することによって端子１８を基材２２
上の封止樹脂層１６の背面１６ａ上にも装着することが
可能となる。よって、端子１８の間隔を広げることがで
きるので、端子１８を形成するために電極端子１４のピ
ッチを広げる目的で用いていた回路基板を使用しないで
半導体装置１０を構成することが可能となる。また、基
材２２は外形ロ字状、言い換えればリング状の形状に代
えて、一方の面に半導体チップ１２が装着できる凹溝が
形成された台のような形状とすることも可能である。
【００１４】次に、この半導体装置１０の製造方法につ
いて図７〜図１０を用いて説明する。第１工程は、半導
体チップ１２の能動素子面１２ａを上にして配置する。
第２工程は、ワイヤリング工程であり、半導体チップ１
２の能動素子面１２ａの各電極端子１４にワイヤ（Ｐｄ
ワイヤ）２０を図７（ａ）のように立設する。この場
合、電極端子１４の真上に接続されるべき端子１８が配
置される電極端子１４（図７（ａ）中の真ん中の電極端
子）では、ワイヤ２０は公知の方法により能動素子面１
２ａに対して直角に立設される。そして、電極端子１４
の真上に接続されるべき端子１８が配置されない電極端
子１４では、ワイヤ２０は上述したように略Ｎ字状に形
成され、能動素子面１２ａと直角となるワイヤ２０の上
端側は端子１８が取り付けられる位置に配置される。
いて図７〜図１０を用いて説明する。第１工程は、半導
体チップ１２の能動素子面１２ａを上にして配置する。
第２工程は、ワイヤリング工程であり、半導体チップ１
２の能動素子面１２ａの各電極端子１４にワイヤ（Ｐｄ
ワイヤ）２０を図７（ａ）のように立設する。この場
合、電極端子１４の真上に接続されるべき端子１８が配
置される電極端子１４（図７（ａ）中の真ん中の電極端
子）では、ワイヤ２０は公知の方法により能動素子面１
２ａに対して直角に立設される。そして、電極端子１４
の真上に接続されるべき端子１８が配置されない電極端
子１４では、ワイヤ２０は上述したように略Ｎ字状に形
成され、能動素子面１２ａと直角となるワイヤ２０の上
端側は端子１８が取り付けられる位置に配置される。
【００１５】このＮ字状のワイヤ２０の配線方法につい
てさらに詳細に図８を用いてステップ毎に説明する。 １．キャピラリ２４から下方に延出するワイヤ２０の下
端をボール形成用トーチ（不図示）で溶かしてボール状
に形成する［図８（ａ）］。 ２．キャピラリ２４を下方に移動させ、ワイヤ２０のボ
ール状の下端を電極端子１４に接着させる［図８
（ｂ）］。 ３．ワイヤ２０を繰り出しながらキャピラリ２４を若干
距離だけ上方へ移動させる。なお、隣合うワイヤ２０同
志が接触して短絡しないように、延出させる長さを若干
変えるようにする［図８（ｃ）］。 ４．キャピラリ２４を横方向（電極端子１４の側方）
へ、端子１８に対応する位置まで移動させる。これによ
りワイヤ２０は折曲され，連絡部２０ａが形成される。
また、その時のキャピラリ２４は接続されるべき端子１
８の位置に達している［図８（ｄ）］。
てさらに詳細に図８を用いてステップ毎に説明する。 １．キャピラリ２４から下方に延出するワイヤ２０の下
端をボール形成用トーチ（不図示）で溶かしてボール状
に形成する［図８（ａ）］。 ２．キャピラリ２４を下方に移動させ、ワイヤ２０のボ
ール状の下端を電極端子１４に接着させる［図８
（ｂ）］。 ３．ワイヤ２０を繰り出しながらキャピラリ２４を若干
距離だけ上方へ移動させる。なお、隣合うワイヤ２０同
志が接触して短絡しないように、延出させる長さを若干
変えるようにする［図８（ｃ）］。 ４．キャピラリ２４を横方向（電極端子１４の側方）
へ、端子１８に対応する位置まで移動させる。これによ
りワイヤ２０は折曲され，連絡部２０ａが形成される。
また、その時のキャピラリ２４は接続されるべき端子１
８の位置に達している［図８（ｄ）］。
【００１６】５．その後、キャピラリ２４をワイヤ２０
を繰り出しながら若干距離だけ上方へ移動させる［図８
（ｅ）］。これによりワイヤ２０は再度折曲される。こ
こで上記ステップ４における横方向の移動の際に、図８
（ｄ）に示すように若干下方へも移動させ、ワイヤ２０
を全体としてＮ字状に形成するようにしても良い。これ
により、ワイヤ２０の形成領域の厚みが薄くなり、結果
として半導体装置１０全体が薄く形成できるようにな
る。なお、図９に示すようにワイヤ２０の折曲部分での
折曲角度を９０度にして横方向に延びる連絡部２０ａを
能動素子面１２ａと略平行に形成させるようにしても良
いし、また図１０に示すようにワイヤ２０全体を横Ｓ字
状に形成しても良い。ワイヤ２０の形状を表す「Ｎ字
状」という言葉の中には、これら各対応も含まれるもの
とする。
を繰り出しながら若干距離だけ上方へ移動させる［図８
（ｅ）］。これによりワイヤ２０は再度折曲される。こ
こで上記ステップ４における横方向の移動の際に、図８
（ｄ）に示すように若干下方へも移動させ、ワイヤ２０
を全体としてＮ字状に形成するようにしても良い。これ
により、ワイヤ２０の形成領域の厚みが薄くなり、結果
として半導体装置１０全体が薄く形成できるようにな
る。なお、図９に示すようにワイヤ２０の折曲部分での
折曲角度を９０度にして横方向に延びる連絡部２０ａを
能動素子面１２ａと略平行に形成させるようにしても良
いし、また図１０に示すようにワイヤ２０全体を横Ｓ字
状に形成しても良い。ワイヤ２０の形状を表す「Ｎ字
状」という言葉の中には、これら各対応も含まれるもの
とする。
【００１７】６．キャピラリ２４を上方へ移動させた結
果、キャピラリ２４の下端とワイヤ２０の２度目の折曲
部分との間に隙間が生ずる。そしてこの隙間に位置する
ワイヤ２０を図８（ｅ）に示すようにクランパ２６で掴
み固定し、キャピラリ２４を上方へ移動させることによ
って、クランパ２６とキャビラリ２４との間でワイヤ２
０を切る。これにより、下端が電極端子１４に接続され
たＮ字状のワイヤ２０が形成される［図８（ｆ）］上記
１〜６のステップを端子１８との位置がずれた全電極端
子１４に対して行い、Ｎ字状のワイヤ２０を形成する。
果、キャピラリ２４の下端とワイヤ２０の２度目の折曲
部分との間に隙間が生ずる。そしてこの隙間に位置する
ワイヤ２０を図８（ｅ）に示すようにクランパ２６で掴
み固定し、キャピラリ２４を上方へ移動させることによ
って、クランパ２６とキャビラリ２４との間でワイヤ２
０を切る。これにより、下端が電極端子１４に接続され
たＮ字状のワイヤ２０が形成される［図８（ｆ）］上記
１〜６のステップを端子１８との位置がずれた全電極端
子１４に対して行い、Ｎ字状のワイヤ２０を形成する。
【００１８】第３工程は、樹脂封止工程であり、半導体
チップ１２の能動素子面１２ａを、各ワイヤ２０が樹脂
で隠れるように樹脂封止する。これにより、半導体チッ
プ１２の能動素子面１２ａ上に封止樹脂層１６が形成さ
れる［図７（ｂ）］。第４工程は、研磨工程であり、封
止樹脂層１６の半導体チップ１２に対する背面１６ａを
半導体チップ１２の能動素子面１２ａと平行となるよう
に平面に研磨してワイヤ２０の端部（上端）を露出させ
る［図７（ｃ）］。第５工程は、研磨されて平面に形成
された封止樹脂層１６の表面に、当該表面に露出するワ
イヤ２０の上端部に対応させて凹部２８をドリル等を用
いてザグリを入れて形成する。凹部２８の形状は半球
状、多角形状等、端子１８の形状に合わせて種々の形状
が採用し得る。これにより、ワイヤ２０の上端は凹部２
８の内面に露出する構成となる［図７（ｄ）］。
チップ１２の能動素子面１２ａを、各ワイヤ２０が樹脂
で隠れるように樹脂封止する。これにより、半導体チッ
プ１２の能動素子面１２ａ上に封止樹脂層１６が形成さ
れる［図７（ｂ）］。第４工程は、研磨工程であり、封
止樹脂層１６の半導体チップ１２に対する背面１６ａを
半導体チップ１２の能動素子面１２ａと平行となるよう
に平面に研磨してワイヤ２０の端部（上端）を露出させ
る［図７（ｃ）］。第５工程は、研磨されて平面に形成
された封止樹脂層１６の表面に、当該表面に露出するワ
イヤ２０の上端部に対応させて凹部２８をドリル等を用
いてザグリを入れて形成する。凹部２８の形状は半球
状、多角形状等、端子１８の形状に合わせて種々の形状
が採用し得る。これにより、ワイヤ２０の上端は凹部２
８の内面に露出する構成となる［図７（ｄ）］。
【００１９】第６工程は、凹部２８に外部接続用の端子
１８（はんだバンプ）を装着し、端子１８とワイヤ２０
とを電気的に接続させる［図７（ｅ）］。これにより、
半導体装置１０が完成する。なお、端子１８の形態によ
って封止樹脂層１６の表面に形成している凹部２８が不
要となる場合もある。
１８（はんだバンプ）を装着し、端子１８とワイヤ２０
とを電気的に接続させる［図７（ｅ）］。これにより、
半導体装置１０が完成する。なお、端子１８の形態によ
って封止樹脂層１６の表面に形成している凹部２８が不
要となる場合もある。
【００２０】以上、本発明の好適な実施の形態について
種々述べてきたが、本発明は上述する実施の形態に限定
されるものではなく、発明の精神を逸脱しない範囲で多
くの改変を施し得るのはもちろんである。
種々述べてきたが、本発明は上述する実施の形態に限定
されるものではなく、発明の精神を逸脱しない範囲で多
くの改変を施し得るのはもちろんである。
【００２１】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、基板を使用することなく半導体チップの能動素子
面の電極端子同志の間隔より広い間隔の外部接続用端子
部の形成が可能となる。よって、高価な基板を使用しな
いで済み、半導体装置のコスト低減が図れる。
れば、基板を使用することなく半導体チップの能動素子
面の電極端子同志の間隔より広い間隔の外部接続用端子
部の形成が可能となる。よって、高価な基板を使用しな
いで済み、半導体装置のコスト低減が図れる。
【図１】本発明に係る半導体装置の製造方法で得られる
半導体装置の一実施の形態の内部構成を示す図２のＸ−
Ｘ断面図である（半導体チップに電極端子がロ字状に形
成された場合）。
半導体装置の一実施の形態の内部構成を示す図２のＸ−
Ｘ断面図である（半導体チップに電極端子がロ字状に形
成された場合）。
【図２】本発明に係る半導体装置の製造方法で得られる
半導体装置の一実施の形態を端子部側から見た平面図で
ある。
半導体装置の一実施の形態を端子部側から見た平面図で
ある。
【図３】本発明に係る半導体装置の製造方法で得られる
半導体装置の他の実施の形態の内部構成を示す図４のＸ
−Ｘ断面図である（半導体チップに電極端子がマトリク
ス状に形成された場合）。
半導体装置の他の実施の形態の内部構成を示す図４のＸ
−Ｘ断面図である（半導体チップに電極端子がマトリク
ス状に形成された場合）。
【図４】本発明に係る半導体装置の製造方法で得られる
半導体装置の他の実施の形態を端子部側から見た平面図
である。
半導体装置の他の実施の形態を端子部側から見た平面図
である。
【図５】さらなる他の実施の形態において、半導体チッ
プを基材に装着する状態を示す斜視図である。
プを基材に装着する状態を示す斜視図である。
【図６】図５のさらなる他の実施の形態の内部構造を示
す断面図である。
す断面図である。
【図７】本発明に係る半導体装置の製造方法を示す説明
図である。
図である。
【図８】図７のワイヤリング工程をステップ単位で説明
するための説明図である。
するための説明図である。
【図９】ボンディングワイヤの他の形状を示す説明図で
ある。
ある。
【図１０】ボンディングワイヤのさらなる他の形状を示
す説明図である。
す説明図である。
１０ 半導体装置
１２ 半導体チップ
１２ａ 電極端子が形成された面（能動素子面）
１４ 電極端子
１６ 封止樹脂層
１６ａ 背面
１８ 外部接続用端子
２０ ボンディングワイヤ
Claims (2)
- 【請求項１】 半導体チップの電極端子が形成された面
が樹脂封止されると共に、封止樹脂層の前記半導体チッ
プに対する背面側に外部接続用端子が装着され、前記封
止樹脂層内に前記電極端子と前記外部接続用端子とを電
気的に接続するボンディングワイヤが配されて成る半導
体装置の製造方法において、一端が電極端子と接続されたボンディングワイヤを前記
半導体チップの電極端子が形成された面に対して直角方
向へＮ字状に延出させて切断するワイヤリング工程と、 前記半導体チップの電極端子が形成された面及び該電極
端子に接続されたボンディングワイヤを樹脂封止する樹
脂封止工程と、 前記封止樹脂層の前記半導体チップ側に対する背面側を
研磨して前記ボンディングワイヤの端部を露出させる研
磨工程と、 前記ボンディングワイヤの端部に外部接続用端子を装着
する外部接続用端子装着工程とを有する ことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記ワイヤリング工程において、前記半
導体チップの電極端子と該電極端子の真上に位置する前
記外部接続用端子とを接続する前記ボンディングワイヤ
は、一端を電極端子と接続した後に半導体チップの電極
端子が形成された面に対して直角方向へ延出させて切断
することを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30253997A JP3393800B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30253997A JP3393800B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145323A JPH11145323A (ja) | 1999-05-28 |
| JP3393800B2 true JP3393800B2 (ja) | 2003-04-07 |
Family
ID=17910196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30253997A Expired - Fee Related JP3393800B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3393800B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2769411A1 (en) * | 2011-10-17 | 2014-08-27 | Invensas Corporation | Package-on-package assembly with wire bond vias |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124350A (ja) | 1998-10-16 | 2000-04-28 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4707283B2 (ja) * | 2001-08-30 | 2011-06-22 | イビデン株式会社 | 半導体チップ |
| CN101053079A (zh) | 2004-11-03 | 2007-10-10 | 德塞拉股份有限公司 | 堆叠式封装的改进 |
| US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
| JP2009088254A (ja) | 2007-09-28 | 2009-04-23 | Toshiba Corp | 電子部品パッケージ及び電子部品パッケージの製造方法 |
| US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
| US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
| US8633576B2 (en) | 2011-04-21 | 2014-01-21 | Tessera, Inc. | Stacked chip-on-board module with edge connector |
| US8952516B2 (en) | 2011-04-21 | 2015-02-10 | Tessera, Inc. | Multiple die stacking for two or more die |
| US9013033B2 (en) | 2011-04-21 | 2015-04-21 | Tessera, Inc. | Multiple die face-down stacking for two or more die |
| US8928153B2 (en) | 2011-04-21 | 2015-01-06 | Tessera, Inc. | Flip-chip, face-up and face-down centerbond memory wirebond assemblies |
| KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
| US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
| US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
| US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
| US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
| US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
| US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
| US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
| US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
| US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
| US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
| US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
| US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
| US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
| US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
| US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
| US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
| US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
| US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
| US10043779B2 (en) | 2015-11-17 | 2018-08-07 | Invensas Corporation | Packaged microelectronic device for a package-on-package device |
| US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
| US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
| US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
| US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
-
1997
- 1997-11-05 JP JP30253997A patent/JP3393800B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2769411A1 (en) * | 2011-10-17 | 2014-08-27 | Invensas Corporation | Package-on-package assembly with wire bond vias |
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| Publication number | Publication date |
|---|---|
| JPH11145323A (ja) | 1999-05-28 |
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