KR20070117485A - Tft array substrate, manufacturing method thereof and display device - Google Patents

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Abstract

A TFT(Thin Film Transistor) array substrate, a manufacturing method thereof and a display device are provided to form an etch stopper film without increasing the number of manufacturing processes, thereby preventing deterioration of productivity and manufacturing the TFT having stable characteristics. A gate electrode(2) is formed on a substrate. A gate insulating film(3) is formed to cover the gate electrode. A semiconductor layer(30) is installed on the gate electrode through the gate insulating film. A source electrode(6) has a metal film installed on a source area(41) of the semiconductor layer. A drain electrode(7) has a metal film installed in a drain area(42) of the semiconductor layer. A transparent conducting film(10) is interposed between the source electrode and the source area and between the drain electrode and the drain area. A hollow section formed from the transparent conducting film of the semiconductor layer is formed in a pure taper shape.

Description

ＴＦＴ 어레이 기판, 그 제조 방법 및 표시장치{TFT ARRAY SUBSTRATE, MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}TFT array substrate, manufacturing method and display device {TFT ARRAY SUBSTRATE, MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}

도 1은 실시예 1에 따른 TFT어레이 기판의 구성을 나타내는 평면도이다.1 is a plan view showing the configuration of a TFT array substrate according to a first embodiment.

도 2는 실시예 1에 따른 TFT어레이 기판의 제조 공정단면도이다.2 is a cross-sectional view of the manufacturing process of the TFT array substrate according to the first embodiment.

도 3은 본 발명에 따른 반도체층의 테이퍼 형상을 나타낸 단면도이다.3 is a cross-sectional view showing the tapered shape of the semiconductor layer according to the present invention.

도 4는 실시예 2에 따른 TFT어레이 기판의 제조 공정단면도이다.4 is a cross-sectional view of the manufacturing process of the TFT array substrate according to the second embodiment.

도 5는 실시예 3에 따른 TFT어레이 기판의 제조 공정단면도이다.5 is a cross-sectional view of the production process of the TFT array substrate according to the third embodiment.

도 6은 종래기술에 따른 TFT어레이 기판의 단면도이다.6 is a cross-sectional view of a TFT array substrate according to the prior art.

[도면의 주요부분에 대한 부호의 설명][Explanation of symbols on the main parts of the drawings]

1 : 절연성 기판 2 : 게이트 전극1 insulating substrate 2 gate electrode

3 : 게이트 절연막 4 : 반도체 능동막3: gate insulating film 4: semiconductor active film

5 : 오믹 콘택막 6 : 소스 전극5: ohmic contact film 6: source electrode

7 : 드레인 전극 8 : SiN막7 drain electrode 8 SiN film

9,14,17 : 제2의 투명 도전막 10 : 제1의 투명 도전막9,14,17: 2nd transparent conductive film 10: 1st transparent conductive film

11 : 제1의 포토레지스트 패턴 12 : 제2의 포토레지스트 패턴11: first photoresist pattern 12: second photoresist pattern

13, 15,16 : 콘택홀 21 : 절연성 기판13, 15, 16: contact hole 21: insulating substrate

22 : 게이트 전극 23 : 게이트 절연막22 gate electrode 23 gate insulating film

24 : 반도체 능동막 25 : 오믹 콘택막24 semiconductor active film 25 ohmic contact film

26 : 소스 전극 27 : 드레인 전극26 source electrode 27 drain electrode

28 : SiN막 29 : 제2의 투명 도전막28 SiN film 29 Second transparent conductive film

30 : 반도체층 41 : 소스 영역30 semiconductor layer 41 source region

42 : 드레인 영역 43 : 채널 영역42 drain region 43 channel region

110 : 액틀 영역 111 : 표시 영역110: action area 111: display area

113 : 게이트 배선 114 : 소스 배선113: gate wiring 114: source wiring

115 : 주사신호 구동회로 116 : 표시신호 구동회로115: scan signal driver circuit 116: display signal driver circuit

117 : 화소 118, 119 : 외부 배선117: pixel 118, 119: external wiring

120 : TFT120: TFT

본 발명은, TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치에 관한 것이다.The present invention relates to a TFT array substrate, a method of manufacturing the same, and a display device using the same.

표시장치용의 TFT액티브 매트릭스 어레이 기판(이후, TFT어레이 기판이라고 적는다)에는, 비정질 실리콘(이하, a-Si라고 적는다)을 사용한 박막트랜지스터(이하, TFT:Thin Filmed Transistor라고 적는다)를 스위칭 소자에 사용한 것이 있다.이 TFT어레이 기판은, 일반적으로 5회의 포토리소그래피 공정(사진제판공정)을 사 용하여 제조된다. 그 종래예의 일례가 특허문헌 1에 개시되어 있다. 도 6은, 특허문헌 1에 따른 TFT어레이 기판의 TFT부분을 나타낸 것이며, 일반적인 TFT의 단면구조를 나타낸 단면도이다.In the TFT active matrix array substrate (hereinafter referred to as TFT array substrate) for display device, a thin film transistor (hereinafter referred to as TFT: thin filmed transistor) using amorphous silicon (hereinafter referred to as a-Si) is used as the switching element. This TFT array substrate is generally manufactured using five photolithography processes (photolithography process). An example of this conventional example is disclosed by patent document 1. As shown in FIG. 6 shows a TFT portion of a TFT array substrate according to Patent Document 1, and is a sectional view showing a cross-sectional structure of a general TFT.

도 6에 나타내는 TFT어레이 기판에는, 절연성 기판(21), 게이트 전극(22), 게이트 절연막(23), 반도체 능동막(24), 오믹 콘택막(25), 소스 전극(26), 드레인 전극(27), 패시베이션막(28) 및 화소 전극(29)이 배치되어 있다. 절연성 기판(21)은, 유리 기판 등으로 형성된다. 게이트 전극(22)은, 예를 들면 Cr막 등으로 형성된다. 게이트 절연막(23)은, 예를 들면 질화 실리콘(이하, SiN이라고 적는다)으로 형성된다. 반도체 능동막(24)은, a-Si막이다. 오믹 콘택막(25)은, 반도체 능동막(24)과 상부 금속과의 오믹 콘택를 얻기 위한 인을 도핑한 n형 a-Si막이다. 이 반도체 능동막(24)과 오믹 콘택막(25)에 의해 반도체영역이 형성되고, 양쪽을 합쳐 반도체층이라고 부르는 경우도 있다. 소스 전극(26) 및 드레인 전극(27)은, 예를 들면 Cr막 등으로 형성된다. 화소 전극(29)은, 예를 들면 인듐과 주석의 산화물인 ITO(인듐 Tin Oxide)에 의해 형성되어 있다. 특허문헌 1에서는, 표시장치의 생산성 향상을 위해, TFT어레이 기판의 포토리소그래피 공정을 5회로 하는 것으로, 제조 공정수를 삭감하는 기술에 대해 개시되어 있다.The TFT array substrate shown in FIG. 6 includes an insulating substrate 21, a gate electrode 22, a gate insulating film 23, a semiconductor active film 24, an ohmic contact film 25, a source electrode 26, and a drain electrode ( 27, the passivation film 28 and the pixel electrode 29 are arrange | positioned. The insulating substrate 21 is formed of a glass substrate or the like. The gate electrode 22 is formed of a Cr film or the like, for example. The gate insulating film 23 is made of, for example, silicon nitride (hereinafter referred to as SiN). The semiconductor active film 24 is an a-Si film. The ohmic contact film 25 is an n-type a-Si film doped with phosphorus for obtaining an ohmic contact between the semiconductor active film 24 and the upper metal. The semiconductor region is formed by the semiconductor active film 24 and the ohmic contact film 25, and both may be referred to as a semiconductor layer. The source electrode 26 and the drain electrode 27 are formed of Cr film or the like, for example. The pixel electrode 29 is formed of ITO (Indium Tin Oxide) which is an oxide of indium and tin, for example. Patent Literature 1 discloses a technique of reducing the number of manufacturing steps by performing five photolithography steps of a TFT array substrate to improve productivity of a display device.

그 밖에도, TFT어레이 기판에 따른 기술이 특허문헌 2에 개시되어 있다. 특허문헌 2에는, 전기 특성의 편차를 방지하는 구조(도시하지 않음)가 도시되고 있다. 소스 및 드레인 전극을 덮는 패시베이션막의 걸림 형상에 기인하여, TFT에 부하가 가해진다. 특허문헌 2에서는, 이 부하에 의한 TFT의 전기적 특성의 편차를 방 지하고 있다. 특허문헌 2에서는, 반도체층의 패턴 형성 후, 다음의 레이어 공정에 있어서 ITO막과 소스 및 드레인 전극용의 금속막을 형성한다. ITO 막은 소스 및 드레인 전극과 반도체층 사이에 배치되어 있다. 그리고, 반도체층상의 소스 및 드레인 전극단으로부터 채널 영역측으로 나오도록, ITO막은 어긋나게 배치되고 있다. 그것에 의해, 소스 및 드레인 전극에서 반도체층까지의 단차를 완화하여, 패시베이션막이 걸리지 않는 효과를 얻고 있다.In addition, the technique according to TFT array substrate is disclosed by patent document 2. As shown in FIG. In patent document 2, the structure (not shown) which prevents the deviation of an electrical characteristic is shown. Due to the locking shape of the passivation film covering the source and drain electrodes, a load is applied to the TFT. In patent document 2, the dispersion | variation in the electrical characteristic of TFT by this load is prevented. In patent document 2, after the pattern formation of a semiconductor layer, a metal film for an ITO film, a source, and a drain electrode is formed in the next layer process. An ITO film is disposed between the source and drain electrodes and the semiconductor layer. The ITO films are alternately arranged so as to emerge from the source and drain electrode ends on the semiconductor layer toward the channel region side. As a result, the step difference from the source and drain electrodes to the semiconductor layer is alleviated, thereby obtaining the effect that the passivation film is not caught.

[특허문헌 1] 특허 제3234168호[Patent Document 1] Patent No. 3234168

[특허문헌 2] 일본국 공개특허공보 특개2000-101091호[Patent Document 2] Japanese Patent Application Laid-Open No. 2000-101091

그러나, 발명자는 종래 기술에는 이하의 과제가 있음을 발견했다. 일반적으로, 게이트 전극, 소스 전극 및 드레인 전극용 금속막의 패터닝은, 에칭액에 의한 습식 에칭을 사용하고 있다. 최근, 패턴 치수의 미세화에 따라, 에칭 가스를 사용한 드라이 에칭에 의한 패터닝이 증가하고 있다. 그러나, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로 에칭하는 금속막을 소스 전극 및 드레인 전극에 사용할 경우, 이하와 같은 문제가 일어난다. 소스 전극 및 드레인 전극의 에칭시, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로는, 바탕의 반도체층과의 에칭의 선택비가 좋지 않다. 이 때문에, 채널 형성되는 부분까지 반도체층을 오버 에칭하게 된다. 따라서, 반도체층 내의 채널 파고드는 양이 불균일하게 되어, TFT의 전기 특성이 안정되지 않는다는 문제가 생긴다. 그 때문에 용이하게 드라이 에칭을 사용할 수 없고, 패턴 치수의 미세화를 방해하고 있다.However, the inventors have found that the prior art has the following problems. Generally, the patterning of the metal film for gate electrode, source electrode, and drain electrode uses the wet etching by etching liquid. In recent years, patterning by the dry etching using etching gas is increasing with the refinement | miniaturization of a pattern dimension. However, when a metal film etched with a halogen gas containing a chlorine atom or a fluorine atom is used for the source electrode and the drain electrode, the following problem occurs. In the etching of the source electrode and the drain electrode, as the halogen gas containing a chlorine atom or a fluorine atom, the selectivity of etching with the underlying semiconductor layer is not good. For this reason, the semiconductor layer is overetched up to the portion where the channel is formed. Therefore, the amount of channel piercing in the semiconductor layer becomes nonuniform, resulting in a problem that the electrical characteristics of the TFT are not stable. Therefore, dry etching cannot be used easily, and it has hindered the refinement | miniaturization of a pattern dimension.

이것을 해결하기 위해, 채널 영역이 되는 반도체층 위에 산화막에 의한 에치 스토퍼 막을 설치하는 경우도 있다. 그러나, 이 경우, 포토리소그래피 공정이 1회 많아지게 되어, 생산 효율이 좋지 않다는 문제가 새롭게 발생한다.In order to solve this problem, an etch stopper film made of an oxide film may be provided on the semiconductor layer serving as the channel region. In this case, however, the photolithography process is increased once, and a problem arises that the production efficiency is not good.

본 발명은, 상술한 바와 같은 문제점에 착안하여, 뛰어난 특성을 가지는 TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a TFT array substrate having excellent characteristics, a manufacturing method thereof, and a display device using the same, focusing on the problems described above.

본 발명의 제1의 양태에 따른 TFT어레이 기판은, 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판이며, 기판 위에 형성된 게이트 전극과, 상기 게이트 전극을 덮도록 형성된 게이트 절연막과, 상기 게이트 절연막 을 통해 상기 게이트 전극위에 설치된 반도체층과, 상기 반도체층의 소스 영역 위에 설치된 금속막을 가지는 소스 전극과, 상기 반도체층의 드레인 영역 위에 설치된 금속막을 가지는 드레인 전극과, 상기 소스 전극과 소스 영역 사이 및 상기 드레인 전극과 드레인 영역 사이에 배치된 투명 도전막을 구비하며, 상기 반도체층의 상기 투명 도전막으로부터 비어져 나온 부분의 단면이 순 테이퍼 형상인 것이다.A TFT array substrate according to a first aspect of the present invention is a TFT array substrate having a channel region disposed between a source region and a drain region, the gate electrode formed on the substrate, a gate insulating film formed to cover the gate electrode, A source electrode having a semiconductor layer provided on the gate electrode through the gate insulating film, a source electrode having a metal film provided on the source region of the semiconductor layer, a drain electrode having a metal film provided on the drain region of the semiconductor layer, the source electrode and the source region The transparent conductive film arrange | positioned in between and between the said drain electrode and a drain area | region is provided, and the cross section of the part protruding from the said transparent conductive film of the said semiconductor layer is a forward taper shape.

본 발명의 제2의 양태에 따른 TFT어레이 기판의 제조 방법은, 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판의 제조 방법이며, 기판위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 위에 게이트 절연막, 반도체층 및 투명 도전막을 연속해서 성막하는 공정과, 상기 투명 도전막위에 형성된 제1의 포토레지스트 패턴을 사용해서 상기 투명 도전막을 섬 형상으로 에칭하는 공정과, 상기 제1의 포토레지스트 패턴과 상기 투명 도전막의 적층 마스크를 사용하여 상기 반도체층을 에칭하는 공정과, 상기 제1의 포토레지스트 패턴을 제거하여 상기 투명 도전막을 포함하는 기판위에 금속막을 성막한 후, 제2의 포토레지스트 패턴을 사용하여 상기 금속막을 드라이 에칭하고 상기 투명 도전막 위에 소스 전극 및 드레인 전극을 형성하는 공정과, 상기 반도체층의 채널 영역위에 형성된 상기 투명 도전막을 에칭하는 공정과, 채널 영역을 형성하는 공정을 가지는 것이다.A method for manufacturing a TFT array substrate according to a second aspect of the present invention is a method for manufacturing a TFT array substrate having a channel region disposed between a source region and a drain region, the step of forming a gate electrode on the substrate, and the gate Continuously forming a gate insulating film, a semiconductor layer, and a transparent conductive film on an electrode, etching the transparent conductive film in an island shape using a first photoresist pattern formed on the transparent conductive film, and the first photo Etching the semiconductor layer using a resist pattern and a lamination mask of the transparent conductive film, and removing the first photoresist pattern to form a metal film on a substrate including the transparent conductive film, followed by a second photoresist. Dry etching the metal layer using a pattern, and forming a source electrode and a drain electrode on the transparent conductive layer. St. step of and will have a process of forming and the step of etching the transparent conductive film formed on a channel region of the semiconductor layer, a channel region.

이하에, 본 발명의 바람직한 실시예를 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화하고 있다. 또한 설명의 명확화를 위해, 필요에 따라 중복 설명은 생략되고 있다.EMBODIMENT OF THE INVENTION Below, the preferable Example of this invention is described. For clarity of explanation, the following description and drawings are omitted and simplified as appropriate. In addition, duplicate description is abbreviate | omitted as needed for clarity of description.

실시예Example 1. One.

우선, 도 1을 사용하여, 본 발명에 따른 TFT어레이 기판을 사용한 표시장치에 관하여 설명한다. 도 1은, 표시장치에 이용되는 TFT어레이 기판의 구성을 나타내는 정면도이다. 본 발명에 따른 표시장치는, 액정표시장치나 유기EL표시장치 등의 평면형 표시장치(플랫 패널 디스플레이)를 예로 들어 설명한다. 이 TFT어레이 기판의 전체구성에 대해서는, 이하에 서술하는 실시예 1∼3에서 공통이다.First, the display apparatus using the TFT array substrate which concerns on this invention is demonstrated using FIG. 1 is a front view showing the configuration of a TFT array substrate used for a display device. The display device according to the present invention will be described taking a flat display device (flat panel display) such as a liquid crystal display device or an organic EL display device as an example. The overall structure of this TFT array substrate is common in Examples 1 to 3 described below.

본 발명에 따른 액정표시장치는, 기판(1)을 가지고 있다. 기판(1)은, 예를 들면 TFT어레이 기판이다. 기판(1)에는, 표시 영역(111)과 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(110)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호선)(113)과 복수의 소스 배선(표시 신호선)(114)이 형성되어 있다. 복수의 게이트 배선(113)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(114)은 평행하게 설치된다. 게이트 배선(113)과 소스 배선(114)은, 서로 교차하도록 형성되어 있다. 게이트 배선(113)과 소스 배선(114)은 직교하고 있다. 그리고, 인접하는 게이트 배선(113)과 소스 배선(114)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, 기판(1)에서는, 화소(117)가 매트릭스 모양으로 배열된다.The liquid crystal display device according to the present invention has a substrate 1. The substrate 1 is, for example, a TFT array substrate. The substrate 1 is provided with a display region 111 and an actuation region 110 provided to surround the display region 111. In this display area 111, a plurality of gate wirings (scanning signal lines) 113 and a plurality of source wirings (display signal lines) 114 are formed. The plurality of gate wires 113 are provided in parallel. Similarly, the plurality of source wirings 114 are provided in parallel. The gate wiring 113 and the source wiring 114 are formed to cross each other. The gate wiring 113 and the source wiring 114 are orthogonal to each other. The region surrounded by the adjacent gate wiring 113 and the source wiring 114 becomes the pixel 117. Therefore, in the substrate 1, the pixels 117 are arranged in a matrix.

또한 기판(1)의 액틀 영역(110)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치되어 있다. 게이트 배선(113)은, 표시 영역(111)으로부터 액틀 영역(110)까지 연장 설치되고 있다. 그리고, 게이트 배선(113)은, 기판(1)의 단부에서, 주사신호 구동회로(115)에 접속된다. 소스 배선(114)도 마찬가지로, 표시 영역(111)으로부터 액틀 영역(110)까지 연장 설치되어 있다. 그리고, 소스 배선(114)은, 기판(1)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사 신호 구동회로(115)의 근방에는, 외부배선(118)이 접속되어 있다. 또한 표시신호 구동회로(116)의 근방에는, 외부배선(119)이 접속되어 있다. 외부배선(118, 119)은, 예를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.In addition, a scan signal driving circuit 115 and a display signal driving circuit 116 are provided in the actuation region 110 of the substrate 1. The gate wiring 113 extends from the display region 111 to the actuation region 110. The gate wiring 113 is connected to the scan signal driving circuit 115 at the end of the substrate 1. Similarly, the source wiring 114 extends from the display region 111 to the actuation region 110. The source wiring 114 is connected to the display signal driving circuit 116 at the end of the substrate 1. The external wiring 118 is connected in the vicinity of the scan signal driving circuit 115. In addition, the external wiring 119 is connected near the display signal driving circuit 116. The external wirings 118 and 119 are, for example, wiring boards such as a flexible printed circuit (FPC).

외부배선(118, 119)을 통해 주사신호 구동회로(115) 및 표시신호 구동회로(116)로 외부에서의 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부에서의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(113)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(113)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(114)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다. 또한, 주사신호 구동회로(115)와 표시신호 구동회로(116)는, 기판(1)위에 배치되는 구성에 한정되는 것이 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 구동회로를 접속해도 된다.Various signals from the outside are supplied to the scan signal driving circuit 115 and the display signal driving circuit 116 through the external wirings 118 and 119. The scan signal driver circuit 115 supplies a gate signal (scan signal) to the gate wiring 113 based on an external control signal. The gate wiring 113 is sequentially selected by this gate signal. The display signal driver circuit 116 supplies the display signal to the source wiring 114 based on the control signal from the outside or the display data. Accordingly, the display voltage according to the display data can be supplied to each pixel 117. Note that the scan signal driver circuit 115 and the display signal driver circuit 116 are not limited to the configuration disposed on the substrate 1. For example, you may connect a drive circuit by TCP (Tape Carrier Package).

화소(117)안에는, 적어도 하나의 TFT(120)가 형성되어 있다. TFT(120)는 소스 배선(114)과 게이트 배선(113)의 교차점 근방에 배치된다. TFT(120)는, 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가진다. 예를 들면 이 TFT(120)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(113)로부터의 게이트 신호에 의해, 스위칭 소자인 TFT(120)가 온 한다. 이에 따라 소스 배선(114)으로부터, TFT(120)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향전극 사이에, 표시 전압에 따른 전계가 생긴다. 또한, 기판(1)의 표면에는, 배향막(도시 생략)이 형성되어 있다.At least one TFT 120 is formed in the pixel 117. The TFT 120 is disposed near the intersection of the source wiring 114 and the gate wiring 113. The TFT 120 has a channel region disposed between the source region and the drain region. For example, this TFT 120 supplies a display voltage to the pixel electrode. That is, the TFT 120 which is a switching element turns on by the gate signal from the gate wiring 113. As a result, a display voltage is applied from the source wiring 114 to the pixel electrode connected to the drain electrode of the TFT 120. An electric field corresponding to the display voltage is generated between the pixel electrode and the counter electrode. In addition, an alignment film (not shown) is formed on the surface of the substrate 1.

또한, 기판(1)에는, 대향기판이 대향하여 배치되어 있다. 대향기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향기판에는, 칼라필터, 블랙 매트릭스(BM), 대향전극 및 배향막 등이 형성되어 있다. 또한, 대향전극은, 기판(1)측에 배치되는 경우도 있다. 그리고, 기판(1)과 대향기판 사이에 액정층이 끼워진다. 즉, 기판(1)과 대향기판 사이에는 액정이 주입되어 있다. 또한 기판(1)과 대향기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 배치된다.In the substrate 1, an opposing substrate is arranged to face each other. The counter substrate is, for example, a color filter substrate and is disposed on the viewer side. On the counter substrate, a color filter, a black matrix (BM), a counter electrode, an alignment film, and the like are formed. In addition, the counter electrode may be disposed on the substrate 1 side. Then, the liquid crystal layer is sandwiched between the substrate 1 and the counter substrate. That is, the liquid crystal is injected between the substrate 1 and the counter substrate. In addition, a polarizing plate, a retardation plate, and the like are provided on the outer surface of the substrate 1 and the opposing substrate. In addition, a backlight unit or the like is disposed on the half-view side of the liquid crystal display panel.

화소 전극과 대향전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화 된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.The liquid crystal is driven by the electric field between the pixel electrode and the counter electrode. That is, the orientation direction of the liquid crystal between substrates changes. As a result, the polarization state of the light passing through the liquid crystal layer is changed. That is, the polarized state of the light passing through the polarizing plate and linearly polarized is changed by the liquid crystal layer. Specifically, the light from the backlight unit is linearly polarized by the polarizing plate on the array substrate side. The polarization state changes by passing the linearly polarized light through the liquid crystal layer.

따라서, 편광 상태에 따라, 대향기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다.Therefore, the amount of light passing through the polarizing plate on the opposite substrate side changes depending on the polarization state. That is, the amount of light passing through the polarizing plate on the viewing side of the transmitted light transmitted from the backlight unit is changed. The orientation direction of a liquid crystal changes with the display voltage applied. Therefore, by controlling the display voltage, the amount of light passing through the polarizing plate on the viewing side can be changed. That is, the desired image can be displayed by changing the display voltage for each pixel.

본 발명에서는, 전술한 기판(1)을 액정표시장치에 이용되는 보텀 게이트형 구조의 TFT어레이 기판으로서 설명한다. 또한, TFT어레이 기판을 사용하는 표시장치는, 액정표시장치에 한정되지 않고, 유기EL디스플레이 등으로 하는 것도 가능하다. 도면을 참조하여, 실시예 1에 따른 TFT어레이 기판에 관하여 설명한다. 도 2a∼ 도 2e는, 실시예 1에 따른 TFT어레이 기판의 제조 방법의 순서를 나타낸 단면도이다.In the present invention, the above-described substrate 1 will be described as a TFT array substrate having a bottom gate structure used for a liquid crystal display device. In addition, the display apparatus using a TFT array substrate is not limited to a liquid crystal display apparatus, It is also possible to set it as an organic EL display etc. Referring to the drawings, a TFT array substrate according to Embodiment 1 will be described. 2A to 2E are cross-sectional views showing procedures of the TFT array substrate manufacturing method according to the first embodiment.

처음에, 기판(1)위에, 스퍼터링법에 의해, 예를 들면 Cr막을 200nm의 두께로 성막한다. 그리고, Cr막 위에 레지스트 막을 형성한다. 제1의 포토리소그래피 공정에서 게이트 전극 패턴을 형성하고, 질산 제2세륨 암모늄 수용액을 사용하여 에칭한다. 이상의 공정으로 게이트 전극(2)이 형성된다. 또한, 이 게이트 전극(2)은, 예를 들면 도 1에서 나타낸 게이트 배선(113)으로부터 연장되고 있다. 기판(1)은, 유리 등의 절연성 재료에 의해 형성되어 있다. 게이트 전극(2)은, Cr막에 한정하지 않고, TFT어레이 기판에 사용가능한 다른 금속을 사용하는 것이 가능하다. 또한 게이트 전극(2)의 막두께도 200nm로 한정하지 않는다. 마찬가지로, 게이트 전극(2)이 Cr막일 경우, 질산 제2세륨 암모늄 수용액으로 에칭했지만, Cr 이외의 금속을 사용하는 경우에는, 그 금속에 따른 에칭액을 사용한다.First, a Cr film is formed into a thickness of 200 nm on the board | substrate 1 by sputtering method, for example. Then, a resist film is formed on the Cr film. In the first photolithography process, a gate electrode pattern is formed and etched using an aqueous solution of dicerium ammonium nitrate. The gate electrode 2 is formed by the above process. In addition, this gate electrode 2 extends from the gate wiring 113 shown in FIG. 1, for example. The board | substrate 1 is formed of insulating materials, such as glass. The gate electrode 2 is not limited to the Cr film, but other metals usable for the TFT array substrate can be used. In addition, the film thickness of the gate electrode 2 is not limited to 200 nm. Similarly, when the gate electrode 2 is a Cr film, it was etched with an aqueous solution of cerium ammonium nitrate. However, when a metal other than Cr is used, an etching solution corresponding to the metal is used.

다음에 플라즈마 CVD법에 의해, 게이트 전극(2)을 덮도록 게이트 절연막(3)을 400nm두께, 반도체 능동막(4)을 200nm, 오믹 콘택막(5)을 50nm의 두께로 연속 성막한다. 게이트 절연막(3)은, 예를 들면 SiN막으로 형성되어 있다. 반도체 능동막(4)은, a-Si막으로 형성된 채널 막이다. 오믹 콘택막(5)은, 반도체 능동막(4)과 상부금속과의 오믹 콘택를 얻기 위해, 인을 도핑한 n형 a-Si막이다. 이 반도체 능동막(4)과 오믹 콘택막(5)에 의해 반도체영역이 형성되고, 양쪽을 합하여 반도체층이라고 칭한다. 게이트 절연막(3), 반도체 능동막(4) 및 오믹 콘택막(5)을 연속해서 성막한 후, 다시 제1의 투명 도전막(10)을 100nm의 두께로 스퍼터링법에 의해 성막한다.Next, by the plasma CVD method, the gate insulating film 3 is 400 nm thick so as to cover the gate electrode 2, the semiconductor active film 4 is 200 nm, and the ohmic contact film 5 is 50 nm thick. The gate insulating film 3 is formed of a SiN film, for example. The semiconductor active film 4 is a channel film formed of an a-Si film. The ohmic contact film 5 is an n-type a-Si film doped with phosphorus to obtain an ohmic contact between the semiconductor active film 4 and the upper metal. The semiconductor region is formed by the semiconductor active film 4 and the ohmic contact film 5, and both are referred to as a semiconductor layer. After the gate insulating film 3, the semiconductor active film 4, and the ohmic contact film 5 are successively formed, the first transparent conductive film 10 is formed again by a sputtering method to a thickness of 100 nm.

이와 같이, 제1의 투명 도전막(10)을 게이트 절연막(3), 반도체 능동막(4), 오믹 콘택막(5)과 함께 연속 성막하는 것이, 실시예 1의 특징의 하나이다. 그 효과에 대해서는, 뒤에 서술한다. 또한 제1의 투명 도전막(10)에는, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스에 에칭되기 어려운 재료를 사용하는 것이 중요하다. 예를 들면 인듐과 주석의 산화물인 ITO(Indium Tin Oxide)막을 사용하는 것이 바람직하다. 그 효과에 대해서도, 뒤에 서술한다. 또한, 전술한 각각의 막두께는, 예시한 것이며, 그 밖의 막두께를 사용하는 것이 가능한 것은 물론이다.As described above, one of the features of the first embodiment is to form the first transparent conductive film 10 together with the gate insulating film 3, the semiconductor active film 4, and the ohmic contact film 5. The effect is described later. In addition, it is important to use the material which is hard to be etched by the halogen gas containing a chlorine atom or a fluorine atom for the 1st transparent conductive film 10. For example, it is preferable to use an ITO (Indium Tin Oxide) film which is an oxide of indium and tin. The effect is also described later. In addition, each film thickness mentioned above is an illustration and of course it is possible to use another film thickness.

다음에 제1의 투명 도전막(10) 위에, 레지스트 막을 도포하고, 노광, 현상을 행한다. 이에 따라 제1의 포토레지스트 패턴(11)이 형성되어, 도 2a에 나타내는 구성이 된다. 제1의 포토레지스트 패턴(11)은, 이하에 설명한 바와 같이, 반도체 능동막(4), 오믹 콘택막(5) 및 제1의 투명 도전막(10)을 패터닝하므로, 섬모양으로 형성되어 있다. 또 레지스트 패턴(11)은, 게이트 전극(2)의 패턴의 한쪽으로부터 비어져 나와 형성된다.Next, a resist film is apply | coated on the 1st transparent conductive film 10, and exposure and development are performed. Thereby, the 1st photoresist pattern 11 is formed and it is set as the structure shown in FIG. 2A. As described below, the first photoresist pattern 11 patterns the semiconductor active film 4, the ohmic contact film 5, and the first transparent conductive film 10, and is formed in an island shape. . The resist pattern 11 is formed to protrude from one side of the pattern of the gate electrode 2.

제2의 포토리소그래피 공정에서는, 제1의 포토레지스트 패턴(11)을 통해 제1의 투명 도전막(10)을 에칭한다. 여기에서는, 예를 들면 옥살산을 사용한 습식 에칭이 사용된다. 이에 따라 제1의 투명 도전막(10)이 패터닝 된다. 따라서, 도 2b에 나타내는 구성이 된다. 여기에서, 제1의 투명 도전막(10)과 제1의 포토레지스트 패턴(11)과의 적층구조가, 반도체 능동막(4) 및 오믹 콘택막(5)을 에칭할 때의 마스크가 된다. 즉, 반도체 능동막(4) 및 오믹 콘택막(5) 위에는, 제1의 투명 도전막(10)과 제1의 포토레지스트 패턴(11)으로 이루어지는 적층 마스크의 섬 형상 패턴이 형성된다. 이 때, 제1의 투명 도전막(10)의 단부는, 제1의 포토레지스트 패턴(11)의 단부로부터 후퇴하도록 에칭되어 있다. 따라서, 제1의 포토레지스트 패턴(11)이 제1의 투명 도전막에 대하여 덮개 모양이 되도록 형성되어 있다. 즉, 사이드 에칭에 의해 제1의 투명 도전막(10)의 단부가 제1의 포토레지스트 패턴(11)의 단부의 내측이 되도록 형성되어 있다. 환언하면, 제1의 투명 도전막(10)의 패턴은, 사이드 에칭량만큼 제1의 포토레지스트 패턴(11)의 패턴보다도 작아진다. 이 때문에, 제1의 투명 도전막(10)의 패턴이 제1의 포토레지스트 패턴(11)의 패턴에 내포된 구성이 된다.In the second photolithography step, the first transparent conductive film 10 is etched through the first photoresist pattern 11. Here, wet etching using oxalic acid is used, for example. As a result, the first transparent conductive film 10 is patterned. Therefore, it becomes the structure shown in FIG. 2B. Here, the laminated structure of the 1st transparent conductive film 10 and the 1st photoresist pattern 11 becomes a mask at the time of etching the semiconductor active film 4 and the ohmic contact film 5. That is, on the semiconductor active film 4 and the ohmic contact film 5, an island pattern of a laminated mask made of the first transparent conductive film 10 and the first photoresist pattern 11 is formed. At this time, the edge part of the 1st transparent conductive film 10 is etched so that it may retreat from the edge part of the 1st photoresist pattern 11. Therefore, the 1st photoresist pattern 11 is formed so that it may become a cover shape with respect to a 1st transparent conductive film. That is, the edge part of the 1st transparent conductive film 10 is formed in the inside of the edge part of the 1st photoresist pattern 11 by side etching. In other words, the pattern of the first transparent conductive film 10 is smaller than the pattern of the first photoresist pattern 11 by the side etching amount. For this reason, the pattern of the 1st transparent conductive film 10 becomes the structure contained in the pattern of the 1st photoresist pattern 11.

다음에 제1의 투명 도전막(10)과 제1의 포토레지스트 패턴(11)의 적층 마스크 패턴에 의해, 오믹 콘택막(5)과 반도체 능동막(4)을 에칭한다. 이에 따라 도 2c에 나타내는 구성이 된다. 그리고, 제1의 포토레지스트 패턴(11)을 제거한다. 여기에서, 예를 들면 SF6과 HCl의 혼합 가스를 사용한 드라이 에칭을 실시했을 경우, 제1의 투명 도전막(10)보다도 완만한 순 테이퍼 형상을 가지는 반도체 능동막(4)과 오믹 콘택막(5)의 섬(島)화 패턴을 형성할 수 있다. 순 테이퍼 모양의 섬화 패턴을 형성할 수 있는 이유에 대해서, 도 3을 사용하여 설명한다.Next, the ohmic contact film 5 and the semiconductor active film 4 are etched by the stacked mask pattern of the first transparent conductive film 10 and the first photoresist pattern 11. As a result, the configuration shown in FIG. 2C is obtained. Then, the first photoresist pattern 11 is removed. Here, for example, when dry etching using a mixed gas of SF 6 and HCl is performed, the semiconductor active film 4 and the ohmic contact film (which have a gentle tapered shape than the first transparent conductive film 10) The islanding pattern of 5) can be formed. The reason why the taper-shaped flashing pattern can be formed is demonstrated using FIG.

도 3은, 도 2c에 나타내는 반도체 능동막(4), 오믹 콘택막(5), 제1의 투명 도전막(10) 및 제1의 포토레지스트 패턴(11)의 단부를 확대한 단면도이다. 여기에서, 반도체 능동막(4)과 오믹 콘택막(5)의 적층구조를 반도체층(30)으로 한다. 제1의 포토레지스트 패턴(11)을 마스크에 사용하여 에칭한 제1의 투명 도전막(10)의 단부는, 사이드 에칭에 의해 폭 X의 공극이 형성되어 있다. 여기에서, X는, 제1의 포토레지스트 패턴(11)의 단부로부터의 후퇴량을 나타내는 사이드 에칭량이다. 이와 같이 포토레지스트 패턴(11)의 덮개부분의 바로 아래가 공극이 된다.3 is an enlarged cross-sectional view of end portions of the semiconductor active film 4, the ohmic contact film 5, the first transparent conductive film 10, and the first photoresist pattern 11 shown in FIG. 2C. Here, the laminated structure of the semiconductor active film 4 and the ohmic contact film 5 is used as the semiconductor layer 30. In the edge part of the 1st transparent conductive film 10 which etched using the 1st photoresist pattern 11 for a mask, the space | interval of width X is formed by side etching. Here, X is a side etching amount which shows the amount of retreat from the edge part of the 1st photoresist pattern 11. In this manner, the space immediately below the lid portion of the photoresist pattern 11 becomes a void.

제1의 포토레지스트 패턴(11)과 제1의 투명 도전막(10)에 의한 적층 마스크 패턴을 사용하여 반도체층(30)을 에칭했을 경우, 이 공극에 에칭 가스가 침입한다. 공극에 침입한 에칭 가스에 의해, 반도체층(30)의 측면이 가로방향으로 순차 에칭됨과 동시에, 측면의 외측영역도 막두께 방향으로 에칭된다. 따라서, 반도체층(30)의 섬화 패턴이 형성되는 동시에, 사이드 에칭량 X에 따라 반도체층(30)의 측면이 순 테이퍼 모양으로 형성된다. 또한, 도 3에 나타내는 반도체 능동막(4) 및 오믹 콘택막(5)의 합계 막두께가 Y인 경우, 제1의 투명 도전막(10)의 사이드 에칭량 X를 조정함으로써, 테이퍼 각θ을 수식 1로 제어하는 것이 가능하다. 수식 1을 이하에 나타낸다. 여기에서, 오믹 콘택막(5)이 반도체 능동막(4)으로 이루어지는 반도체층(30)의 단면형상이 순 테이퍼 형상이 되는 것이 특징적이다.When the semiconductor layer 30 is etched using the laminated mask pattern formed by the first photoresist pattern 11 and the first transparent conductive film 10, an etching gas enters the voids. By the etching gas penetrating into the voids, the side surfaces of the semiconductor layer 30 are sequentially etched in the horizontal direction, and the outer region of the side surfaces is also etched in the film thickness direction. Therefore, the islanding pattern of the semiconductor layer 30 is formed, and the side surface of the semiconductor layer 30 is formed in a forward taper shape according to the side etching amount X. FIG. When the total film thickness of the semiconductor active film 4 and the ohmic contact film 5 shown in FIG. 3 is Y, the taper angle θ is adjusted by adjusting the side etching amount X of the first transparent conductive film 10. It is possible to control with Equation 1. Formula 1 is shown below. Here, it is characteristic that the cross-sectional shape of the semiconductor layer 30 in which the ohmic contact film 5 is made of the semiconductor active film 4 becomes a forward taper shape.

X=Y/tanθ ·····(수식 1)X = Y / tanθ (Formula 1)

이와 같이, 제1의 투명 도전막(10)을 포함하는 적층 마스크를 사용하고 있기 때문에, 반도체층(30)은 제1의 투명 도전막(10)과 대략 같은 형상으로 패터닝 된다. 즉, 반도체층(30) 패턴의 외형단은 제1의 투명 도전막(10)과 대략 일치하고 있다. 그러나, 제1의 투명 도전막(10) 위에 덮개모양으로 형성된 제1의 포토레지스트 패턴(11)에 의해, 반도체층(30)의 패턴은 제1의 투명 도전막(10)으로부터 약간 비어져 나와서 형성된다. 그리고, 이 비어져 나온 부분에서는, 덮개부분의 공극에 침입한 에칭 가스에 의해 반도체층(30)의 단면이 순 테이퍼 형상이 된다. 또한 반도체층(30)의 비어져 나온 양은, 제1의 포토레지스트 패턴(11)의 덮개형상에 근거하는 양이 된다. 여기에서, 반도체층(30) 윗면의 패턴단과 제1의 투명 도전막(10)의 밑면의 패턴단의 위치는 일치하고 있다.Thus, since the laminated mask containing the 1st transparent conductive film 10 is used, the semiconductor layer 30 is patterned in substantially the same shape as the 1st transparent conductive film 10. FIG. That is, the outer end of the pattern of the semiconductor layer 30 substantially coincides with the first transparent conductive film 10. However, by the first photoresist pattern 11 formed in the shape of a cover on the first transparent conductive film 10, the pattern of the semiconductor layer 30 slightly protrudes from the first transparent conductive film 10. Is formed. And in this protruding part, the cross section of the semiconductor layer 30 turns into a forward taper shape by the etching gas which penetrated into the space | gap of a cover part. The protruding amount of the semiconductor layer 30 is an amount based on the cover shape of the first photoresist pattern 11. Here, the position of the pattern end of the upper surface of the semiconductor layer 30 and the pattern end of the lower surface of the first transparent conductive film 10 coincide.

여기에서, 도 2의 설명으로 되돌아간다. 도 2d에서는, 반도체층(30)을 에칭 후, 제1의 투명 도전막(10) 위에 소스 전극(6) 및 드레인 전극(7)을 형성한다. 여기에서는, 소스 전극(6) 및 드레인 전극(7)의 재료에, 예를 들면 Mo를 사용하고 있다. 또한, 이 소스 전극(6)은, 예를 들면 도 1에서 나타낸 소스 배선(114)으로부터 연장되고 있다. 우선, 제1의 포토레지스트 패턴(11)을 제거한 기판(1)위에, 스퍼터링법에 의해, Mo막을 200nm의 두께로 성막한다. 그리고, 제3의 포토리소그래피 공정에서, 소스 전극(6) 및 드레인 전극(7)을 형성하기 위한 제2의 포토레지스트 패턴(12)을 형성한다. 즉, 금속막 위에, 레지스트 막을 도포하고, 노광, 현상을 행한다. 여기에서, 도 2d에 나타나 있는 바와 같이, 제2의 포토레지스트 패턴(12)은, 반도체 능동막(4)의 소스 영역(41) 및 드레인 영역(42)위에 형성된다. 즉, 채널 영역(43)상의 제1의 투명 도전막(10)이 노출하도록, 제2의 포토레지스트 패턴(12)을 형성한다. 또한, 소스 영역(41) 및 드레인 영역(42)은, 반도체 능동막(4)의 일부이며, 채널 영역(43)의 양단에 형성되는 확산영역을 나타낸다. 소스 영역(41)은, 소스 전극(6)의 하부에 형성되고, 드레인 영역(42)은, 드레인 전극(7)의 하부에 형성된다.Here, the description returns to FIG. In FIG. 2D, the source layer 6 and the drain electrode 7 are formed on the first transparent conductive film 10 after the semiconductor layer 30 is etched. Here, Mo is used for the material of the source electrode 6 and the drain electrode 7, for example. In addition, this source electrode 6 extends from the source wiring 114 shown in FIG. 1, for example. First, a Mo film is formed into a film with a thickness of 200 nm by the sputtering method on the board | substrate 1 from which the 1st photoresist pattern 11 was removed. In the third photolithography step, the second photoresist pattern 12 for forming the source electrode 6 and the drain electrode 7 is formed. That is, a resist film is apply | coated on a metal film, and exposure and development are performed. Here, as shown in FIG. 2D, the second photoresist pattern 12 is formed on the source region 41 and the drain region 42 of the semiconductor active film 4. That is, the second photoresist pattern 12 is formed so that the first transparent conductive film 10 on the channel region 43 is exposed. The source region 41 and the drain region 42 are part of the semiconductor active film 4 and represent diffusion regions formed at both ends of the channel region 43. The source region 41 is formed under the source electrode 6, and the drain region 42 is formed under the drain electrode 7.

그리고, 예를 들면 SF6의 혼합 가스를 사용하여, 드라이 에칭으로 Mo막을 에칭한다. 제1의 투명 도전막(10)으로서, 전술한 바와 같이 불소계 원자를 포함하는 할로겐 가스에 의해 에칭되기 어려운 재료를 사용하고 있다. 따라서, 제1의 투명 도전막(10)은, SF6의 혼합 가스에 대한 에치 스토퍼 막이 된다. 따라서, 채널 영역(43)과 오믹 콘택막(5)으로의 에칭을 보호하는 것이 가능하게 된다. 이에 따라 도 2d에 나타내는 구성이 된다. 그 후에 채널 영역(43)의 상부에 형성되어 있는 제1의 투명 도전막(10)을 제거한다. 여기에서는, 옥살산을 사용한 습식 에칭을 사용할 수 있다. 그리고, HCl가스를 사용한 드라이 에칭에 의해, 채널 영역(43)의 상부에 형성되어 있는 오믹 콘택막(5)을 제거한다. 이와 같이, 소스 전극(6)과 드레인 전극(7) 사이에 위치하는 제1의 투명 도전막(10) 및 오믹 콘택막(5)이 제거된다. 이에 따라 반도체 능동막(4)이 노출하여, 소스 영역(41)과, 드레인 영역(42) 사이에, 채널 영역(43)이 형성된다. 소스 전극(6)은, 제1의 투명 도전막(10)을 통해 소스 영역(41)과 접속된다. 또한 드레인 전극(7)은 제1의 투명 도전막(10)을 통해 드레인 영역(42)과 접속된다.And, for example, by using a mixed gas of SF 6, it is etched by dry etching Mo film. As the first transparent conductive film 10, a material that is difficult to be etched by a halogen gas containing a fluorine atom as described above is used. Thus, a transparent conductive film (10) of claim 1, the etch stopper film on a mixed gas of SF 6. Therefore, the etching to the channel region 43 and the ohmic contact film 5 can be protected. As a result, the configuration shown in FIG. 2D is obtained. Thereafter, the first transparent conductive film 10 formed on the channel region 43 is removed. Here, wet etching using oxalic acid can be used. The ohmic contact film 5 formed on the channel region 43 is removed by dry etching using HCl gas. In this manner, the first transparent conductive film 10 and the ohmic contact film 5 positioned between the source electrode 6 and the drain electrode 7 are removed. Thereby, the semiconductor active film 4 is exposed, and the channel region 43 is formed between the source region 41 and the drain region 42. The source electrode 6 is connected to the source region 41 via the first transparent conductive film 10. In addition, the drain electrode 7 is connected to the drain region 42 through the first transparent conductive film 10.

또한, 소스 전극(6) 및 드레인 전극(7)에 사용하는 재료는 Mo에 한정하지 않고, Mo를 주성분이라고 하는 합금을 사용하는 것도 가능하다. 마찬가지로, Ti 및 T a나, 그것들을 주성분으로 하는 합금을 사용하는 것도 가능하다. 또한, Al이나 Al을 주성분으로 하는 합금을 사용해도 된다. 염소 원자 또는 불소계 원자를 포함하는 에칭 가스에 의해 에칭하는 금속이면, 전술한 금속에 한정되지 않는다. 따라서, Al, Ti, Ta, Mo를 주성분으로서 포함하는 금속막이면 된다. 이에 따라 에칭에 의한 가공을 용이하게 행할 수 있다. 소스 전극(6) 및 드레인 전극(7)은 금속막의 적층구조라도 된다. 또한 소스 전극(6) 및 드레인 전극(7)에 대한 에칭 가스에 대해서는, 염소 원자 또는 불소계 원자를 포함하는 에칭 가스이면, SF6의 혼합 가스에 한정되지 않고, 그 외의 에칭 가스를 사용하는 것이 가능하다.In addition, the material used for the source electrode 6 and the drain electrode 7 is not limited to Mo, It is also possible to use the alloy whose Mo is a main component. Similarly, it is also possible to use Ti and T a and an alloy containing them as a main component. Moreover, you may use the alloy which has Al or Al as a main component. It will not be limited to the metal mentioned above, if it is a metal which etches with the etching gas containing a chlorine atom or a fluorine atom. Therefore, what is necessary is just a metal film containing Al, Ti, Ta, and Mo as a main component. Thereby, the process by an etching can be performed easily. The source electrode 6 and the drain electrode 7 may have a stacked structure of a metal film. The etching gas for the source electrode 6 and the drain electrode 7 is not limited to the mixed gas of SF 6 as long as it is an etching gas containing a chlorine atom or a fluorine atom, and other etching gas can be used. Do.

다음에 CVD법에 의해, 패시베이션막이 되는 SiN막(8)을 300nm의 두께로 성막한다. 그 후에 제4의 포토리소그래피 공정으로 콘택홀 패턴을 형성한다. 예를 들면 CF4의 혼합 가스를 사용한 드라이 에칭에 의해 SiN막(8)을 에칭하고, 콘택홀(13)을 형성한다. 패시베이션막의 재료 및 막두께 및 콘택홀(13)의 형성 방법 및 에칭 가스에 대해서는 예시한 것이며, TFT어레이 기판에 사용하는 그 밖의 방법, 재료 및 구성으로 하는 것이 가능한 것은 물론이다.Next, by the CVD method, a SiN film 8 serving as a passivation film is formed to a thickness of 300 nm. Thereafter, a contact hole pattern is formed by a fourth photolithography process. For example, the SiN film 8 is etched by dry etching using a mixed gas of CF 4 to form a contact hole 13. The material and film thickness of the passivation film, the formation method of the contact hole 13, and the etching gas are illustrated, and of course, it can be set as the other method, material, and structure which are used for a TFT array substrate.

마지막에, 스퍼터링법에 의해, 제2의 투명 도전막(9)을 100nm의 두께로 성막하고, 화소 전극을 형성한다. 제2의 투명 도전막(9)은, 예를 들면 인듐과 주석의 산화물인 ITO에 의해 형성되고어 있다. 또한, 제2의 투명 도전막(9)은, 제1의 투명 도전막(10)과 같은 재료를 사용하는 것도 가능하다. 제5의 포토리소그래피 공정에 의해 제2의 투명 도전막(9)위에 화소 전극패턴을 형성하고, 옥살산을 사용한 에칭에 의해 화소 전극이 형성된다. 이에 따라 도 2e에 나타내는 구성이 된다. 이상의 방법에 의해, 실시예 1에 따른 TFT어레이 기판이 완성된다.Finally, by the sputtering method, the second transparent conductive film 9 is formed to a thickness of 100 nm to form a pixel electrode. The second transparent conductive film 9 is formed of ITO, which is an oxide of indium and tin, for example. In addition, it is also possible to use the same material as the first transparent conductive film 10 for the second transparent conductive film 9. The pixel electrode pattern is formed on the second transparent conductive film 9 by the fifth photolithography step, and the pixel electrode is formed by etching using oxalic acid. As a result, the configuration shown in FIG. 2E is obtained. By the above method, the TFT array substrate according to Example 1 is completed.

이상과 같이, 제1의 투명 도전막(10)으로서, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스에 에칭되기 어려운 재료를 사용하고 있다. 따라서, 소스 전극(6) 및 드레인 전극(7)을 드라이 에칭할 때, 제1의 투명 도전막(10)이 반도체 능동막(4)과 오믹 콘택막(5)에 대한 에치 스토퍼 막이 된다. 즉, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로 에칭이 필요한 금속막을 소스 전극(6) 및 드레인 전극(7)에 사용할 경우, 반도체 능동막(4) 및 오믹 콘택막(5)의 에칭 선택비를 가질 수 있다. 따라서, 채널 파고드는 양의 안정화를 도모할 수 있게 된다. 그 결과, 뛰어난 특성의 TFT어레이 기판을 형성할 수 있다. 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로 에칭이 필요한 소스 전극(6) 및 드레인 전극(7)을 드라이 에칭에 의해 가공하는 것이 가능하게 되어, 미세 패턴을 형성할 수 있게 된다.As described above, as the first transparent conductive film 10, a material hardly etched into a halogen gas containing a chlorine atom or a fluorine atom is used. Therefore, when dry etching the source electrode 6 and the drain electrode 7, the first transparent conductive film 10 becomes an etch stopper film for the semiconductor active film 4 and the ohmic contact film 5. That is, when the metal film requiring etching with a halogen gas containing a chlorine atom or a fluorine atom is used for the source electrode 6 and the drain electrode 7, the etching selectivity of the semiconductor active film 4 and the ohmic contact film 5 It can have Therefore, the channel pore can be stabilized positively. As a result, a TFT array substrate having excellent characteristics can be formed. The source electrode 6 and the drain electrode 7 which require etching with a halogen gas containing a chlorine atom or a fluorine atom can be processed by dry etching, thereby forming a fine pattern.

또한 제1의 투명 도전막(10)은, 반도체 능동막(4) 및 오믹 콘택막(5)과 함께 연속 성막하고, 같은 포토리소그래피 공정에서 패턴형성 한다. 따라서, 에치 스토퍼 막인 제1의 투명 도전막(10)을 형성하기 위해 포토리소그래피 공정을 늘릴 필요가 없다. 본 형태에 따른 TFT어레이 기판의 제조 방법은, 포토리소그래피 공정이 5회가 되어, 종래기술(특허문헌 1)과 같다. 따라서, 제조 공정수를 늘리지 않고, 에치 스토퍼 막을 형성하는 것이 가능하다. 이에 따라 생산성을 저하시키지 않고, 안정된 특성을 가지는 TFT어레이 기판을 제조할 수 있다.In addition, the first transparent conductive film 10 is successively formed together with the semiconductor active film 4 and the ohmic contact film 5 and patterned in the same photolithography step. Therefore, it is not necessary to increase the photolithography process to form the first transparent conductive film 10 which is the etch stopper film. In the manufacturing method of the TFT array substrate which concerns on this aspect, the photolithography process becomes five times and is the same as that of a prior art (patent document 1). Accordingly, it is possible to form an etch stopper film without increasing the number of manufacturing steps. As a result, a TFT array substrate having stable characteristics can be produced without lowering the productivity.

또한 제1의 투명 도전막(10)은, 소스 전극(6) 및 드레인 전극(7)에 사용되는 금속으로부터 반도체 능동막(4) 및 오믹 콘택막(5)으로의 콘터미네이션 방지용의 스토퍼가 된다. 따라서, 양호한 TFT특성과 높은 신뢰성을 가지는 TFT어레이 기판을 제조하는 것이 가능하게 된다.In addition, the first transparent conductive film 10 serves as a stopper for preventing contamination from the metal used for the source electrode 6 and the drain electrode 7 to the semiconductor active film 4 and the ohmic contact film 5. . Therefore, it becomes possible to manufacture a TFT array substrate having good TFT characteristics and high reliability.

또한 실시예 1에서 형성된 TFT어레이 기판에서는, 원하는 각도의 순 테이퍼 형상을 가지는 반도체 능동막(4) 및 오믹 콘택막(5)을 형성하는 것이 가능하게 된다. 그 결과, 소스 전극(6) 및 드레인 전극(7)과의 커버릿지를 양호하게 할 수 있고, 접속성을 향상시키는 것이 가능하게 된다. 또한 소스 전극(6) 및 드레인 전극(7)으로서, Al 또는 Al을 주성분으로 하는 합금을 사용하는 것도 가능하다. 그 결과, 콘택의 저저항화에 덧붙여서, 저저항배선을 실현하는 것도 가능하다.Further, in the TFT array substrate formed in Example 1, it becomes possible to form the semiconductor active film 4 and the ohmic contact film 5 having a forward tapered shape at a desired angle. As a result, the coverage with the source electrode 6 and the drain electrode 7 can be made favorable, and it becomes possible to improve connectivity. As the source electrode 6 and the drain electrode 7, it is also possible to use Al or an alloy containing Al as the main component. As a result, in addition to lowering the contact resistance, low resistance wiring can be realized.

또한, 실시예 1에서는, 제1의 투명 도전막(10)은, 반도체 능동막(4) 및 오믹 콘택막(5)과 함께 연속 성막된 후, 패터닝 된다. 그 후에 소스 전극(6) 및 드레인 전극(7)은, 다음의 레이어층으로서 금속막을 성막하여 패턴형성된다. 즉, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)의 형성 시기가 다르기 때문에, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)의 형성 영역을 바꿀 수 있다. 즉, 다른 포토리소그래피 공정에서, 제1의 투명 도전막(10)과, 소스 전극(6) 및 드레인 전극(7)을 패터닝 하고 있다. 이것은, 종래기술(특허문헌 2)과는 다른 본 발명의 특징이다. 이에 따라 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)을 다른 패턴 형상으로 할 수 있다.In addition, in Example 1, the 1st transparent conductive film 10 is formed together with the semiconductor active film 4 and the ohmic contact film 5, and is patterned. Thereafter, the source electrode 6 and the drain electrode 7 are formed by patterning a metal film as a next layer layer. That is, since the formation timings of the first transparent conductive film 10, the source electrode 6, and the drain electrode 7 are different, the first transparent conductive film 10, the source electrode 6, and the drain electrode 7 are different. ) Can be changed. That is, in another photolithography process, the first transparent conductive film 10, the source electrode 6, and the drain electrode 7 are patterned. This is a feature of the present invention that is different from the prior art (Patent Document 2). Thereby, the 1st transparent conductive film 10, the source electrode 6, and the drain electrode 7 can be made into a different pattern shape.

실시예Example 2. 2.

도면을 참조하여, 실시예 2에 따른 TFT어레이 기판에 대하여 설명한다. 실시예 2도, TFT어레이 기판 및 그 제조 방법에 관한 기술인 것은, 제1의 실시예과 같다. 또한, 제1의 실시예와 같은 구성요소, 기능 및 제조 순서에 대해서는, 설명을 생략한다.Referring to the drawings, a TFT array substrate according to a second embodiment will be described. Example 2 is also the technique regarding a TFT array substrate and its manufacturing method is the same as that of 1st Example. In addition, description is abbreviate | omitted about the component, function, and manufacturing procedure similar to 1st Embodiment.

도 4를 사용하여, 실시예 2에 따른 TFT어레이 기판에 관하여 설명한다. 도 4는, 실시예 2에 따른 TFT어레이 기판의 제조 순서의 일부를 나타낸 단면도이다. 실시예 2에 따른 TFT어레이 기판의 제조 순서는, 도 2a∼ 도 2d까지 실시예 1과 같다. 실시예 2에서는, 실시예 1에서 나타낸 도 2e 대신에 도 4의 순서가 이용된다. 실시예 2에서는, 도 4에 나타내는 TFT어레이 기판의 단면구성이 특징적이다.4, the TFT array substrate according to the second embodiment will be described. 4 is a cross-sectional view showing a part of the manufacturing procedure of the TFT array substrate according to the second embodiment. The manufacturing procedure of the TFT array substrate which concerns on Example 2 is the same as that of Example 1 to FIGS. 2A-2D. In the second embodiment, the order of FIG. 4 is used instead of the FIG. 2E shown in the first embodiment. In Example 2, the cross-sectional structure of the TFT array substrate shown in FIG. 4 is characteristic.

도 4에서는, 화소 전극이 드레인 전극(7)바로 아래의 제1의 투명 도전막(10)과 직접 접속하고 있다. 소스 전극(6) 및 드레인 전극(7)을 형성할 때까지의 공정은, 도 2a∼ 도 2d와 같기 때문에 설명을 생략한다. 도 2d 후, CVD법에 의해 패시베이션막이 되는 SiN막(8)을 300nm의 두께로 성막한다. 여기까지는, 실시예 1과 동일하다. 그 후에 제4의 포토리소그래피 공정으로 콘택홀 패턴을 형성한다. 예를 들면 CF4의 혼합 가스를 사용한 드라이 에칭에 의해, SiN막(8)과, 그 하층의 드레인 전극(7)이 되는 Mo막을 에칭한다. 이에 따라 콘택홀(15)이 형성된다. 또한, 포토리소그래피 공정의 회수에 대해서는, 도 2a에 나타내는 기판(1)에 게이트 전극(2)을 형성하는 시작 공정부터 세는 것이다.In FIG. 4, the pixel electrode is directly connected to the first transparent conductive film 10 directly below the drain electrode 7. Since the process until forming the source electrode 6 and the drain electrode 7 is the same as FIG. 2A-FIG. 2D, description is abbreviate | omitted. After FIG. 2D, the SiN film 8 used as a passivation film is formed into a film by thickness of 300 nm by CVD method. It is the same as that of Example 1 so far. Thereafter, a contact hole pattern is formed by a fourth photolithography process. For example by dry etching using a mixed gas of CF 4, it is etched Mo film to the drain electrode 7 of the SiN film 8, and the lower layer. As a result, the contact hole 15 is formed. The number of photolithography steps is counted from the start step of forming the gate electrode 2 on the substrate 1 shown in FIG. 2A.

여기에서, 실시예 2는, 콘택홀(15)을 SiN막(8) 뿐만아니라, 그 하층의 Mo막으로 이루어지는 드레인 전극(7)까지도 관통시켜, 제1의 투명 도전막(10)까지 도달시키는 것에 특징을 가지고 있다. 즉, 콘택홀(15)을 가지는 SiN막(8)을 형성 후, 드레인 전극(7)에 제1의 투명 도전막(10)에 도달하는 관통공을 설치하고 있다. 관통공은, 콘택홀(15)을 통해 형성되므로, 관통공의 위치는, SiN막(15)의 콘택홀(15)과 일치하고 있다. 또한, 패시베이션막인 SiN막(8)의 재료 및 막두께 및 콘택홀(13)의 형성 방법 및 에칭 가스에 대해서는 예시한 것이며, TFT에 사용하는 그 밖의 방법, 재료 및 구성으로 하는 것이 가능한 것은 물론이다.Here, in Example 2, not only the SiN film 8 but also the drain electrode 7 made of the Mo film in the lower layer is allowed to pass through the contact hole 15 to reach the first transparent conductive film 10. It is characteristic to thing. In other words, after the SiN film 8 having the contact hole 15 is formed, a through hole reaching the first transparent conductive film 10 is formed in the drain electrode 7. Since the through hole is formed through the contact hole 15, the position of the through hole coincides with the contact hole 15 of the SiN film 15. In addition, the material, the film thickness of the SiN film 8 which is a passivation film, the formation method of the contact hole 13, and the etching gas are illustrated, and of course, it is possible to set it as the other method, material, and structure which are used for TFT. to be.

마지막에, 스퍼터링법에 의해, 제2의 투명 도전막(14)을 100nm의 두께로 성막하여, 화소 전극을 형성한다. 제2의 투명 도전막(14)은, 예를 들면 인듐과 주석 의 산화물인 ITO에 의해 형성되어 있다. 제2의 투명 도전막(14)은, 콘택홀(15)에 매설된다. 이에 따라 화소 전극이 되는 제2의 투명 도전막(14)은, 제1의 투명 도전막(10)과 접촉하고 있다. 또한, 실시예 2에서는, 화소 전극에 사용되는 제2의 투명 도전막(14)과, 제1의 투명 도전막(10)은, 같은 재료를 사용하는 것이 바람직하다. 그리고, 제5의 포토리소그래피 공정에 의해 제2의 투명 도전막(14)위에 화소 전극 패턴을 형성한다. 여기에서는, 옥살산을 사용한 에칭에 의해 화소 전극이 형성된다. 이상의 방법에 의해, 실시예 2에 따른 TFT어레이 기판이 완성된다.Finally, the second transparent conductive film 14 is formed to have a thickness of 100 nm by sputtering to form a pixel electrode. The second transparent conductive film 14 is formed of ITO, which is an oxide of indium and tin, for example. The second transparent conductive film 14 is embedded in the contact hole 15. As a result, the second transparent conductive film 14 serving as the pixel electrode is in contact with the first transparent conductive film 10. In addition, in Example 2, it is preferable that the 2nd transparent conductive film 14 used for a pixel electrode and the 1st transparent conductive film 10 use the same material. Then, a pixel electrode pattern is formed on the second transparent conductive film 14 by the fifth photolithography step. Here, a pixel electrode is formed by etching using oxalic acid. By the above method, the TFT array substrate according to Example 2 is completed.

이상과 같이, 실시예 2에서는, 화소 전극인 제2의 투명 도전막(14)은, 제1의 투명 도전막(10)과 직접 접속되어 있다.여기에서, 화소 전극의 재료인 제2의 투명 도전막(14)과 제1의 투명 도전막(10)의 재료는 동일하다. 이 때문에, 콘택의 저저항화를 도모할 수 있다. 즉, 화소 전극인 제2의 투명 도전막(14)을, 미소한 콘택 홀(15)의 측면 및 저면에서 드레인 전극(7)과 접속한다. 이에 따라 제1의 투명 도전막(10)과 직접 접촉시키는 쪽이 저항값이 낮아진다. 또한 제1의 투명 도전막(10)은, 상층의 드레인 전극(7)과 넓은 영역에서 접속하고 있다. 이 때문에, 결과적으로 제2의 투명 도전막(14)과 드레인 전극(7)과의 접촉저항이 향상된다. 또한 콘택홀(15)의 하부에서는, 드레인 전극(7)에 설치된 관통공에, 제2의 투명 도전막(14)이 매설되어 있다. 따라서, 관통공에 있어서, 제2의 투명 도전막(14)은, 드레인 전극(7)의 측면과 접촉하고 있다.As mentioned above, in Example 2, the 2nd transparent conductive film 14 which is a pixel electrode is directly connected with the 1st transparent conductive film 10. Here, 2nd transparent which is a material of a pixel electrode The material of the conductive film 14 and the 1st transparent conductive film 10 is the same. For this reason, the contact resistance can be reduced. That is, the second transparent conductive film 14 that is the pixel electrode is connected to the drain electrode 7 on the side and bottom of the minute contact hole 15. Accordingly, the resistance value is lower in the direct contact with the first transparent conductive film 10. Further, the first transparent conductive film 10 is connected to the drain electrode 7 of the upper layer in a wide area. For this reason, the contact resistance of the 2nd transparent conductive film 14 and the drain electrode 7 improves as a result. In the lower portion of the contact hole 15, a second transparent conductive film 14 is embedded in the through hole provided in the drain electrode 7. Therefore, in the through hole, the second transparent conductive film 14 is in contact with the side surface of the drain electrode 7.

이상에 의해, 실시예 2를 사용한 TFT어레이 기판은, 실시예 1에서의 효과에 더하여, 콘택의 저저항화에 의한 전기 특성향상을 얻을 수 있다. 또한, 실시예 2에 따른 포토리소그래피 공정은, 실시예 1에 따른 공정과 같은 회수이다. 즉, 포토리소그래피 공정을 늘리지 않고, 콘택의 저저항화를 실현할 수 있다.As described above, in addition to the effect of Example 1, the TFT array substrate using Example 2 can obtain an improvement in electrical characteristics by lowering the contact resistance. In addition, the photolithography process which concerns on Example 2 is the same collection | recovery as the process which concerns on Example 1. FIG. In other words, the contact resistance can be reduced without increasing the photolithography step.

여기에서, 실시예 1과 마찬가지로, 소스 전극(6) 및 드레인 전극(7)을 제1의 투명 도전막(10)과 다른 레지스트 패턴으로 에칭하고 있다. 따라서, 제1의 투명 도전막(10)이, 소스 전극(6) 및 드레인 전극(7)의 형성 영역과 동등하지 않고, 소스 전극(6)의 일부가 게이트 절연막(3)과 직접 접촉하도록 형성된다. 이것은, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)과의 형성 시기가 다르기 때문에 가능하게 된다. 또한 소스 전극(6) 및 드레인 전극(7)은, Al 또는 Al을 주성분으로 하는 합금을 사용하는 것도 가능하다. 그 결과, 콘택의 저저항화에 더하여, 저저항배선을 실현하는 것도 가능하다.Here, as in the first embodiment, the source electrode 6 and the drain electrode 7 are etched with a resist pattern different from that of the first transparent conductive film 10. Therefore, the first transparent conductive film 10 is formed so as not to be equivalent to the formation regions of the source electrode 6 and the drain electrode 7, and the part of the source electrode 6 is in direct contact with the gate insulating film 3. do. This is possible because the timing of forming the first transparent conductive film 10 and the source electrode 6 and the drain electrode 7 is different. In addition, the source electrode 6 and the drain electrode 7 can use Al or the alloy which has Al as a main component. As a result, in addition to lowering the contact resistance, it is also possible to realize low resistance wiring.

실시예Example 3. 3.

도면을 참조하여, 실시예 3에 따른 TFT어레이 기판에 대하여 설명한다. 실시예 3도, TFT어레이 기판 및 그 제조 방법에 관한 기술인 것은, 제1의 실시예와 같다. 또한, 제1의 실시예와 같은 구성요소, 기능 및 제조 순서에 대해서는, 설명을 생략한다.Referring to the drawings, a TFT array substrate according to a third embodiment will be described. Example 3 is also the technique regarding a TFT array substrate and its manufacturing method is the same as that of 1st Example. In addition, description is abbreviate | omitted about the component, function, and manufacturing procedure similar to 1st Embodiment.

도 5를 사용하여, 실시예 3에 대하여 설명한다. 도 5는, 실시예 3에 따른 TFT어레이 기판의 제조 순서의 일부를 나타낸 단면도이다. 실시예 3에 따른 TFT어레이 기판의 제조 순서는, 도 2a∼도 2c까지 실시예 1과 같다. 실시예 3에서는, 도 2d이후의 순서 대신에 도 5의 순서가 이용된다. 실시예 3에서는, 도 5에 나타내는 TFT어레이 기판의 제조 순서 및 단면구성이 특징적이다.The third embodiment will be described using FIG. 5. 5 is a cross-sectional view showing a part of the manufacturing procedure of the TFT array substrate according to the third embodiment. The manufacturing procedure of the TFT array substrate which concerns on Example 3 is the same as that of Example 1 to FIGS. 2A-2C. In Embodiment 3, the order of FIG. 5 is used instead of the order after FIG. 2D. In Example 3, the manufacturing procedure and cross-sectional structure of the TFT array substrate shown in FIG. 5 are characteristic.

도 5를 사용하여, 소스 전극(6) 및 드레인 전극(7)의 형성 이후의 TFT어레이 기판의 제조 방법에 관하여 설명한다. 그 이전의 공정은, 도 2a∼ 도 2c와 같기 때문에 설명을 생략한다. 도 2c의 상태로부터, 스퍼터링법에 의해, 제1의 포토레지스트 패턴(11)을 제거한 기판(1)위에 Mo막을 200nm의 두께로 성막한다. 그리고, 제3의 포토리소그래피 공정에 있어서, 소스 전극(6) 및 드레인 전극(7)을 형성하기 위한 제2의 포토레지스트 패턴(12)을 형성한다. 포토리소그래피 공정의 회수에 대해서는, 도 2a에 나타내는 기판(1)에 게이트 전극(2)을 형성하는 시작 공정부터 센 것이다. 여기까지는, 실시예 1과 같다.5, the manufacturing method of the TFT array substrate after formation of the source electrode 6 and the drain electrode 7 is demonstrated. Since the previous process is the same as FIG. 2A-FIG. 2C, description is abbreviate | omitted. From the state of FIG. 2C, a Mo film is formed into a film of 200 nm on the board | substrate 1 from which the 1st photoresist pattern 11 was removed by sputtering method. In the third photolithography step, the second photoresist pattern 12 for forming the source electrode 6 and the drain electrode 7 is formed. The recovery of the photolithography step is counted from the start step of forming the gate electrode 2 on the substrate 1 shown in Fig. 2A. It is the same as Example 1 so far.

여기에서, 드레인 전극(7)위의 제2의 포토레지스트 패턴(12)의 일부(포토레지스트 패턴(121)이라 칭한다)의 막두께를, 제2의 포토레지스트 패턴(12)의 다른 영역보다도 얇아지도록, 2단계 노광 기술(예를 들면 하프톤 마스크나 그레이톤 마스크 등)을 사용하여 패터닝 한다.. 즉, 2단계 노광에 의해, 제2의 포토레지스트 패턴(12)의 막두께를 2단계로 하고 있다. 그리고, 예를 들면, SF6의 혼합 가스를 사용하여, 드라이 에칭으로 Mo막을 에칭한다. 제1의 투명 도전막(10)에는, 전술한 바와 같이 불소계 원자를 포함하는 할로겐 가스에 의해 에칭되기 어려운 재료를 사용하고 있다. 따라서, 제1의 투명 도전막(10)이 에치 스토퍼 막이 된다. 따라서, 채널 영역에 있어서 반도체 능동막(4)과 오믹 콘택막(5)의 에칭을 보호하는 것이 가능하게 된다. 이에 따라 도 5a에 나타내는 구성이 된다.Here, the film thickness of a part of the second photoresist pattern 12 (called the photoresist pattern 121) on the drain electrode 7 is thinner than other regions of the second photoresist pattern 12. Patterning is performed using a two-stage exposure technique (for example, a halftone mask or a graytone mask). That is, by two-stage exposure, the thickness of the second photoresist pattern 12 is changed in two steps. Doing. Then, for example, the Mo film is etched by dry etching using a mixed gas of SF 6 . As the first transparent conductive film 10, a material that is hard to be etched by a halogen gas containing a fluorine atom is used as described above. Therefore, the first transparent conductive film 10 becomes an etch stopper film. Therefore, it is possible to protect the etching of the semiconductor active film 4 and the ohmic contact film 5 in the channel region. Thereby, it becomes the structure shown in FIG. 5A.

다음에 반도체 능동막(4)의 상부에 형성되어 있는 제1의 투명 도전막(10)을 에칭하고, 포토레지스트 패턴(121)을 제거한다. 우선, 옥살산을 사용하여 채널 영역이 되는 반도체 능동막(4)의 상부에 형성되어 있는 제1의 투명 도전막(10)을 제거한다. 그리고, HCl가스를 사용한 드라이 에칭에 의해, 반도체 능동막(4)의 상부에 형성되어 있는 오믹 콘택막(5)을 제거하는 동시에, TFT의 채널 영역을 형성한다. 그 후에 포토레지스트 패턴(121)을 애싱으로 제거한다. 즉, 하프 애싱에 의해, 제2의 포토레지스트 패턴(12)을 얇게 한다. 이에 따라 얇은 제2의 포토레지스트 패턴(121)은, 완전히 제거되어, Mo막이 노출한다. 한편, 제2의 포토레지스트 패턴(12)이 두꺼워진 부분에서는, 제2의 포토레지스트 패턴(12)이 완전히 제거되지 않고 얇아진다. 예를 들면 소스 전극(6) 위의 제2의 포토레지스트 패턴(12)은 얇아진 상태로 잔존하고 있다. 이에 따라 도 5b에 나타내는 구성이 된다Next, the first transparent conductive film 10 formed on the semiconductor active film 4 is etched to remove the photoresist pattern 121. First, the first transparent conductive film 10 formed on the semiconductor active film 4 serving as the channel region is removed using oxalic acid. Then, by dry etching using HCl gas, the ohmic contact film 5 formed on the semiconductor active film 4 is removed, and the channel region of the TFT is formed. Thereafter, the photoresist pattern 121 is removed by ashing. In other words, the second photoresist pattern 12 is thinned by half ashing. As a result, the thin second photoresist pattern 121 is completely removed to expose the Mo film. On the other hand, in the portion where the second photoresist pattern 12 is thick, the second photoresist pattern 12 is not completely removed but thinned. For example, the second photoresist pattern 12 on the source electrode 6 remains in a thinned state. Thereby, it becomes the structure shown in FIG. 5B.

다음에 드레인 전극(7)을 에칭한 후, 제2의 포토레지스트 패턴(12)을 제거한다. 처음에, 포토레지스트 패턴(121)이 제거된 영역의 드레인 전극(7)을 에칭에 의해 제거한다. 이에 따라 드레인 전극(7)의 일부가 제거된다. 따라서, 일부의 드레인 영역(42) 위에서는, 드레인 전극(7)이 제거되어, 제1의 투명 도전막(10)이 노출한다. 에칭에는, 예를 들면 인산과 질산의 혼합액을 사용한 습식 에칭을 사용한다. 그 후에 제2의 포토레지스트 패턴(12)을 제거한다. 이에 따라 도 5c에 나타내는 구성이 된다. 이상과 같이, 막두께가 얇은 포토레지스트 패턴(121)을 형성함으로써, 드레인 전극(7)의 일부를 제거하는 것이 가능하게 된다. 또한, 전술한 방법을 사용함으로써, 포토레지스트 공정이 늘어나지 않는다.Next, after the drain electrode 7 is etched, the second photoresist pattern 12 is removed. First, the drain electrode 7 in the region where the photoresist pattern 121 has been removed is removed by etching. As a result, part of the drain electrode 7 is removed. Therefore, the drain electrode 7 is removed on a part of the drain region 42, and the first transparent conductive film 10 is exposed. For etching, for example, wet etching using a mixture of phosphoric acid and nitric acid is used. Thereafter, the second photoresist pattern 12 is removed. As a result, the configuration shown in FIG. 5C is obtained. As described above, a part of the drain electrode 7 can be removed by forming the photoresist pattern 121 having a thin film thickness. In addition, by using the above-described method, the photoresist process does not increase.

여기에서, 실시예 1과 마찬가지로, 소스 전극(6),및 드레인 전극(7)을 제1의 투명 도전막(10)과 다른 레지스트 패턴으로 에칭하고 있다. 따라서, 제1의 투명 도전막(10)이, 소스 전극(6) 및 드레인 전극(7)의 형성 영역과 동등하지 않고, 소스 전극(6)의 일부가 게이트 절연막(3)과 직접 접촉하도록 형성된다. 이것은, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)의 형성 시기가 다르기 때문에 가능하다.Here, as in the first embodiment, the source electrode 6 and the drain electrode 7 are etched with a resist pattern different from that of the first transparent conductive film 10. Therefore, the first transparent conductive film 10 is formed so as not to be equivalent to the formation regions of the source electrode 6 and the drain electrode 7, and the part of the source electrode 6 is in direct contact with the gate insulating film 3. do. This is possible because the timing of forming the first transparent conductive film 10 and the source electrode 6 and the drain electrode 7 is different.

다음에 콘택홀을 가지는 SiN막(8)을 형성하고, 드레인 전극(7)과 화소 전극을 접속한다. 이 공정에 대해서, 이하에 상세히 설명한다. 실시예 3에서는, 콘택홀(16)은, 드레인 전극(7)을 제거한 영역에 형성한다. 즉, 실시예 3에서는, 화소 전극이 드레인 전극(7)과 직접 접속하지 않고, 투명 도전막(10)을 통해 접속하는 것에 특징을 가지고 있다.Next, a SiN film 8 having a contact hole is formed, and the drain electrode 7 and the pixel electrode are connected. This step will be described in detail below. In the third embodiment, the contact hole 16 is formed in the region where the drain electrode 7 is removed. In other words, in the third embodiment, the pixel electrode is connected directly through the transparent conductive film 10 without being directly connected to the drain electrode 7.

우선, CVD법에 의해, 패시베이션막이 되는 SiN막(8)을 300nm의 두께로 성막한다. 그 후에 제4의 포토리소그래피 공정으로 콘택홀 패턴을 형성한다. 예를 들면CF4의 혼합 가스를 사용한 드라이 에칭에 의해 SiN막(8)을 에칭하고, 콘택홀(16)을 형성한다. 콘택홀(16)은, 드레인 전극(7)이 제거된 영역에 형성된다. 즉, 콘택홀(16)의 주변개소에서는, 드레인 전극(7)이 제거되고 있다. 여기에서, 실시예 3에서는, 실시예 2와 같이 Mo막을 콘택홀을 통해 에칭하지 않는다. 이 때문에, 콘택홀(16)을 미세하게 형성하기 쉽다는 효과가 있다. 즉, 콘택홀(16)을 작게 한 경우에도, 확실하게 접속할 수 있다. 패시베이션막의 재료 및 막두께 및 콘택홀(16)의 형성 방법 및 에칭 가스에 대해서는, 예시한 것이며, TFT어레이 기판에 사용하는 그 밖의 방법 재료 및 구성으로 하는 것이 가능한 것은 물론이다.First, the SiN film 8 which becomes a passivation film is formed into a film by thickness of 300 nm by CVD method. Thereafter, a contact hole pattern is formed by a fourth photolithography process. For example, the SiN film 8 is etched by dry etching using a CF 4 mixed gas to form a contact hole 16. The contact hole 16 is formed in the region from which the drain electrode 7 is removed. That is, the drain electrode 7 is removed in the peripheral part of the contact hole 16. Here, in the third embodiment, the Mo film is not etched through the contact hole as in the second embodiment. For this reason, there exists an effect that it is easy to form the contact hole 16 minutely. That is, even when the contact hole 16 is made small, it can reliably connect. The material and film thickness of the passivation film, the formation method of the contact hole 16, and the etching gas are illustrated, and of course, it is possible to set it as the other method material and structure used for a TFT array substrate.

마지막으로 스퍼터링법에 의해, 제2의 투명 도전막(17)을 100nm의 두께로 성막하여, 화소 전극을 형성한다. 제2의 투명 도전막(17)은, 예를 들면 인듐과 주석의 산화물인 ITO에 의해 형성되어 있다. 또한, 실시예 3에서는, 실시예 2와 같이, 화소 전극에 사용되는 제2의 투명 도전막(17)과 제1의 투명 도전막(10)은, 같은 재료를 사용하는 것이 바람직하다. 제5의 포토리소그래피 공정에 의해 제2의 투명 도전막(17)위에 화소 전극 패턴을 형성하고, 옥살산을 사용한 에칭에 의해 화소 전극이 형성된다. 이상의 방법에 의해, 실시예 3에 따른 TFT어레이 기판이 완성된다.Finally, the second transparent conductive film 17 is formed to a thickness of 100 nm by the sputtering method to form a pixel electrode. The second transparent conductive film 17 is formed of, for example, ITO which is an oxide of indium and tin. In the third embodiment, as in the second embodiment, it is preferable that the second transparent conductive film 17 and the first transparent conductive film 10 used for the pixel electrode use the same material. A pixel electrode pattern is formed on the second transparent conductive film 17 by the fifth photolithography step, and the pixel electrode is formed by etching using oxalic acid. By the above method, the TFT array substrate according to Example 3 is completed.

이와 같이, 실시예 3에서는, Mo막 위에, 제2의 포토레지스트 패턴(12)을, 2단계 노광에 의해 형성한다. 여기에서, 제2의 포토레지스트 패턴(12)은, SiN막(8)의 콘택홀(16)이 형성되는 콘택홀부에 있어서 막두께가 얇아진다. 즉, 콘택홀부에서는, 다른 장소와 비교하여 막두께가 얇은 제2의 포토레지스트 패턴(121)이 형성된다. 그리고, 제2의 포토레지스트 패턴(12)을 통해 Mo막을 드라이 에칭한다. 여기에서는, 소스 전극(6)의 패턴이 형성된다. 드라이 에칭후, 제2의 포토레지스트 패턴(12)의 일부를 애싱 한다. 이에 따라 막두께가 얇은 제2의 포토레지스트 패턴(121)이 제거된다. 따라서, 콘택홀부에 있어서 드라이 에칭된 Mo막이 노출한다. 그리고, Mo막을 에칭하고, 제1의 투명 도전막(10)을 노출시키고 있다. 이에 따라 드레인 영역(42)상의 일부분에서 Mo막이 에칭되어, 드레인 전극(7)의 패턴이 형성된다.As described above, in Example 3, the second photoresist pattern 12 is formed on the Mo film by two-step exposure. Here, the second photoresist pattern 12 is thin in the contact hole portion in which the contact hole 16 of the SiN film 8 is formed. That is, in the contact hole portion, the second photoresist pattern 121 having a thin film thickness as compared with other places is formed. Then, the Mo film is dry etched through the second photoresist pattern 12. Here, the pattern of the source electrode 6 is formed. After the dry etching, a part of the second photoresist pattern 12 is ashed. As a result, the second photoresist pattern 121 having a thin film thickness is removed. Therefore, the Mo film dry-etched in the contact hole part is exposed. Then, the Mo film is etched to expose the first transparent conductive film 10. As a result, the Mo film is etched in a portion on the drain region 42 to form a pattern of the drain electrode 7.

이상과 같이, 실시예 3에서는, 드레인 전극(7)과 화소 전극인 제2의 투명 도 전막(17)이, 직접 접속하지 않고 제1의 투명 도전막(10)을 통해 접속한다. 그러나, 제2의 투명 도전막(17)과 제1의 투명 도전막(10)의 재료는 동일하며, 또한 제1의 투명 도전막(10)은, 상층에 형성되는 드레인 전극(7)과 넓은 영역에서 접속하고 있다. 따라서, 제2의 투명 도전막(17)과 드레인 전극(7)이 직접 접속하지 않아도, 실시예 2와 같이, 콘택의 저저항화를 도모할 수 있다.As described above, in the third embodiment, the drain electrode 7 and the second transparent conductive film 17 serving as the pixel electrode are connected through the first transparent conductive film 10 without being directly connected. However, the material of the 2nd transparent conductive film 17 and the 1st transparent conductive film 10 is the same, and the 1st transparent conductive film 10 is wider than the drain electrode 7 formed in the upper layer. You are connecting in the area. Therefore, even if the second transparent conductive film 17 and the drain electrode 7 are not directly connected, the contact resistance can be reduced as in the second embodiment.

또한, 실시예 3에서는, 콘택홀(16)을 형성할 때, 드레인 전극(7)을 에칭할 필요가 없다. 이 때문에, 콘택홀을 미세하게 형성할 수 있다는 효과를 얻을 수 있다. 즉, 콘택홀(16)을 가지는 SiN막(8)이 형성되기 전에, 드레인 전극(7)의 일부분을 에칭하고, 제1의 투명 도전막(10)을 노출시키고 있다. 실시예 3에 따른 포토리소그래피 공정은, 제1 및 실시예 2에 따른 공정과 같은 회수이다. 즉, 포토리소그래피 공정을 늘리지 않고, 콘택의 저저항화를 실현할 수 있으며, 또한 콘택홀을 미세가공할 수 있다.In addition, in Embodiment 3, when forming the contact hole 16, it is not necessary to etch the drain electrode 7. For this reason, the effect that a contact hole can be formed fine can be acquired. That is, before the SiN film 8 having the contact hole 16 is formed, a part of the drain electrode 7 is etched to expose the first transparent conductive film 10. The photolithography process according to Example 3 is the same number of times as the process according to the first and the second example. That is, the contact resistance can be reduced and the contact hole can be finely processed without increasing the photolithography process.

여기에서, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)과의 형성 영역이 다르다. 이것은, 전술한 바와 같이 종래기술(특허문헌 2)과는 다르고, 소스 전극(6) 및 드레인 전극(7)의 형성 시기가 제1의 투명 도전막(10)과 다르기 때문이다. 따라서, 제1의 투명 도전막(10)이, 소스 전극(6) 및 드레인 전극(7)의 형성 영역과 동등하지 않고, 소스 전극(6)의 일부가 게이트 절연막(3)과 직접 접촉하도록 형성된다.Here, the formation region of the first transparent conductive film 10 and the source electrode 6 and the drain electrode 7 is different. This is because, as described above, the formation time of the source electrode 6 and the drain electrode 7 is different from that of the first transparent conductive film 10, unlike in the prior art (Patent Document 2). Therefore, the first transparent conductive film 10 is formed so as not to be equivalent to the formation regions of the source electrode 6 and the drain electrode 7, and the part of the source electrode 6 is in direct contact with the gate insulating film 3. do.

또한, 소스 전극(6) 및 드레인 전극(7)은, Al 또는 Al을 주성분으로 하는 합금을 사용하는 것도 가능하다. 그 결과, 콘택의 저저항화에 더하여, 저저항 배선을 실현하는 것도 가능하다.In addition, the source electrode 6 and the drain electrode 7 can also use Al or the alloy which has Al as a main component. As a result, in addition to lowering the contact resistance, it is also possible to realize low resistance wiring.

또한, 본 발명은, 상기의 각 실시예에 한정되는 것은 아니다. 본 발명의 범위에 있어서, 상기의 실시예의 각 요소를, 당업자라면 용이하게 생각할 수 있는 내용으로 변경, 추가, 변환할 수 있다.In addition, this invention is not limited to said each Example. Within the scope of the present invention, each element of the above-described embodiments may be changed, added, or transformed into contents that can be easily conceived by those skilled in the art.

본 발명에 의하면, 이상과 같은 구성에 의해, 뛰어난 특성을 가지는 TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치를 제공할 수 있다.According to the present invention, a TFT array substrate having excellent characteristics, a manufacturing method thereof, and a display device using the same can be provided by the above-described configuration.

Claims (16)

소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판이며,A TFT array substrate having a channel region disposed between a source region and a drain region, 기판 위에 형성된 게이트 전극과,A gate electrode formed on the substrate, 상기 게이트 전극을 덮도록 형성된 게이트 절연막과,A gate insulating film formed to cover the gate electrode; 상기 게이트 절연막을 통해 상기 게이트 전극위에 설치된 반도체층과,A semiconductor layer provided on the gate electrode through the gate insulating film; 상기 반도체층의 소스 영역 위에 설치된 금속막을 가지는 소스 전극과,A source electrode having a metal film provided on the source region of the semiconductor layer; 상기 반도체층의 드레인 영역 위에 설치된 금속막을 가지는 드레인 전극과,A drain electrode having a metal film provided over the drain region of the semiconductor layer; 상기 소스 전극과 소스 영역 사이 및 상기 드레인 전극과 드레인 영역 사이에 배치된 투명 도전막을 구비하고,A transparent conductive film disposed between the source electrode and the source region and between the drain electrode and the drain region, 상기 반도체층의 상기 투명 도전막으로부터 비어져 나온 부분의 단면이 순 테이퍼 형상인 것을 특징으로 하는 TFT어레이 기판.A TFT array substrate, wherein a cross section of a portion protruding from the transparent conductive film of the semiconductor layer is in a forward tapered shape. 제 1항에 있어서,The method of claim 1, 상기 기판상을 덮도록 형성된 패시베이션막 위에, 상기 드레인 전극과 접속된 화소 전극을 더 가지는 것을 특징으로 하는 TFT어레이 기판.And a pixel electrode connected to the drain electrode on the passivation film formed to cover the substrate. 제 2항에 있어서,The method of claim 2, 상기 패시베이션막에 설치된 콘택홀을 통해 상기 드레인 전극의 일부가 제거되어, 상기 화소 전극과 상기 투명 도전막이 직접 접속되어 있는 것을 특징으로 하는 TFT어레이 기판.A portion of the drain electrode is removed through a contact hole provided in the passivation film, so that the pixel electrode and the transparent conductive film are directly connected. 제 2항 또는 제 3항에 있어서,The method of claim 2 or 3, 상기 화소 전극과 상기 투명 도전막은, 같은 재료인 것을 특징으로 하는 TFT어레이 기판.And said pixel electrode and said transparent conductive film are made of the same material. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1, 2 or 3, 상기 반도체층은, 비정질 실리콘인 것을 특징으로 하는 TFT어레이 기판.The semiconductor layer is a TFT array substrate, characterized in that the amorphous silicon. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1, 2 or 3, 상기 소스 전극 및 드레인 전극이, Ti, Ta, Mo, Al 및 이들을 주성분으로 하는 합금의 적어도 하나를 포함하는 것을 특징으로 하는 TFT어레이 기판.And the source electrode and the drain electrode include at least one of Ti, Ta, Mo, Al, and alloys containing these as main components. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항에 기재된 TFT어레이 기판을 사용한 것을 특징으로 하는 표시장치.The TFT array substrate in any one of Claim 1, 2, or 3 was used. The display apparatus characterized by the above-mentioned. 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판의 제조 방법이며,A method of manufacturing a TFT array substrate having a channel region disposed between a source region and a drain region, 기판위에 게이트 전극을 형성하는 공정과,Forming a gate electrode on the substrate; 상기 게이트 전극 위에 게이트 절연막, 반도체층 및 투명 도전막을 연속하여 성막하는 공정과,Continuously forming a gate insulating film, a semiconductor layer, and a transparent conductive film on the gate electrode; 상기 투명 도전막위에 형성된 제1의 포토레지스트 패턴을 사용하여 상기 투명 도전막을 섬 형상으로 에칭하는 공정과,Etching the transparent conductive film into an island shape using a first photoresist pattern formed on the transparent conductive film; 상기 제1의 포토레지스트 패턴과 상기 투명 도전막의 적층 마스크를 사용하여 상기 반도체층을 에칭하는 공정과,Etching the semiconductor layer using a lamination mask of the first photoresist pattern and the transparent conductive film; 상기 제1의 포토레지스트패턴을 제거하여 상기 투명 도전막을 포함하는 기판위에 금속막을 성막한 후, 제2의 포토레지스트 패턴을 사용하여 상기 금속막을 드라이 에칭하여 상기 투명 도전막 위에 소스 전극 및 드레인 전극을 형성하는 공정과,After removing the first photoresist pattern to form a metal film on the substrate including the transparent conductive film, dry etching the metal film using a second photoresist pattern to form a source electrode and a drain electrode on the transparent conductive film. Forming process, 상기 반도체층의 채널 영역 위에 형성된 상기 투명 도전막을 에칭하는 공정과, 채널 영역을 형성하는 공정을 가지는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.And a step of etching the transparent conductive film formed over the channel region of the semiconductor layer, and forming a channel region. 제 8항에 있어서,The method of claim 8, 상기 채널 영역을 형성한 후, 상기 기판위에 콘택홀을 가지는 패시베이션막을 형성하는 공정과,Forming a passivation film having a contact hole on the substrate after forming the channel region; 상기 콘택홀을 가지는 패시베이션막 위에, 이 콘택홀을 통해 상기 투명 도전막과 직접 접속하는 화소 전극을 형성하는 공정을 더 구비하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.And forming a pixel electrode directly connected to the transparent conductive film through the contact hole, on the passivation film having the contact hole. 제 9항에 있어서,The method of claim 9, 상기 콘택홀부에 노출하는 드레인 전극을 형성하는 금속막을, 콘택홀을 드라이 에칭으로 형성할 때, 일괄로 에칭하여 형성하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.A metal film for forming a drain electrode exposed to the contact hole portion is formed by etching in a batch when the contact hole is formed by dry etching. 제 8항 또는 제 9항에 있어서,The method according to claim 8 or 9, 상기 소스 전극 및 상기 드레인 전극을 형성하는 공정에,In the step of forming the source electrode and the drain electrode, 상기 금속막위에, 상기 패시베이션막에 콘택홀이 형성되는 콘택홀부에 있어서 막두께가 얇아지는 제2의 포토레지스트 패턴을 2단계 노광에 의해 형성하는 공정과,Forming a second photoresist pattern on the metal film, the second photoresist pattern having a thin film thickness, in a contact hole portion in which a contact hole is formed in the passivation film by two-step exposure; 상기 제2의 포토레지스트 패턴을 통해 상기 금속막을 에칭하는 공정과, 채널 영역위에 형성된 상기 투명 도전막을 에칭하는 공정과,Etching the metal film through the second photoresist pattern, etching the transparent conductive film formed on the channel region; 상기 제2의 포토레지스트 패턴의 일부를 애싱 하고, 상기 콘택홀부에 있어서 상기 금속막을 노출시키는 공정과,Ashing a portion of the second photoresist pattern and exposing the metal film in the contact hole portion; 상기 노출된 금속막을 에칭하여, 상기 콘택홀부의 상기 투명 도전막을 노출시키는 공정과, 채널 영역을 형성하는 공정이 포함되어 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.Etching the exposed metal film to expose the transparent conductive film of the contact hole portion, and forming a channel region. 제 9항에 있어서,The method of claim 9, 상기 화소 전극과 상기 투명 도전막에, 같은 재료를 사용하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.The same material is used for the said pixel electrode and the said transparent conductive film, The manufacturing method of the TFT array substrate characterized by the above-mentioned. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,The method according to any one of claims 8, 9 or 10, 상기 반도체층이, 비정질 실리콘이며,The semiconductor layer is amorphous silicon, 염소 혹은 불소를 포함하는 가스를 가지는 드라이 에칭 또는 불소화산(fluorinated acid)을 가지는 에칭액을 사용한 습식 에칭에 의해 에칭되고 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.A method of manufacturing a TFT array substrate, which is etched by dry etching having a gas containing chlorine or fluorine or wet etching using an etching solution having fluorinated acid. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,The method according to any one of claims 8, 9 or 10, 상기 소스 전극 및 드레인 전극에, Ti, Ta, Mo, Al 및 그것들을 주성분으로 하는 합금의 적어도 하나가 포함되어 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.A method for manufacturing a TFT array substrate, characterized in that the source electrode and the drain electrode contain at least one of Ti, Ta, Mo, Al, and an alloy containing them as a main component. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,The method according to any one of claims 8, 9 or 10, 상기 투명 도전막을 에칭하는 공정에서는, 상기 투명 도전막의 단부가 상기 제1의 포토레지스트 패턴 단부로부터 후퇴하도록 사이드 에칭하고,In the process of etching the said transparent conductive film, side etching is carried out so that the edge part of the said transparent conductive film may retreat from the said 1st photoresist pattern edge part, 상기 반도체층을 에칭하는 공정에서는 상기 반도체층의 단면이 순 테이퍼 모양이 되도록 에칭하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.In the step of etching the semiconductor layer, the step of etching the semiconductor layer so as to have a forward tapered shape, characterized in that the TFT array substrate manufacturing method. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,The method according to any one of claims 8, 9 or 10, 상기 금속막을 드라이 에칭하는 에칭 가스에, 염소 혹은 불소를 포함하는 가스가 이용되고 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.A method of manufacturing a TFT array substrate, wherein a gas containing chlorine or fluorine is used as an etching gas for dry etching the metal film.
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