KR20040027405A - 클럭드 인버터, ｎａｎｄ, ｎｏｒ 및 시프트 레지스터 - Google Patents

클럭드 인버터, ｎａｎｄ, ｎｏｒ 및 시프트 레지스터 Download PDF

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KR20040027405A
KR20040027405A KR1020030066474A KR20030066474A KR20040027405A KR 20040027405 A KR20040027405 A KR 20040027405A KR 1020030066474 A KR1020030066474 A KR 1020030066474A KR 20030066474 A KR20030066474 A KR 20030066474A KR 20040027405 A KR20040027405 A KR 20040027405A
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미츠아키 오사메
아야 안자이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

트랜지스터(TFT)는 제조 공정이나 사용할 기판의 차이에 의해 발생하는 게이트 길이 및 게이트 폭 및 게이트 절연막의 막두께 편차 등에 기인하여 그 문턱값 전압에 편차가 발생한다. 이를 해결하기 위해 본 발명에 따르면 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터를 갖는 보상 회로를 포함하는 클럭드 인버터가 제공된다. 이 클럭드 인버터에 있어서는 제 3 트랜지스터와 제 4 트랜지스터의 게이트들이 서로 접속되고, 제 3 트랜지스터와 제 4 트랜지스터의 드레인들이 각기 제 1 트랜지스터의 게이트에 접속되고, 제 1 트랜지스터와 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고, 제 2 트랜지스터의 소스가 제 2 전원에 전기 접속되고, 제 3 트랜지스터의 소스에 입력된 신호의 진폭이 제 1 전원과 제 2 전원간의 전위차보다 작게 되어 있다.

Description

클럭드 인버터, ＮＡＮＤ, ＮＯＲ 및 시프트 레지스터{CLOCKED INVERTER, NAND, NOR AND SHIFT REGISTER}
본 발명은 클럭드 인버터(clocked inverter) 에 관한 것이다. 또한, 본 발명은 클럭드 인버터를 단위회로로서 구성한 시프트 레지스터에 관한 것이다. 또한, 본 발명은 NAND, NOR 등의 전기 회로에 관한 것이다.
최근 액정 표시 장치나 발광 장치 등의 표시 장치는 휴대기기의 수요 증가로 인해 활발히 개발이 추진되고 있다. 특히 절연체상에 다결정 반도체(폴리실리콘)에 의해 형성된 트랜지스터를 이용하여 화소 및 구동회로(이하, 내부 회로로 표기)를 일체로 형성하는 기술은 소형화 및 저소비전력화에 크게 기여하므로 활발히 개발이 진행되고 있다. 절연체 상에 형성된 내부회로는 FPC 등을 통해 콘트롤러 IC 등(이하 외부 회로로 표기)과 접속되어 그 동작이 제어된다.
내부회로의 전원전위는 통상 10V 정도이며, 외부회로를 구성하는 IC는 내부회로보다 낮은 전원전위로 동작하기 때문에 통상 3V 정도의 진폭을 갖는 신호를 작성한다. 이 3V 정도의 진폭을 갖는 신호를 이용하여 내부회로를 정확하게 동작시키기 위해 각 단에 레벨 시프트부를 배치한 구성의 시프트 레지스터가 있다(특허문헌 1: 일본 특허공개공보 제2000-339985호)
도 11(A)는 클럭드 인버터의 회로도, 도 11(B)는 클럭드 인버터의 로직심볼, 도 11(C)는 NAND의 회로도, 도 11(D)는 NOR의 회로도를 나타낸다.
내부회로에서 레벨 시프트를 수행하고자 하는 경우에는 구동 회로의 점유 면적의 증대, 파형의 지연이나 저하로 인해 주파수 특성의 열화 등의 문제가 야기된다. 또한 특허 문헌 1과 같이 전류 구동형의 시프트 레지스터를 사용하면 TFT 특성의 인접간 편차를 억제시킬 필요가 있다. 또한 외부회로에 레벨 시프터를 배치하면 IC 등의 부품수의 증가로 인해 케이스의 대형화, 제작 비용의 증가, 레벨 시프터에 의한 소비전력의 증가 등의 문제가 발생한다. 따라서 3V 정도의 진폭을 갖는 신호를 레벨 시프트하지 않고 이용하는 것이 바람직하다.
또한 TFT는 제조 공정이나 사용할 기판의 차이에 의해 발생하는 게이트 길이 및 게이트 폭 및 게이트 절연막의 막두께 편차 등에 기인하여 그 문턱값 전압에 편차가 발생하여 상정하고 있던 값과 다른 경우가 있다. 이 경우 「1」과 「0」의 두개의 논리 레벨을 사용하는 디지털 회로에서는 3V정도의 작은 진폭의 신호를 이용할 경우 문턱값 편차의 영향을 받아 정확하게 동작하지 않는 경우가 발생한다.
따라서 본 발명은 상술한 실정을 감안하여 외부회로에 레벨 시프터를 배치하지 않고 상기 시프트 레지스터를 제공함으로써 케이스의 소형화, 제작비용의 삭감,소비전력의 삭감을 실현하는 것을 과제로 한다. 또한 내부회로에 레벨 시프터를 배치하지 않고 상기 시프트 레지스터를 제공함으로써 CK의 파형 지연이나 저하의 문제, 내부 회로에 배치되는 전원선의 전압 강하의 문제를 해결하고, 내부회로에서의 구동회로의 점유면적의 소형화, 소비전력의 삭감, 고주파수 동작을 실현하는 것을 과제로 한다.
또한, 본 발명은 TFT의 특성 편차에 의한 영향을 완화하여 정확하게 동작을 수행하는 클럭드 인버터, 시프트 레지스터를 제공하는 것을 과제로 한다. 또한, 본 발명은 종래의 NAND 회로, NOR 회로에 비해 저입력 부하이며 고출력 능력을 갖는 NAND 회로, NOR 회로을 제공하는 것을 과제로 한다.
도 1(A) 내지 도 1(D)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트이고,
도 2(A) 내지 도 2(D)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트이고,
도 3(A) 내지 도 3(D)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트이고,
도 4(A) 내지 도 4(D)는 NAND의 회로도 및 타이밍 챠트이고
도 5(A) 내지 도 5(D)는 NOR의 회로도 및 타이밍 챠트이고,
도 6(A) 및 도 6(B)는 시프트 레지스터의 1단에 대한 회로도이고,
도 7(A) 및 도 7(B)는 시프트 레지스터의 1단에 대한 회로도이고,
도 8(A) 내지 도 8(C)는 패널을 도시한 도면이고,
도 9(A) 내지 도 9(H)는 본 발명에 따른 전자기기를 도시한 도면이고,
도 10(A) 및 도 10(B)는 마스크 레이아웃에 대한 도면 및 그의 상면 사진을 나타낸 것이고,
도 11(A) 내지 도 11(D)는 클럭드 인버터, NAND, NOR의 회로도이고,
도 12(A) 및 도 12(B)는 시프트 레지스터의 1단에 대한 회로도이다.
** 도면의 주요 부분에 대한 부호의 설명 **
10, 16: 인버터
11, 12, 13, 14a, 15a, 14b, 15b: TFT
19a: 보상 회로
17: 클럭드 인버터
상기의 과제를 달성할 수 있도록 본 발명에 따르면 다음의 수단을 이용한다.
본 발명에 따르면 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터를 갖는 보상 회로를 포함하고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 게이트들이 서로 접속되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 드레인들이 각기 상기 제 1 트랜지스터의 게이트에 접속되고, 상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고, 상기 제 2 트랜지스터의 소스가 제 2 전원에 전기 접속되고, 상기 제 3 트랜지스터의 소스에 입력된 신호의 진폭이 상기 제 1 전원과 상기 제 2 전원간의 전위차보다 작은 것을 특징으로 하는 클럭드 인버터가 제공된다.
본 발명의 상기 클럭 인버터에 따르면, 상기 제 1 전원은 고전위 전원이고, 상기 제 2 전원은 저전위 전원이고, 상기 제 1 트랜지스터와 상기 제 4 트랜지스터는 각기 P형 트랜지스터이고, 상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 각기 N형 트랜지스터이다.
본 발명의 상기 클럭 인버터에 따르면, 상기 제 1 전원은 저전위 전원이고, 상기 제 2 전원은 고전위 전원이고, 상기 제 1 트랜지스터와 상기 제 4 트랜지스터는 각기 N형 트랜지스터이고, 상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 각기 P형 트랜지스터이다.
본 발명에 따르면, 병렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 직렬로 접속된 제 3 트랜지스터와, 직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고, 상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 게이트들이 서로 접속되고, 상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 드레인들이 각기 상기 제 3 트랜지스터의 게이트에 접속되고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스들이 각기 고전위 전원에 전기 접속되고, 상기 제 3 트랜지스터와 상기 제 5 트랜지스터의 소스들이 각기 저전위 전원에 전기 접속되고, 상기 제 4 트랜지스터의 소스, 그리고 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 그리고 상기 제 5 트랜지스터의 각 게이트에 입력된 신호의 진폭이 상기 고전위 전원과 상기 저전위 전원간의 전위차보다 작은 것을 특징으로 하는 NAND가 제공된다.
본 발명에 따르면, 병렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 직렬로 접속된 제 3 트랜지스터와, 직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고, 상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 게이트들이 서로 접속되고, 상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 드레인들이 각기 상기 제 3 트랜지스터의 게이트에 접속되고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스들이 각기 저전위 전원에 전기 접속되고, 상기 제 3 트랜지스터와 상기 제 5 트랜지스터의 소스들이 각기 고전위 전원에 전기 접속되고, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 그리고 상기 제 5 트랜지스터의 각 게이트 및 상기 제 4 트랜지스터의 소스에 입력된 신호의 진폭이 상기 고전위 전원과 상기 저전위 전원간의 전위차보다 작은 것을 특징으로 하는 NOR가 제공된다.
본 발명에 따르면, 직렬로 접속된 제 1 트랜지스터 내지 제 3 트랜지스터를 갖는 클럭드 인버터와, 직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고, 상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고, 상기 제 3 트랜지스터의 소스가 제 2 전원에 전기 접속되고, 상기 제 1 트랜지스터의 게이트가 상기 보상 회로의 출력 단자에 접속되고, 제 n번째 단에 배열된 상기 보상 회로의 입력 단자에는 제 (n-1)번째 단에서 발생된 펄스가 입력되고, 제 n번째 단에 배열된 상기 제 4 트랜지스터의 소스에는 제 (n-2)번째 단에서 발생된 펄스 또는 클럭 신호가 입력되는 것을 특징으로 하는 시프트 레지스터가 제공된다.
상기의 구조를 갖는 본 발명은 TFT의 문턱값의 편차의 영향을 완화시킬 수 있고, 회로의 전원 전압 진폭보다 작은 전압 진폭을 갖는 신호를 레벨 시프트시키지 않고 동작을 실현할 수 있고, 고주파수 동작 및 저전압 동작을 수행할 수 있는 클럭드 인버터와 시프트 레지스터를 제공한다. 또한, 저입력 부하와 고출력 능력을 갖는 NAND와 NOR를 제공한다.
또한, 외부회로에 레벨 시프터를 배치하지 않기 때문에, 케이스의 소형화, 제작비용의 삭감, 소비전력의 삭감이 실현된다. 또한, 내부회로에 레벨 시프터를 배치하지 않고 상기 시프트 레지스터를 제공함으로써 CK의 파형 지연이나 저하의 문제, 내부 회로에 배치되는 전원선의 전압 강하의 문제가 해결되고, 내부회로에서의 구동회로의 점유면적의 소형화, 소비전력의 삭감, 고주파수 동작이 실현된다.
상기 클럭드 인버터는 도 11(A) 내지 도 11(D)에 도시된 형태로 국한되지 않고, 도 11(A)에 도시된 클럭드 인버터를 개조하여 클럭 신호가 직접 입력되지 않게 한 형태, 일례로 도 1(A)의 클럭드 인버터(10), 도 2(A)의 클럭드 인버터(10), 도 2(C)의 클럭드 인버터(10), 도 3(A)의 클럭드 인버터(10 및 17), 도 3(C)의 클럭드 인버터(10 및 17), 그리고 도 2(A)의 클럭드 인버터(10 및 17)도 가능하다.
(실시 형태 1)
본 발명의 실시 형태에 대해 도 1(A) 내지 도 1(D)를 참조하여 설명한다. 여기서는 일 예로서 CK의 H레벨의 신호는 5V, L레벨의 신호는 2V, VDD(고전위 전원)는 7V, VSS(저전위 전원)는 0V로 한다. 즉 CK의 진폭은 3V, 전원 전압 진폭은 7V로 한다.
본 발명의 제 1 구성에 대해 도 1(A)를 참조하여 설명한다. 도 1(A)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도를 도시했다. 각 단은 직렬로 접속된 TFT(11 내지 13)을 구비한 클럭드 인버터(10), 직렬로 접속된 TFT(14a 및 15a)를 구비한 보상 회로(19a), 인버터(16) 및 클럭드 인버터(17)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고, 각 단에는 CK 및 CKB의 신호가 교대로 입력된다.
TFT(11)의 게이트에는 클럭 신호선이 접속되어 CK가 입력된다. TFT(12)의 게이트에는 스타트펄스 또는 제 (n-1)번째 단에 배치된 클럭드 인버터(16)의 출력인 신호 S, TFT(14a, 15a)의 게이트에는 신호 S의 반전신호인 신호 SB, TFT(14a)의 소스에는 제 (n-2)번째 단에 배치된 클럭드 인버터(10)의 출력이 입력된다. 또한 도면에서 제 (n-2)번째 단에 배치된 클럭드 인버터(10)의 출력은 "2단전 신호"로 표기한다.
본 발명에서는 보상 회로(19)에서 서로 접속된 TFT(14a, 15a)의 게이트를 입력단자로 하고 서로 접속된 TFT(14a, 15a)의 드레인을 출력단자로 한다.
이하, 도 1(B)의 타이밍챠트에 따라 동작을 설명한다. 도 1(B)에서는 클럭신호의 반주기를 "T"로 표기하고 여기서는 기간 T1, T2에서의 동작에 대해 설명한다.
기간 T1에 있어서, 2단전의 신호는 VSS, 신호 S는 VDD, 신호 SB는 VSS, CK는 H레벨(5V)이므로 TFT(12)는 오프, TFT(14a)는 온, TFT(15a)는 오프, TFT(13)는 오프된다. 이 때 VDD가 인버터(16)와 클럭드 인버터(17)에 의해 구성된 루프에 의해유지되어 출력 OUT으로 VDD가 출력된다.
이 후, 기간 T1에서 기간 T2로 진행하면 2단전의 신호가 VSS에서 VDD로 절환된다. 신호 S는 VDD, 신호 SB는 BSS, CK는 L레벨(2V)이다. 이에 따라 TFT(12)는 오프, TFT(14a)는 온, TFT(15a)는 오프된다. 이 경우 TFT(13)의 게이트에 입력되는 신호는 VDD로 절환되고 TFT(13)는 오프에서 온으로 절환된다. 그러면 출력 OUT으로 VSS가 출력된다. 본 발명에서는 신호가 VDD에서 VSS로 변화하는 동작을 "하강"이라 부른다.
이어서 본 발명의 제 2 구성에 대해 도 1(C)를 참조하여 설명한다. 도 1(C)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도가 도시된다. 상기 제 1 구성과의 차이점은 직렬로 접속된 TFT(14b 및 15b)를 구비한 보상 회로(19b)가 TFT(11)의 게이트에 접속되는 점, P형 TFT(12)를 삭제하여 N형 TFT(18)가 배치되는 점, TFT(15b)의 소스에는 제 (n-2)번째 단에 배치된 클럭드 인버터(10)의 출력이 입력되는 점, TFT(18)의 게이트에는 신호(S)가 입력되는 점, TFT(13)의 게이트에는 클럭신호선이 접속되고, CK가 입력되는 점이다.
이하, 기간 T1, T2에서의 동작을 도 1(D)의 타이밍 챠트에 의해 설명한다. 단 제 2 구성의 동작은 상기한 제 1 구성의 설명에 준하므로 간단히 설명한다.
기간 T1에서 출력 OUT으로 VSS가 입력된다. 기간 T1에서 기간 T2로 진행하여 2단전의 신호가 VDD에서 VSS로 절환된다. 이에 의해 2단전의 신호가 TFT(11)의 게이트에 입력되고 TFT(11)는 온된다. 한편 TFT(18)는 오프이므로 출력 OUT으로 VDD가 출력된다. 본 발명에서는 신호가 VSS에서 VDD로 변화하는 동작을 "상승"이라고 부른다.
상기 제 1 구성을 갖는 본 발명은 하강에 매우 효과적이며 또한 상기한 제 2 구성을 갖는 본 발명은 상승에 매우 효과적으로서, 이하의 (1)의 효과를 갖는다.
(1) 도 1(A)에서의 TFT(14a), 도 1(C)에서의 TFT(15b)의 소스에 CK를 그대로 입력하는 경우 그 진폭이 작기때문에 상기 TFT가 조기에 온되는 문제가 발생해 왔다. 더욱 상세하게는 도 1(B)의 170, 도 1(D)의 171로 도시한 바와 같은 파형의 신호가 생성되는 문제가 발생해 왔다. 누설 전류가 클 때에는 펄스가 시프트하지 않게 된다. 그러나 본 발명에서는 2단전의 신호를 이용함으로써 상기 TFT가 조기에 온되지 않고 원하는 타이밍으로 온시킬 수 있다.
또한 상기 제 1 또는 제 2 구성을 갖는 본 발명은 상기 (1) 이외에도 이하의 (2), (3)의 유리한 효과를 나타낸다.
(2) 통상, 클럭드 인버터는 직렬로 연결된 두개의 N형 TFT와, 직렬로 접속된 두개의 P형 TFT를 합하여 4개의 TFT에 의해 구성된다. 그리고 종래에는 온 전류를 확보하기 위해 상기 직렬로 접속된 2개의 TFT의 게이트폭(W)은 크게 설정되었다. 그 결과 전체적으로 부하가 커 고주파 동작에 장애가 되어 왔다. 그러나 본 발명은 더블게이트의 TFT(직렬로 접속된 2개의 TFT)를 싱글게이트의 TFT로 바꿀 수 있다. 예를 들면 도 1(A)의 구성에서는 종래 직렬로 접속된 2개의 N형 TFT의 배치가 필요했으나 본 발명에서는 1개의 TFT(13)에 의해 구성된다. 그 결과 본 발명에서는 TFT의 게이트 폭을 크게 설정할 필요가 없고, 또한 TFT의 사이즈를 작게할 수 있으므로 고집적화가 가능해진다. 또한 그 게이트(게이트 용량)를 부하로 하는 소자의 부담을 경감하여 전체적으로도 부하가 작아지므로 고주파 동작이 가능해진다.
(3) 또한 직렬로 접속된 동일한 도전형의 2개의 TFT는 그 전류능력(파워)이 약했다. 그러나 본 발명에서는 더블게이트의 TFT를 싱글게이트의 TFT로 변경할 수 있으므로 구성하는 TFT의 전류 능력을 강하게 할 수 있다. 예를 들어 도 1(A)의 구성에서는 N형 TFT(13), 도 1(C)의 구성에서는 P형 TFT(11)의 전류 능력을 강하게 할 수 있다. 여기서, 전류 능력은 K = μCoxW/2L로 정의된다. 이에 있어서, K는 전류 능력, μ는 케리어 이동도, Cox는 단위 면적당 게이트 절연막의 용량, W는 채널 폭, L은 채널 길이이다.
상술한 바와 같이 도 1(A)의 구성은 하강, 상승에 대단히 효과적이다. 그러나 도 1(A) 및 도 1(B)에 있어서, 기간 T3으로 진행하면 S가 VSS, SB가 VDD, CK가 H레벨이 되고, TFT(12)가 온, TFT(13)가 오프, TFT(11)가 그 문턱값에 의해 온 또는 오프된다. 만약 TFT(11)의 문턱값이 원하는 값보다 낮을 경우 TFT(11)가 온되어 시프트 레지스터가 정확한 동작을 수행하지 않는 경우가 있다.
이에 기간 T3에 있어서 출력 OUT이 VSS의 유지에 효과적인 구성을 본 발명의 제 3 구성으로서 제안한다.
본 발명의 제 3 구성에 대해 도 2(A)를 참조하여 설명한다. 도 2(A)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(11 및 13)를 구비한 클럭드 인버터(10), 직렬로 접속된 TFT(14a 및 15a)를 구비한 보상 회로(19a), TFT(14b 및 15b)를 구비한 보상회로(19b), 인버터(16), TFT(22 내지 25)를 구비한 클럭드 인버터(17)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속 접속하여 구성되고, 각 단에는 CK 및 CKB가 교대로 입력된다. 도 2(A)의 구성과 상기 도 1(A)의 구성의 차이는, TFT(12)가 삭제되고, TFT(11)의 게이트에 보상 회로(19b)의 출력, 보상 회로(19b)의 입력에 SB, TFT(14b)의 소스에 VDD, TFT(15b)의 소스에 CK가 각각 접속되고, TFT(24) 및 TFT(25)의 전류능력이 높아지도록 채널폭이 크게 설정되어 있는 점이다.
기간 T1, T2에서의 도 2(A)의 구성의 동작을 도 2(B)의 타이밍 챠트에 의해 설명한다.
기간 T1에서는, 2단전의 신호는 VDD, 신호 SB는 VSS, 클럭신호 CK는 L레벨이므로 TFT(14a)는 온, TFT(15a)는 오프, TFT(13)는 온, TFT(14b)는 온, TFT(15b)는 오프, TFT(11)은 오프한다. 따라서 출력 OUT으로 VSS가 출력된다.
이어서 기간 T2에서, 2단전의 신호는 VDD, 신호 SB는 VDD, 클럭신호 CK는 H레벨이므로 TFT(13)는 오프, TFT(11)은 온 또는 오프한다. 이 때 출력 OUT의 VSS가 인버터(16)와 클럭드 인버터(17)에 의해 구성된 루프에 의해 유지되어 출력 OUT으로 VSS가 계속 출력된다. 또한 본 발명에서는 기간 T2에서의 동작을 "유지"라 부른다. 본 구성은 유지에 매우 효과적으로서, 이하에는 기간 T2에서의 유지 동작에 대해 더욱 상세히 설명한다.
기간 T2에 있어서, 신호 SB는 VDD(7V)이다. TFT(15b)는 신호 SB가 VDD(7V), CK가 H레벨(5V)인 조건하에서는 그 VGS는 2V가 된다.
이 때 TFT(15b)의 문턱값 전압(｜VTH｜)이 2V 이하이면 TFT(15b)는 온되어 CK(H레벨, 5V)가 TFT(11)의 게이트로 입력된다. TFT(11)는 그 문턱값 전압에 따라 온 또는 오프가 결정된다.
가령 TFT(11)가 온되면 출력 OUT로부터 VDD를 출력하려고 한다. 그러나 VSS를 유지하는 클럭드 인버터(17)의 TFT(24) 및 TFT(25)의 전류 능력이 높아지도록 설정되어 있으므로 결과적으로는 VSS가 출력되어 논리적으로 정확한 동작을 수행한다. 이는 도 2(B)의 타이밍 챠트중의 파형(172)에 나타낸 바와 같이 출력 OUT에서 출력되는 신호가 정확하게 유지되지 않아 원하는 타이밍보다 조기에 VSS에서 VDD로 절환되는 것을 방지한다.
또한 상기와 같이 정확한 동작을 수행했다 할지라도 오프하고자 하는 P형 TFT(11)가 온되어 있으므로 VDD-VSS사이에 누설 전류가 흐르게 되어 소비 전류가 증가하는 문제가 발생한다. 이와 같은 경우에는 도 2(A)에 도시한 바와 같이 TFT(14b 및 15b)의 게이트에 인버터(20, 21)를 접속시킬 수 있다. 이에 의해 도 2(B)의 파형(174)에 도시한 바와 같이 신호(SB)를 지연시킬 수 있기 때문에 TFT(15b)가 온되는 타이밍을 지연시켜 결과적으로 누설 전류가 흐르는 타이밍을 지연시킬 수 있다. 또한 접속할 인버터의 개수는 논리가 달라지지 않는 한 특별히 한정되지 않으나 지연의 정도는 CK의 반주기 이하로 설정한다.
한편 TFT(11) 또는 TFT(15b)의 문턱값 전압(｜VTH｜)이 2V 이상이면 TFT(15b)는 온되지 않아 누설 전류는 발생하지 않는다. 누설 전류의 발생을 방지할 수 있으면 소비 전류는 증가하지 않는다. 또한 출력 OUT 에 출력되는 신호의파형이 원하는 타이밍 보다 빨리 상승하는 경우가 발생하지 않아 안정적인 파형의 신호를 생성한다.
또한 도 1(C) 및 (D)의 기간 T3에 있어서도 N형 TFT(15b)의 문턱값이 원하는 값보다 낮아 온되고 출력 OUT를 VDD로 유지할 수 없어 시프트 레지스터가 정확한 동작을 수행하지 않는 경우가 있다.
이에 기간 T3에 있어서 출력 OUT의 VDD의 유지에 효과적인 구성을 본 발명의 제 4 구성으로서 제안한다.
본 발명의 제 4 구성에 대해 도 2(C)를 참조하여 설명한다. 도 2(C)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도를 도시한다. 상기한 제 2 구성과의 차이점은 TFT(18)가 삭제되고, TFT(13)의 게이트에 보상 회로(19a)의 출력, 보상 회로(19a)의 입력에 SB, TFT(14a)의 소스에 CK, TFT(15a)의 소스에 VSS가 각각 접속되고, TFT(22) 및 TFT(23)의 전류능력이 높아지도록 채널폭이 크게 설정되어 있는 점이다.
이하, 기간 T1, T2에 대해 도 2(D)의 타이밍 챠트에 의해 설명한다. 단 도 2(C)의 구성의 동작은 상술한 도 2(A)의 구성의 동작에 설명에 준하므로 간단히 설명한다.
기간 T1에서는, 2단전의 신호는 VSS, 신호 SB는 VDD, 클럭신호 CK는 H레벨이므로 TFT(14b)는 오프, TFT(15b)는 온, TFT(11)는 온된다. 따라서 출력 OUT으로 VDD가 출력된다.
이어서 기간 T2에서, 2단전의 신호는 VSS, 신호 SB는 VSS, 클럭신호 CK는 L레벨이므로 TFT(11)는 오프, TFT(13)은 온 또는 오프된다. 이 때 출력 OUT은 인버터(16)와 클럭드 인버터(17)에 의해 구성된 루프에 의해 VDD로 유지되어 출력 OUT으로 VDD가 계속 출력된다. 또한 본 발명은 유지에 매우 효과적으로서, 이하에는 기간 T2에서의 유지 동작에 대해 더욱 상세히 설명한다.
기간 T2에 있어서, 신호 SB는 VSS(0V)이다. 또한 TFT(14a)는 신호 SB가 VSS(0V), CK가 L레벨(2V)인 조건하에서는 그 VGS는 2V가 된다.
이 때 TFT(14a)의 문턱값 전압(｜VTH｜)이 2V 이하이면 TFT(14a)는 온되어 CK(L레벨, 2V)가 TFT(13)의 게이트로 입력된다. TFT(13)는 그 문턱값 전압에 따라 온 또는 오프가 결정된다.
가령 TFT(11)가 온되면 출력 OUT으로 VSS를 출력하려고 한다. 그러나 VDD를 유지하는 클럭드 인버터(17)의 TFT(22) 및 TFT(23)의 전류 능력이 높아지도록 설정되어 있으므로 결과적으로는 논리적으로 정확한 동작을 수행한다. 이는 도 2(D)의 타이밍 챠트중의 파형(173)에 나타낸 바와 같이 출력 OUT에서 출력되는 신호가 정확하게 유지되지 않아 원하는 타이밍보다 빨리 VDD에서 VSS로 절환되는 것을 방지한다.
또한 상기와 같이 정확한 동작을 수행했다 할지라도 오프하고자 하는 N형 TFT(13)가 온되어 있으므로 VDD-VSS사이에 누설 전류가 흐르게 되어 소비 전류가 증가하는 문제가 발생한다. 이와 같은 경우에는 도 2(C)에 도시한 바와 같이 TFT(14a 및 15a)의 게이트에 인버터(20, 21)를 접속시킬 수 있다. 이에 의해 도 2(D)의 파형(175)에 도시한 바와 같이 신호(SB)를 지연시킬 수 있기 때문에 P형TFT(15a)가 온되는 타이밍을 지연시켜 결과적으로 누설 전류가 흐르는 타이밍을 지연시킬 수 있다. 또한 접속할 인버터의 개수는 논리가 달라지지 않는 한 특별히 한정되지 않으나 지연의 정도는 CK의 반주기 이하로 설정한다.
한편 TFT(13) 또는 TFT(14a)의 문턱값 전압(｜VTH｜)이 2V 이상이면 TFT(13)는 온되지 않아 누설 전류는 발생하지 않는다. 누설 전류의 발생을 방지할 수 있으면 소비 전류는 증가하지 않는다. 또한 출력 OUT에서 출력되는 신호의 파형이 원하는 타이밍 보다 빨리 온되는 경우가 발생하지 않아 안정적인 파형의 신호를 생성한다.
이상을 정리하면 상기 제 3 또는 제 4 구성을 갖는 본 발명은 유지에 매우 효과적이므로 이하의 (4), (5)의 효과를 나타낸다.
(4) 도 2(A)의 구성에서는 TFT(15b), 도 2(C)의 구성에서는 TFT(14a)의 문턱값 전압(｜VTH｜)이 원하는 값(2V) 이하인 경우에는 보상 회로(19a 또는 19b)의 입력단자에 복수의 인버터를 접속시킬 수 있다. 이에 의해 상기 TFT의 문턱값 전압이 원하는 값 이하일지라도 누설 전류가 발생하는 타이밍을 지연시킬 수 있다.
(5) 또한 종래에는 오프하고자 하는 TFT가 온되기 때문에 VDD-VSS사이에 누설 전류가 흘러 소비 전류가 증가하는 문제가 발생해 왔다. 예를 들면 도 2(A)의 구성에서는 P형 TFT(11), 도 2(C)의 구성에서는 N형 TFT(13)를 원래는 오프하고자 했으나 온되어 있다. 그러나 본 발명에서는 도 2(A)의 구성에서는 TFT(11) 또는 TFT(15b), 도 2(C)의 구성의 경우에는 TFT(13) 또는 TFT(14a)의 문턱값 전압(｜VTH｜)이 원하는 값(2V) 이상인 경우라면 누설 전류의 발생을 억제할 수 있다.
또한 상기 제 3 또는 제 4의 구성을 갖는 본 발명은 제 1 및 제 2 구성과 마찬가지로 상기한 (2), (3)의 유리한 효과를 나타낸다.
그러나 도 2(A) 및 도 2(B)에 있어서 예를 들어 TFT(11)가 온되어도 논리적으로 정확한 동작을 수행하기 위해 유지용 클럭드 인버터내 TFT(24, 25)의 전류 능력를 높아지도록 설정하고 있다. 이 때문에 기간 T2에서 기간 T3으로 진행하여 CK가 L레벨으로 변하여도 출력 OUT이 VDD까지 변화되지 못하고 결과적으로 시프트레지스트가 정확한 동작을 수행하지 않는 경우가 있다.
이에 유지 기간에 있어서도 출력 OUT의 안정적인 파형을 얻고 또한 기간 T2에서 T3으로의 상승에 효과적인 구성을 본 발명의 제 5 구성으로서 제안한다.
본 발명의 제 5 구성에 대해 도 3(A)를 참조하여 설명한다. 도 3(A)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(11 및 13)를 구비한 클럭드 인버터(10), TFT(14a 및 15a)를 구비한 보상 회로(19a), TFT(14b 및 15b)를 구비한 보상 회로(19b), 인버터(16), 직렬로 접속된 TFT(22 내지 24)를 구비한 클럭드 인버터(17), N형 TFT(34)와 아날로그스위치(35)를 구비한 보상 회로(19c)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고, 각 단에는 CK 및 CKB가 교대로 입력된다. 도 2(A)와의 상이점은, 유지용 클럭드 인버터(17) 내의 TFT(25)가 삭제되고, TFT(24)의 게이트에 보상 회로(19c)의 출력이 접속되어 있는 점, 보상 회로(19c)의 TFT(34)의 게이트 및 아날로그스위치(35)의 P형 TFT측의 게이트에는 인버터(16)의 입력(즉, 클럭드 인버터(10)의 출력)이 접속되어 있는점, 아날로그 스위치(35)의 N형 TFT측의 게이트의 입력에는 인버터(16)의 출력이 접속되어 있는 점, TFT(34)의 소스에는 VSS가 접속되어 있는 점, 아날로그스위치(35)의 소스에는 CK가 접속되어 있는 점이다.
TFT(22)의 게이트에는 클럭 신호선이 접속되고 CKB가 입력된다. TFT(23)의 게이트에는 인버터(16)의 출력이 입력된다. 또한 TFT(24)의 전류능력은 크게 설정되어 있다. 더욱 상세하게는 TFT(24)의 W24(게이트 폭)/L(게이트 길이)과 TFT(11)의 W11/L을 W24/L:W11/L=x:y로 하면 y=1, x≥1로 설정된다.
기간 T1 내지 T3에서의 동작을 도 3(B)의 타이밍 챠트에 의해 설명한다. 기간 T1에 있어서, 클럭드 인버터(10)에서는 VSS가 출력된다.
이하, 기간 T2에서의 동작에 대해 설명한다. 클럭드 인버터(17)에서, TFT(22)의 게이트에는 CKB(L레벨, 2V)가 입력되어 온된다. TFT(23)의 게이트에는 출력 OUT의 반전 신호(VDD)가 입력되어 오프된다. TFT(34)의 게이트에는 출력 OUT(VSS)가 입력되어 오프된다. TFT(24)의 게이트에는 아날로그스위치(35)를 통해 CK(H레벨, 5V)가 입력되어 온된다. 이 때 TFT(23)가 오프되고 TFT(24)가 온되어 있으므로 VSS가 출력된다.
또한 클럭드 인버터(10)에 있어서, TFT(11)는 온 또는 오프이다. 가령 TFT(11)가 온인 경우라도 TFT(24)의 전류능력은 높으므로 기간 T2에서는 안정적으로 VSS가 출력된다.
그리고 기간 T2에서 T3으로 진행함에 있어 클럭드 인버터(10)의 출력은 정확히 VSS에서 VDD로 절환되는 것이 바람직하다. 그러나 N형 TFT(24)의 전류능력이 높기 때문에 도 3(B)의 타이밍 챠트중의 파형(176)으로 나타낸 바와 같이 VSS에서 VDD로의 절환이 불가능하여 시프트 레지스터가 정확한 동작을 수행하지 않는 경우가 발생한다. 그러나 본 발명에서는 상기와 같은 경우가 발생하지 않도록 이하의 수단을 강구한다.
클럭드 인버터(10)에서는 기간 T2에서 T3으로 진행함에 있어, 그 출력을 VSS(0V)에서 VDD(7V)로 절환하려고 한다. 그러나 클럭드 인버터(17)가 갖는 N형 TFT(24)의 전류 능력은 크기 때문에 TFT(11)에 걸리는 ｜VGS｜가 2V에서 5V로 절환되고 VDD를 출력 OUT에 출력하고자 하나, 출력을 OV로부터 7V까지 상승시킬 수 없는 경우가 있다. 이렇게 되면 인버터(16)의 출력도 0V가 되지 않기 때문에 유지용 클럭드 인버터(17)에는 7V가 계속 입력되어 TFT(23)와 TFT(24)의 온, 오프가 바뀌지 않고 출력 OUT으로 VSS(0V)가 계속 출력되어 시프트 레지스터는 정확한 동작을 수행하지 않는다.
그러나 본 발명에서는 클럭드 인버터(10)의 출력이 VSS(0V)로부터 VDD(7V)로변하지 않아도 TFT(11)에 걸리는 VGS가 2V에서 5V로 바뀌는 순간, 출력 OUT이 TFT(34)의 문턱값 이상 변화하면 TFT(34)가 온되고 TFT(24)를 강제적으로 오프시킬 수 있다. 이렇게 되면 TFT(11)는 TFT(24)의 영향을 받지 않고 출력 OUT을 VDD까지 상승시킬 수 있다. 또한 출력 OUT의 상승은 원하는 타이밍에서 수행된다. 또한 이 때 TFT(35)를 아날로그스위치로 치환하면 CK의 L레벨이 TFT(24)의 게이트에 입력된다. TFT(24)의 문턱값이 2V 이상이면 오프시키고 가령 문턱값이 2V 이하에서온시켜도 ｜VGS｜가 5V에서 2V로 되므로 유지하는 힘이 약해져 출력 OUT이 쉽게 변화하게 된다.
또한 TFT(24)의 전류 능력은 문턱값에도 기인하므로 N형 TFT의 문턱값이 낮고 TFT(24)의 전류 능력이 높을 수록 동일 극성의 TFT(34)의 문턱값도 낮은 것으로 여겨져 출력 OUT의 변화가 적어도 온된다. 반대로 TFT(34)의 문턱값이 높아도 그 경우에는 TFT(24)의 문턱값도 높고 유지하는 능력은 약하므로 문제없이 동작한다.
이상을 정리하면 상기 제 5의 구성을 갖는 본 발명은 유지와 상승에 매우 효과적으로서, 이하의 (6), (7)의 효과를 나타낸다.
(6) 본 발명에서는 클럭드 인버터(17)가 갖는 N형 TFT(24)의 전류 능력을 크게 설정한다. 인버터(16)와 클럭드 인버터(17)로 구성되는 루프에 의해 VSS를 유지하는 경우, TFT(24)의 전류능력이 크므로 안정적으로 VSS를 출력할 수 있다.
(7) 또한 클럭드 인버터(10)의 출력이 VSS에서 VDD로 변하는 상승에 있어서, 클럭드 인버터(17)가 갖는 N형 TFT(24)의 전류 능력이 커 상승되지 않고 정확한 동작을 수행하지 않는 경우가 발생한다. 그러나 이 상승의 티이밍은 클럭드 인버터(10)를 갖는 P형 TFT(11)에 의해 결정되고, TFT(11)의 VGS가 변하는 순간 출력 OUT이 변화하면 N형 TFT(34)는 그 문턱값을 초과한 시점에서 온된다. 이에 따라 출력 OUT은 정확히 상승할 수가 있다.
또한 도 2(C) 및 도 2(D)에서도 마찬가지로 기간 T2에서 기간 T3으로 진행하고 CK가 H레벨로 변하여도 출력 OUT이 VSS까지 변화되지 못하고 결과적으로 시프트 레지스터가 정확한 동작을 수행하지 않는 경우가 있다.
이에 유지 기간에서도 출력 OUT의 안정적인 파형을 얻고 또한 기간 T2에서 T3으로의 하강에 효과적인 구성을 본 발명의 제 6 구성으로서 제안한다.
이하, 본 발명의 제 6 구성에 대해 도 3(C)를 참조하여 설명한다. 도 3(C)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(11 및 13)를 구비한 클럭드 인버터(10), TFT(14a 및 15a)를 구비한 보상 회로(19a), TFT(14b 및 15b)를 구비한 보상 회로(19b), 인버터(16), 직렬로 접속된 TFT(23 내지 25)를 구비한 클럭드 인버터(17), P형 TFT(37)와 아날로그스위치(35)를 구비한 보상 회로(19d)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고, 각 단에는 CK 및 CKB가 교대로 입력된다. 도 2(C)와의 상이점은, 유지용 클럭드 인버터(17) 내의 TFT(22)가 삭제되고, TFT(23)의 게이트에 보상 회로(19d)의 출력이 접속되어 있는 점, 보상 회로(19d)의 P형 TFT(37)의 게이트 및 아날로그스위치(35)의 N형 TFT측의 게이트에는 인버터(16)의 입력(즉, 클럭드 인버터(10)의 출력)이 접속되어 있는 점, 아날로그 스위치(35)의 P형 TFT측의 게이트에는 인버터(16)의 출력이 접속되어 있는 점, TFT(37)의 소스에는 VDD가 접속되어 있는 점, 아날로그스위치(35)의 소스에는 CK가 접속되어 있는 점이다.
TFT(25)의 게이트에는 클럭 바 신호선이 접속되고 CK가 입력된다. TFT(37)의 게이트에는 클럭드 인버터(10)의 출력 OUT이 입력된다. 또한 TFT(23)의 전류능력은 커지도록 설정되어 있다. 더욱 상세하게는 TFT(23)의 W23(게이트 폭)/L(게이트 길이)과 TFT(13)의 W13/L은 W23/L:W13/L=x:y로 하면 y=1, x≥1로 설정된다.
기간 T1 내지 T3에서의 동작을 도 3(D)의 타이밍 챠트에 의해 설명한다. 기간 T1에 있어서, 클럭드 인버터(10)에서는 VDD가 출력된다.
이하, 기간 T2에서의 동작에 대해 설명한다. 클럭드 인버터(17)에서, TFT(25)의 게이트에는 CKB(H레벨, 5V)가 입력되어 온된다. TFT(24)의 게이트에는 출력 OUT의 반전 신호(VSS)가 입력되어 오프된다. TFT(37)의 게이트에는 출력 OUT(VDD)가 입력되어 오프된다. TFT(23)의 게이트에는 아날로그스위치(35)를 통해 CK(L레벨, 2V)가 입력되어 온된다. 이 때 TFT(24)가 오프되고 TFT(23)가 온되어 있으므로 VDD가 출력된다.
또한 클럭드 인버터(10)에 있어서, TFT(13)는 온 또는 오프이다. 가령 TFT(13)가 온인 경우라도 TFT(23)의 전류능력은 높으므로 기간 T2에서는 안정적으로 VDD가 출력된다.
그리고 기간 T2에서 T3으로 진행함에 있어 클럭드 인버터(10)의 출력은 정확히 VDD에서 VSS로 절환되는 것이 바람직하다. 그러나 P형 TFT(23)의 전류능력이 높기 때문에 도 3(D)의 타이밍 챠트중의 파형(177)에 나타낸 바와 같이 VDD에서 VSS로의 절환이 불가능하여 시프트 레지스터가 정확한 동작을 수행하지 않는 경우가 발생한다. 그러나 본 발명에서는 상기와 같은 경우가 발생하지 않도록 이하의 수단을 강구한다.
클럭드 인버터(10)에서는 기간 T2에서 T3으로 진행함에 있어, 그 출력을VDD(0V)에서 VSS(7V)로 절환하려고 한다. 그러나 클럭드 인버터(17)가 갖는 P형 TFT(23)의 전류 능력은 크기 때문에 TFT(13)에 걸리는 VGS가 2V에서 5V로 절환되고 VSS를 출력 OUT에 출력하고자 하나, 7V로부터 0V까지 하강시킬 수 없는 경우가 있다. 이렇게 되면 인버터(16)의 출력도 7V가 되지 않기 때문에 유지용 클럭드 인버터(17)에는 0V가 계속 입력되어 TFT(23)와 TFT(24)의 온, 오프가 바뀌지 않고 출력 OUT으로 VDD(7V)가 계속 출력되어 시프트 레지스터는 정확한 동작을 수행하지 않는다.
그러나 본 발명에서는 클럭드 인버터(10)의 출력이 VDD(7V)로부터 VSS(0V)로 변하지 않아도 TFT(13)에 걸리는 VGS가 2V에서 5V로 바뀌는 순간, 출력 OUT의 출력이 TFT(37)의 문턱값 이상 변화하면 TFT(37)가 온되고 TFT(23)를 강제적으로 오프시킬 수 있다. 이렇게 되면 TFT(13)는 TFT(23)의 영향을 받지 않고 출력 OUT의 출력을 VSS까지 하강시킬 수 있다. 또한 출력 OUT의 하강은 원하는 타이밍에서 수행된다. 또한 이 때 TFT(35)를 아날로그스위치로 치환하면 CK의 H레벨이 TFT(23)의 게이트에 입력된다. TFT(23)의 문턱값이 2V 이상이면 오프되고 가령 문턱값이 2V 이하에서 온되어도 ｜VGS｜가 5V에서 2V로 되므로 유지하는 힘이 약해져 출력 OUT의 출력이 쉽게 변화하게 된다.
또한 TFT(23)의 전류 능력은 문턱값에도 기인하므로 P형 TFT의 문턱값이 낮고 TFT(23)의 전류 능력이 높을 수록 동일 극성의 TFT(37)의 문턱값도 낮은 것으로 여겨져 출력 OUT의 변화가 적어도 온된다. 반대로 TFT(37)의 문턱값이 높아도 그 경우에는 TFT(23)의 문턱값도 높고 유지하는 능력은 약하므로 문제없이 동작한다.
이상을 정리하면 상기 제 6의 구성을 갖는 본 발명은 유지와 하강에 매우 효과적으로서, 이하의 (8), (9)의 효과를 나타낸다.
(8) 본 발명에서는 클럭드 인버터(17)가 갖는 TFT(23)의 전류 능력을 크게 설정한다. 인버터(16)와 클럭드 인버터(17)로 구성하는 루프에서 VSS를 유지하는 경우, TFT(23)의 전류능력이 크므로 안정적으로 VDD를 출력할 수 있다.
(9) 또한 클럭드 인버터(10)의 출력이 VDD에서 VSS로 변화는 하강에 있어서, 클럭드 인버터(17)를 갖는 P형 TFT(23)의 전류 능력이 커 하강되지 않고 정확한 동작을 수행하지 않는 경우가 발생한다. 그러나 이 하강의 티이밍은 클럭드 인버터(10)를 갖는 N형 TFT(13)에 의해 결정되고, TFT(13)의 VGS가 변하는 순간 출력 OUT의 출력이 변화하면 P형 TFT(23)는 그 문턱값을 초과한 시점에서 온된다. 이에 따라 출력 OUT의 출력을 정확히 하강시킬 수가 있다.
(실시 형태 2)
도 1(A) 내지 도 1(D), 도 2(A) 내지 도 2(D), 도 3(A) 내지 도 3(D)를 참조하여 상술한 제 1 내지 제 6 구성은 자유롭게 조합하여 이용할 수 있다. 여기서는 조합한 경우의 일 예에 대해 도 6(A) 및 도 6(B), 그리고 도 7(A) 및 도 7(B)를 참조하여 설명한다. 또한 도면에서 신호 S는 스타트 펄스 또는 제 (n-1)번째 단에 배치된 클럭드 인버터(16)의 출력이고, 신호 SB는 신호 S의 반전 신호에 대응한다. 또한, "2단전 신호"란 제 (n-2)번째 단에 배치된 클럭드 인버터(10)의 출력에 대응한다.
도 6(A)는 제 3 구성(도 2(A))과 제 5 구성(도 3(A))을 조합했을 때의 회로도이다. 도 6(A)에는 제 n번째 단에 배치된 시프트레지터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(71 내지 73)를 구비한 클럭드 인버터(10), 인버터(16), 직렬로 접속된 TFT(74 및 75)를 구비한 클럭드 인버터(17), 직렬로 접속된 TFT(76 및 77), 인버터(78 및 79), TFT(80), 아날로그스위치(81)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고 각 단에는 CK 및 CKB가 교대로 입력된다.
도 6(B)는 제 2 구성(도 1(C))과 제 4 구성(도 2(C))과 제 6 구성(도 3(C))을 조합했을 때의 회로도이다. 도 6(B)에는, 제 n번째 단에 배치된 시프트레지터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(91 내지 93)를 구비한 클럭드 인버터(10), 인버터(16), 직렬로 접속된 TFT(94 및 95)를 구비한 클럭드 인버터(17), 직렬로 접속된 TFT(96 및 97), 직렬로 연결된 인버터(98 및 99), 인버터(120 및 121), P형 TFT(122), 아날로그스위치(123)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고 각 단에는 CK 및 CKB가 교대로 입력된다.
도 7(A)는 제 4 구성(도 2(C))과 제 6 구성(도 3(C))을 조합했을 때의 회로도이다. 도 7(A)에는, 제 n 단에 배치된 시프트레지터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(131 내지 133)를 구비한 클럭드 인버터(10), 인버터(16), TFT(134 및 135)를 구비한 클럭드 인버터(17), 직렬로 접속된 TFT(136 및 137), 인버터(138 및 139), P형 TFT(140), 아날로그스위치(141)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고 각 단에는 CK 및 CKB가 교대로 입력된다.
도 7(B)는 제 1 구성(도 1(A))과 제 3 구성(도 2(A))과 제 5 구성(도 3(A))을 조합했을 때의 회로도이다. 도 7(B)에는, 제 n번째 단에 배치된 시프트레지터의 구성 소자들에 대한 회로도를 도시한다. 각 단은 직렬로 접속된 TFT(151 내지 153)를 구비한 클럭드 인버터(10), 인버터(16), 직렬로 접속된 TFT(154 및 155)를 구비한 클럭드 인버터(17), 직렬로 접속된 TFT(156 및 157), 직렬로 연결된 인버터(158 및 159), 인버터(160 및 161), N형 TFT(162), 아날로그스위치(163)로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고 각 단에는 CK 및 CKB가 교대로 입력된다.
또한 상술한 제 1 내지 제 6 구성을 조합하여 이용할 때에는 동작에 지장이 없는 한 불필요한 TFT는 삭제할 수도 있다. 실제로 도 6(A), 도 7(B)의 구성에서는 도 3(A)에서의 TFT(22)를 삭제하고, 도 6(B), 도 7(A)의 구성에서는 도 3(C)에서의 TFT(25)를 삭제하고 있다. 마찬가지로 동작에 지장이 없다면 필요에 따라 TFT를 추가하여 배치할 수도 있다.
(실시 형태 3)
본 발명의 실시 형태에 대해 도 10(A) 및 도 10(B)를 참조하여 설명한다.
상술한 도 6(B)의 회로도에서의 평면 레이아웃도(상면도)를 도 10(A)에 도시했다. 또한 실제로 제조한 패널을 광학현미경으로 확대한 사진을 도 10(B)에 나타냈다.
도 10(A) 및 도 10(B)에 도시한 부호는 도 6(B)와 대응하고 있으므로 상세한설명은 생략하기로 한다. 또한 도면에서 P형 TFT(16a)와 N형 TFT(16b)는 인버터(16)를 구성한다. 또한 P형 TFT(123a)와 N형 TFT(123b)는 아날로그스위치(123)를 구성한다.
도 10에서 TFT(94)의 W(게이트 폭)는 크게 설정되어 있다. 가령 TFT(94)와 직렬로 접속시킨 동일 사이즈의 또 다른 TFT의 배치가 필요한 경우에는 레이아웃 면적이 확대되는 문제가 있다. 그러나 본 발명에서는 W를 크게 설정한 TFT로는 TFT(94)의 하나만을 배치하면 되므로 레이아웃 면적의 확대를 억제할 수 있다.
(실시 형태 4)
상기와 달리 본 발명의 실시 형태에 대해 도 4(A) 내지 도 4(D) 및 도 5(A) 내지 도 5(D)를 참조하여 설명한다.
본 발명의 NAND에 대해 도 4(A) 내지 도 4(D)를 참조하여 설명한다. 도 4(A)에는 NAND의 회로도를 도시하고 병렬로 접속된 P형 TFT(51, 52), N형 TFT(54), 직렬로 접속된 P형 TFT(55) 및 N형 TFT(56)를 구비한 보상 회로(19)를 갖는다. TFT(51) 의 게이트에는 Vin1, TFT(52)의 게이트 및 TFT(55)의 소스에는 Vin2, TFT(55 및 56)의 게이트에는 Vin1의 반전신호, 즉, VinB1이 입력된다.
상기 NAND의 동작을 도 4(B)의 타이밍 챠트에 따라 설명한다. 기간 T1에 있어서 Vin1은 H레벨, VinB1은 L레벨, Vin2는 L레벨이므로 TFT(51)는 오프, TFT(52)는 온, TFT(55)는 온, TFT(56)은 오프된다. 또한 TFT(55)를 통해 Vin2(L레벨)가 TFT(54)에 입력되어, 이 TFT(54)는 오프된다. 그리고 출력 OUT은 VDD로 된다. 기간 T2에 있어서, Vin1은 H레벨, VinB1은 L레벨, Vin2는 H레벨이므로 TFT(51)는오프, TFT(52)는 오프, TFT(55)는 온, TFT(56)은 오프된다. 또한 TFT(55)를 통해 VinB1(L레벨)이 TFT(54)에 입력되DJ, 이 TFT(54)는 온된다. 그리고 출력 OUT은 VSS로 된다.
기간 T3에 있어서 Vin1은 L레벨, VinB1은 H레벨, Vin2는 H레벨이므로 TFT(51)는 온, TFT(52)는 오프, TFT(55)는 오프, TFT(56)은 온된다. 또한 TFT(56)를 통해 VSS가 TFT(54)에 입력되고, TFT(54)는 오프된다. 그리고 출력 OUT은 VDD로 된다. 기간 T4에 있어서, Vin1은 L레벨, VinB1은 H레벨, Vin2는 L레벨이므로 TFT(51)는 온, TFT(52)는 온, TFT(55)는 오프, TFT(56)은 온된다. 또한 TFT(56)를 통해 VSS가 TFT(54)에 입력되DJ, TFT(54)는 오프된다. 그리고 출력 OUT은 VDD로 된다.
이어서 상기 구성에 있어서, TFT(55) 대신에 아날로그 스위치(57)를 배치한 경우를 도 4(C)에 나타냈다. 도 4(C)의 구성은 도 4(D)의 타이밍 챠트에 따라 동작한다. 또한 도 4(C)의 구성과 그 동작의 설명은 상술한 도 4(A)의 구성과 그 동작에 준하므로 여기서는 생략하기로 한다.
이하, 본 발명의 NOR에 대해 도 5(A) 내지 도 5(D)를 참조하여 설명한다. 도 5(A)에는 NOR의 회로도를 도시하고 병렬로 접속된 N형 TFT(61 및 62), P형 TFT(64), 직렬로 접속된 P형 TFT(65) 및 N형 TFT(66)를 구비한 보상 회로(19)를 갖는다. TFT(61) 의 게이트에는 Vin1, TFT(62)의 게이트 및 TFT(66)의 소스에는 Vin2, TFT(65 및 66)의 게이트에는 Vin1의 반전신호, 즉, VinB1이 입력된다.
NOR의 동작을 도 5(B)의 타이밍 챠트에 따라 설명한다. 기간 T1에 있어서Vin1은 L레벨, VinB1은 H레벨, Vin2는 H레벨이므로 TFT(61)는 오프, TFT(62)는 온, TFT(65)는 오프, TFT(66)은 온된다. 또한 TFT(66)를 통해 Vin2(H레벨)가 TFT(64)에 입력되고, 이 TFT(64)는 오프된다. 그리고 출력 OUT은 VSS로 된다. 기간 T2에 있어서, Vin1은 L레벨, VinB1은 H레벨, Vin2는 L레벨이므로 TFT(61)는 오프, TFT(62)는 오프, TFT(65)는 오프, TFT(66)은 온된다. 또한 TFT(66)를 통해 Vin2(L레벨)이 TFT(64)에 입력되어, 이 TFT(64)는 온된다. 그리고 출력 OUT은 VDD로 된다.
기간 T3에 있어서 Vin1은 H레벨, VinB1은 L레벨, Vin2는 L레벨이므로 TFT(61)는 온, TFT(62)는 오프, TFT(65)는 온, TFT(66)은 오프된다. 또한 TFT(65)를 통해 VDD가 TFT(64)에 입력되고, 이 TFT(64)는 오프된다. 그리고 출력 OUT은 VSS로 된다. 기간 T4에 있어서, Vin1은 H레벨, VinB1은 L레벨, Vin2는 H레벨이므로 TFT(61)는 온, TFT(62)는 온, TFT(65)는 온, TFT(65)는 온, TFT(66)는 오프된다. 또한 TFT(65)를 통해 VDD가 TFT(64)에 입력되어, 이 TFT(64)는 오프된다. 그리고 출력 OUT은 VSS로 된다.
이하, 상기 구성에 있어서, TFT(66) 대신에 아날로그 스위치(67)를 배치한 경우를 도 5(C)를 참조하여 설명한다. 도 5(C)의 구성은 도 5(D)의 타이밍 챠트에 따라 동작한다. 또한 도 5(C)의 구성과 그 동작의 설명은 상술한 도 5(A)의 구성과 그 동작에 준하므로 여기서는 생략하기로 한다.
상기 도 4(A) 또는 도 4(C)의 구성을 갖는 본 발명의 NAND, 상기 도 5(A) 또는 도 5(C)의 구성을 갖는 본 발명의 NOR는 이하의 (10)의 유리한 효과를 갖는다.
(10) 통상, NAND, NOR는 직렬로 접속된 2개의 N형 TFT와, 직렬로 접속된 2개의 P형 TFT를 합하여 4개의 TFT에 의해 구성된다. 그리고 종래에는 큰 온 전류를 확보하기 위해 상기 직렬로 접속된 2개의 TFT의 게이트폭(W)은 크게 설정되었다. 그 결과 그 게이트를 부하로 하는 TFT의 게이트폭도 크게 설정할 필요가 발생하여 전체적으로 부하가 커져 고주파 동작에 장애가 되어 왔다. 그러나 본 발명은 더블게이트의 TFT(직렬로 접속된 2개의 TFT)를 싱글게이트의 TFT로 바꿀 수 있다. 예를 들면 도 4(A)의 구성에서는 종래 직렬로 접속된 2개의 N형 TFT의 배치가 필요했으나 본 발명에서는 1개의 N형 TFT(13)에 의해 구성된다. 그 결과 본 발명에서는 TFT의 게이트 폭을 크게 설정할 필요가 없고, 또한 TFT의 사이즈를 작게할 수 있으므로 고집적화가 가능해진다. 또한 게이트(게이트 용량)를 부하로 하는 소자의 부담을 경감하여 전체적으로도 부하가 작아지므로 고주파 동작이 가능해진다.
도 4(A) 내지 도 4(D) 및 도 5(A) 내지 도 5(D)에서는 NAND 및 NOR에 대해 설명했으나 상기한 바 이외에도 본 발명을 적용할 수 있다. 단 본 발명은 적어도 2개의 신호를 이용하는 회로에 적용하는 것이 바람직하다.
(실시 형태 5)
본 발명의 실시 형태를 도 8(A) 내지 도 8(C)를 참조하여 설명한다.
도 8(A)는 표시장치의 외관을 나타내고, 이 표시장치는 기판(107)상에 (x×y)개의 화소(101)가 매트릭스형으로 배치된 화소부(102)가 배열되어 있다. 화소부(102)의 주변에는 신호선 구동회로(103), 제 1 주사선 구동회로(104) 및 제 2 주사선 구동회로(105)를 갖는다. 신호선 구동회로(103), 제 1 및 제 2 주사선 구동회로(104, 105)에는 FPC(106)를 통해 외부로부터 신호가 공급된다. 또한 신호선 구동회로(103), 제 1 및 제 2 주사선 구동회로(104, 105)는 화소부(102)가 형성된 기판(107)의 외부에 배치할 수도 있다. 또한 도 8(A)에서는 1개의 신호선 구동회로와, 2개의 주사선 구동회로가 마련되어 있으나 이 개수들은 특별히 한정되지 않는다. 이 개수들은 화소(101)의 구성에 따라 임의로 설정할 수 있다. 또한 표시장치란 화소부 및 구동회로를 기판과 커버재와의 사이에 봉입한 패널, 상기 패널에 IC 등을 실장한 모듈, 디스플레이 등을 범주에 포함한다.
도 8(B)는 신호선 구동회로(103)의 구성의 일 예를 나타내며 이 신호선 구동회로(103)는 시프트 레지스터(111), 제 1 래치회로(112), 제 2 래치회로(113)를 갖는다. 도 8(C)는 제 1 주사선 구동회로(104)의 구성의 일 예를 나타내고, 이 제 1 주사선 구동회로(104)는 시프트 레지스터(114), 버퍼(115)를 갖는다. 시프트 레지스터(111, 114)에는 도 1(A) 내지 도 3(D), 도 6(A) 내지 도 7(D)에 도시한 구성을 자유롭게 이용할 수 있다. 또한 제 1 래치회로(112), 제 2 래치회로(113) 및 버퍼(115)에는 도 4(A) 내지 도 5(D)에 도시한 구성은 물론 그 이외에도 본 발명을 적용한 회로를 자유롭게 이용할 수 있다.
본 실시 형태는 실시 형태 1 내지 실시 형태 4와 자유롭게 조합할 수 있다.
(실시 형태 6)
본 발명의 발광 장치를 이용한 전자기기로서 비디오 카메라, 디지털카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 네비게이션 시스템, 음향 재생장치(카오디오, 오디오콤포넌트 등), 노트북형 퍼스널컴퓨터, 게임기기, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형 게임기 또는 전자 서적 등), 기록매체를 구비한 화상 재생장치(구체적으로는 디지털 다목적디스크(DVD)) 등의 기록매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 9(A)는 발광 장치로서 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력단자(2005) 등을 포함한다. 본 발명은 표시부(2003)에 이용할 수 있다. 또한 본 발명에 의해 도 9(A)에 도시한 발광 장치가 완성된다. 발광 장치는 자발광형이므로 백라이트가 필요없고 액정 디스플레이보다 얇은 표시부를 가질 수 있다. 또한 발광 장치는 퍼스널컴퓨터용, TV방송 수신용, 광고표시용 등의 모든 정보표시용 표시장치가 포함된다.
도 9(B)는 디지털 스틸 카메라로서 본체(2101), 표시부(2102), 수상부(2103), 조작키(2104), 외부접속포트(2105), 셔터(2106) 등을 포함한다. 본 발명은 표시부(2102)의 구동회로에 적용할 수 있다. 또한 본 발명에 의해 도 9(B)에 도시한 디지털 스틸 카메라가 완성된다.
도 9(C)는 노트북형 퍼스널 컴퓨터로서 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 외부접속포트(2205), 포인팅마우스(2206) 등을 포함한다. 본 발명은 표시부(2203)의 구동회로에 적용할 수 있다. 또한 본 발명에 의해 도 9(C)에 도시한 컴퓨터가 완성된다.
도 9(D)는 모바일 컴퓨터로서 본체(2301), 표시부(2302), 스위치(2303), 조작키(2304), 적외선포트(2305) 등을 포함한다. 본 발명은 표시부(2302)의 구동회로에 적용할 수 있다. 또한 본 발명에 의해 도 9(D)에 도시한 모바일 컴퓨터가 완성된다.
도 9(E)는 기록매체를 구비한 휴대형의 화상 재생장치(구체적으로는 DVD 재생장치)로서, 본체(2401), 케이스(2402), 표시부A(2403), 표시부B(2404), 기록매체(DVD 등) 기입부(2405), 조작키(2406), 스피커부(2407) 등을 포함한다. 표시부A(2403)은 주로 화상정보를 표시하고, 표시부B(2404)는 주로 문자정보를 표시하는데 본 발명은 표시부A, B(2403, 2404)의 구동회로에 적용할 수 있다. 또한 기록매체를 구비한 화상재생장치에는 가정용 게임기 등도 포함된다. 또한 본 발명에 의해 도 9(E)에 도시한 화상재생장치가 완성된다.
도 9(F)는 고글형 디스플레이(헤드 장착형 디스플레이)로서, 본체(2501), 표시부(2502), 아암부(2503) 등을 포함한다. 본 발명은 표시부(2502)의 구동회로에 적용할 수 있다. 또한 본 발명에 의해 도 9(F)에 도시한 고글형 디스플레이가 완성된다.
도 9(G)는 비디오 카메라로서, 본체(2601), 표시부(2602), 케이스(2603), 외부접속포트(2604), 리모콘 수신부(2605), 수상부(2606), 밧데리(2607), 음성입력부(2608), 조작키(2609), 대안 렌즈(2610) 등을 포함한다. 본 발명은 표시부(2602)의 구동회로에 적용할 수 있다. 또한 본 발명에 의해 도 9(G)에 도시한 비디오 카메라가 완성된다.
도 9(H)는 휴대전화로서 본체(2701), 케이스(2702), 표시부(2703), 음성입력부(2704), 음성출력부(2705), 조작키(2706), 외부접속포트(2707), 안테나(2708) 등을 포함한다. 본 발명은 표시부(2703)의 구동회로에 적용할 수 있다. 또한표시부(2703)는 흑색 배경에 백색의 문자를 표시함으로써 휴대전화의 소비전류를 억제할 수 있다. 또한 본 발명에 의해 도 9(H)에 도시한 휴대전화가 완성된다.
또한 케이스의 소형화, 내부회로에서의 구동회로의 점유 면적의 소형화, 제조비용의 삭감, 소비 전력의 삭감, 고주파 동작을 실현하는 본 발명은 상기 전자기기 모두에 대해 우수한 상승 효과를 가져오는데 특히 휴대단말에는 더욱 우수한 효과를 가져온다.
이상과 같이 본 발명의 적용범위는 매우 넓어 모든 분야의 전자기기에 이용하는 것이 가능하다. 또한 본 실시 형태의 전자기기에는 실시 형태 1 내지 실시 형태 5에 도시한 모든 구성을 이용할 수도 있다.
(실시 형태 7)
본 발명의 제 7 구성에 대해 도 12(A) 및 도 12(B)를 참조하여 설명한다. 도 12(A)에는 제 n번째 단에 배치된 시프트 레지스터의 구성 소자들에 대한 회로도를 도시했다. 각 단은 직렬로 접속된 TFT(11 내지 13)을 구비한 클럭드 인버터(10), 직렬로 접속된 TFT(14a 및 15a)를 구비한 보상 회로(19a), 직렬로 접속된 TFT(24 및 181)를 구비한 유지 클럭드 인버터(17), TFT(182) 및 아날로그 스위치(184)를 구비한 보상 회로, TFT(183) 및 아날로그 스위치(185)를 구비한 보상 회로로 구성된다. 시프트 레지스터는 각기 상기한 회로들이 배열된 단들을 종속접속하여 구성되고, 각 단에는 CK 및 CKB의 신호가 교대로 입력된다. 도 3(A)의 구성에 대한 도 12(A)의 구성의 차이점은 TFT(14a)의 소스에 2단전 신호 대신에 CKB가 입력되는 점, 유지 클럭드 인버터(17)에 TFT(22 및 23)의 배열 대신에 TFT(181)가 배열되는 점, TFT(181)의 게이트에 TFT(182)와 아날로그 스위치(184)를 구비한 보상 회로가 접속되는 점, 그리고 TFT(24)의 게이트에 TFT(183)와 아날로그 스위치(185)를 구비한 보상 회로가 접속되는 점이다.
이하, 기간 T1 내지 T3에서의 동작을 도 12(B)의 타이밍 챠트에 의해 설명한다. 기간 T1에서는 클럭드 인버터(10)로부터 VSS가 출력된다.
이어서, 기간 T2에서의 동작을 설명한다. 기간 T2에서는 TFT(181)의 게이트에 VDD가 입력되고, 이에 따라 클럭드 인버터(17)가 오프된다. TFT(24)는 온상태에 있다. 따라서, 출력 OUT으로 VSS가 출력된다. 또한, 클럭드 인버터(10)의 TFT(11)는 온 또는 오프상태에 있다. TFT(11)가 온상태로 있더라도, TFT(24)의 전류 능력이 크기 때문에 기간 T2에서는 출력 OUT으로 VSS가 안정되게 출력된다.
상기 구조에서는 도 3(A) 및 도 3(C)에 도시된 구조와 같이 2단전 신호를 사용할 필요가 없다. 따라서, 인출 배선 수를 감소시킬 수 있다. 이 구조는 상기한 구조들의 어느 것과도 조합가능하다.
제 1 또는 제 2 구성을 갖는 본 발명은 2단전의 신호를 이용함으로써 TFT를 원하는 타이밍에서 온시킬 수 있다.
제 3 또는 제 4 구성을 갖는 본 발명은 보상 회로의 입력단자에 복수의 인버터를 접속시킴으로써 보상 회로가 갖는 TFT의 문턱값 전압이 원하는 값 이하일지라도 상기 TFT가 온되는 타이밍을 지연시켜 누설 전류가 흐르는 타이밍을 지연시킬 수 있다. 또한 보상 회로가 갖는 TFT의 문턱값 전압이 원하는 값 이상인 경우에는누설 전류의 발생을 억제할 수 있다.
제 5 구성 또는 제 6 구성을 갖는 본 발명에서는 클럭드 인버터가 갖는 TFT의 전류 능력을 크게 설정함으로써 정확하게 유지를 수행하고 또한 하강시 또는 상승시에 저하없는 안정적인 파형의 신호를 공급할 수 있다.
또한 상기 구성을 갖는 본 발명은 더블게이트의 TFT(직렬로 접속된 2개의 TFT)를 싱글게이트로 바꿀 수 있다. 그 결과 TFT의 게이트 폭을 크게 설정할 필요가 없고, 또한 TFT의 사이즈를 작게할 수 있으므로 고집적화가 가능해진다. 또한 그 게이트(게이트 용량)를 부하로 하는 소자의 부담을 경감하여 전체적으로도 부하가 작아지므로 고주파 동작이 가능해진다. 또한 구성하는 TFT의 전류 능력을 높일 수 있다. 또한 본 발명은 TFT의 문턱값 편차에도 강하여 약 3V의 진폭 신호를 그대로 바로 사용해도 저전압으로 정확하게 동작시킬 수 있다.

Claims (25)

  1. 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와,
    직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터를 갖는 보상 회로를 포함하고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 게이트들이 서로 접속되고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 드레인들이 각기 상기 제 1 트랜지스터의 게이트에 접속되고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고,
    상기 제 2 트랜지스터의 소스가 제 2 전원에 전기 접속되고,
    상기 제 3 트랜지스터의 소스에 입력된 신호의 진폭이 상기 제 1 전원과 상기 제 2 전원간의 전위차보다 작은 것을 특징으로 하는 클럭드 인버터.
  2. 제 1 항에 있어서,
    상기 제 1 전원은 고전위 전원이고,
    상기 제 2 전원은 저전위 전원이고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터는 각기 P형 트랜지스터이고,
    상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 각기 N형 트랜지스터인 것을 특징으로 하는 클럭드 인버터.
  3. 제 1 항에 있어서,
    상기 제 1 전원은 저전위 전원이고,
    상기 제 2 전원은 고전위 전원이고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터는 각기 N형 트랜지스터이고,
    상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 각기 P형 트랜지스터인 것을 특징으로 하는 클럭드 인버터.
  4. 제 1 항에 있어서, 상기 제 3 트랜지스터는 아날로그 스위치로 치환되는 것을 특징으로 하는 클럭드 인버터.
  5. 직렬로 접속된 제 1 트랜지스터 내지 제 3 트랜지스터와,
    직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 게이트들이 서로 접속되고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 드레인들이 각기 상기 제 1 트랜지스터의 게이트에 접속되고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고,
    상기 제 3 트랜지스터의 소스가 제 2 전원에 전기 접속되고,
    상기 제 4 트랜지스터의 소스에 입력된 신호의 진폭이 상기 제 1 전원과 상기 제 2 전원간의 전위차보다 작은 것을 특징으로 하는 클럭드 인버터.
  6. 제 5 항에 있어서,
    상기 제 1 전원은 고전위 전원이고,
    상기 제 2 전원은 저전위 전원이고,
    상기 제 1 트랜지스터와 상기 제 5 트랜지스터는 각기 P형 트랜지스터이고,
    상기 제 2 트랜지스터 내지 상기 제 4 트랜지스터는 각기 N형 트랜지스터인 것을 특징으로 하는 클럭드 인버터.
  7. 제 5 항에 있어서,
    상기 제 1 전원은 고전위 전원이고,
    상기 제 2 전원은 저전위 전원이고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 그리고 상기 제 5 트랜지스터는 각기 P형 트랜지스터이고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 각기 N형 트랜지스터인 것을 특징으로 하는 클럭드 인버터.
  8. 제 5 항에 있어서,
    상기 제 1 전원은 저전위 전원이고,
    상기 제 2 전원은 고전위 전원이고,
    상기 제 1 트랜지스터와 상기 제 5 트랜지스터는 각기 N형 트랜지스터이고,
    상기 제 2 트랜지스터 내지 상기 제 4 트랜지스터는 각기 P형 트랜지스터인 것을 특징으로 하는 클럭드 인버터.
  9. 제 5 항에 있어서,
    상기 제 1 전원은 저전위 전원이고,
    상기 제 2 전원은 고전위 전원이고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 그리고 상기 제 4 트랜지스터는 각기 N형 트랜지스터이고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 각기 P형 트랜지스터인 것을 특징으로 하는 클럭드 인버터.
  10. 제 5 항에 있어서, 상기 제 4 트랜지스터는 아날로그 스위치로 치환되는 것을 특징으로 하는 클럭드 인버터.
  11. 병렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 직렬로 접속된 제 3 트랜지스터와,
    직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 게이트들이 서로 접속되고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 드레인들이 각기 상기 제 3 트랜지스터의 게이트에 접속되고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스들이 각기 고전위 전원에 전기 접속되고,
    상기 제 3 트랜지스터와 상기 제 5 트랜지스터의 소스들이 각기 저전위 전원에 전기 접속되고,
    상기 제 4 트랜지스터의 소스, 그리고 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 그리고 상기 제 5 트랜지스터의 각 게이트에 입력된 신호의 진폭이 상기 고전위 전원과 상기 저전위 전원간의 전위차보다 작은 것을 특징으로 하는 NAND.
  12. 제 11 항에 있어서, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 그리고 상기 제 4 트랜지스터는 각기 P형 트랜지스터이고, 상기 제 3 트랜지스터와 상기 제 5 트랜지스터는 각기 N형 트랜지스터인 것을 특징으로 하는 NAND.
  13. 제 11 항에 있어서, 상기 제 4 트랜지스터는 아날로그 스위치로 치환되는 것을 특징으로 하는 NAND.
  14. 병렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에 직렬로 접속된 제 3 트랜지스터와,
    직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 게이트들이 서로 접속되고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터의 드레인들이 각기 상기 제 3 트랜지스터의 게이트에 접속되고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스들이 각기 저전위 전원에 전기 접속되고,
    상기 제 3 트랜지스터와 상기 제 5 트랜지스터의 소스들이 각기 고전위 전원에 전기 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 4 트랜지스터, 그리고 상기 제 5 트랜지스터의 각 게이트 및 상기 제 4 트랜지스터의 소스에 입력된 신호의 진폭이 상기 고전위 전원과 상기 저전위 전원간의 전위차보다 작은 것을 특징으로 하는 NOR.
  15. 제 14 항에 있어서, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 그리고 상기 제 4 트랜지스터는 각기 N형 트랜지스터이고, 상기 제 3 트랜지스터와 상기 제 5 트랜지스터는 각기 P형 트랜지스터인 것을 특징으로 하는 NOR.
  16. 제 14 항에 있어서, 상기 제 4 트랜지스터는 아날로그 스위치로 치환되는 것을 특징으로 하는 NOR.
  17. 직렬로 접속된 제 1 트랜지스터 내지 제 3 트랜지스터를 갖는 클럭드 인버터와,
    직렬로 접속된 제 4 트랜지스터 및 제 5 트랜지스터를 갖는 보상 회로를 포함하고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고,
    상기 제 3 트랜지스터의 소스가 제 2 전원에 전기 접속되고,
    상기 제 1 트랜지스터의 게이트가 상기 보상 회로의 출력 단자에 접속되고,
    제 n번째 단에 배열된 상기 보상 회로의 입력 단자에는 제 (n-1)번째 단에서 발생된 펄스가 입력되고,
    제 n번째 단에 배열된 상기 제 4 트랜지스터의 소스에는 제 (n-2)번째 단에서 발생된 펄스 또는 클럭 신호가 입력되는 것을 특징으로 하는 시프트 레지스터.
  18. 제 17 항에 있어서,
    상기 제 1 전원은 저전위 전원이고,
    상기 제 2 전원은 고전위 전원이고,
    상기 제 1 트랜지스터와 상기 제 5 트랜지스터는 각기 N형 트랜지스터이고,
    상기 제 2 트랜지스터 내지 상기 제 4 트랜지스터는 각기 P형 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  19. 제 17 항에 있어서,
    상기 제 1 전원은 고전위 전원이고,
    상기 제 2 전원은 저전위 전원이고,
    상기 제 1 트랜지스터와 상기 제 5 트랜지스터는 각기 P형 트랜지스터이고,
    상기 제 2 트랜지스터 내지 상기 제 4 트랜지스터는 각기 N형 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  20. 제 17 항에 있어서, 상기 제 4 트랜지스터는 아날로그 스위치로 치환되는 것을 특징으로 하는 클럭드 인버터.
  21. 제 17 항에 있어서, 상기 제 2 트랜지스터는 삭제되는 것을 특징으로 하는 클럭드 인버터.
  22. 각기, 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 갖는 제 1 클럭드 인버터, 그 제 1 클럭드 인버터와 함께 루프를 형성하는 인버터, 그리고 N형 트랜지스터와 아날로그 스위치로 구성되는 보상 회로를 포함하는 다수의 단을 가지고있고,
    상기 제 1 트랜지스터는 P형 트랜지스터이고, 상기 제 2 트랜지스터는 N형 트랜지스터이며,
    상기 인버터의 출력 단자에는 상기 제 1 트랜지스터의 게이트가 접속되고, 상기 제 1 트랜지스터의 소스는 고전위 전원에 전기 접속되며,
    상기 제 2 트랜지스터의 게이트는 상기 보상 회로의 상기 N형 트랜지스터의 드레인과 아날로그 스위치를 통해 클럭 신호선에 접속되고, 상기 제 2 트랜지스터의 소스는 저전위 전원에 전기 접속되며,
    상기 아날로그 스위치는 상기 인버터의 입력 및 출력에 의해 제어되는 것을 특징으로 하는 시프트 레지스터.
  23. 각기, 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 갖는 제 1 클럭드 인버터, 그 제 1 클럭드 인버터와 함께 루프를 형성하는 인버터, 그리고 P형 트랜지스터와 아날로그 스위치로 구성되는 보상 회로를 포함하는 다수의 단을 가지고 있고,
    상기 제 1 트랜지스터는 N형 트랜지스터이고, 상기 제 2 트랜지스터는 P형 트랜지스터이며,
    상기 인버터의 출력 단자에는 상기 제 1 트랜지스터의 게이트가 접속되고, 상기 제 1 트랜지스터의 소스는 저전위 전원에 전기 접속되며,
    상기 제 2 트랜지스터의 게이트는 상기 보상 회로의 상기 P형 트랜지스터의드레인과 아날로그 스위치를 통해 클럭 신호선에 접속되고, 상기 제 2 트랜지스터의 소스는 고전위 전원에 전기 접속되며,
    상기 아날로그 스위치는 상기 인버터의 입력 및 출력에 의해 제어되는 것을 특징으로 하는 시프트 레지스터.
  24. 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와,
    직렬로 접속된 제 3 트랜지스터 및 제 4 트랜지스터를 갖는 보상 회로를 포함하고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 게이트들이 서로 접속되고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 드레인들이 각기 상기 제 1 트랜지스터의 게이트에 접속되고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 소스들이 각기 제 1 전원에 전기 접속되고,
    상기 제 2 트랜지스터의 소스가 제 2 전원에 전기 접속된 것을 특징으로 하는 클럭드 인버터.
  25. 제 1 신호가 입력되는 제 1 보상 회로와,
    제 2 신호가 입력되는 제 2 보상 회로와,
    상기 제 1 및 제 2 보상 회로에 전기 접속된 제 1 클럭드 인버터와,
    제 1 아날로그 스위치를 가지고 있고, 상기 제 1 신호가 입력되는 제 3 보상회로와,
    제 2 아날로그 스위치를 가지고 있고, 상기 제 2 신호가 입력되는 제 4 보상 회로와,
    상기 제 3 및 제 4 보상 회로에 전기 접속된 제 2 클럭드 인버터를 포함하는 것을 특징으로 하는 시프트 레지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170072528A (ko) * 2015-12-17 2017-06-27 엘지디스플레이 주식회사 GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
JP4173887B2 (ja) * 2003-08-13 2008-10-29 富士通株式会社 パルス生成回路
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들
US7602215B2 (en) * 2004-06-14 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Shift register and semiconductor display device
WO2006064822A1 (en) * 2004-12-13 2006-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
US7688107B2 (en) * 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
EP1717783B1 (en) * 2005-04-28 2015-06-03 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit, driving method of the data latch circuit, and display device
US7483013B2 (en) * 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
US7764086B2 (en) * 2006-12-22 2010-07-27 Industrial Technology Research Institute Buffer circuit
TWI453711B (zh) * 2007-03-21 2014-09-21 Semiconductor Energy Lab 顯示裝置
US7978515B2 (en) * 2007-03-23 2011-07-12 Sharp Kabushiki Kaisha Semiconductor storage device and electronic equipment therefor
CN101399086B (zh) * 2007-09-27 2010-09-15 北京京东方光电科技有限公司 移位寄存器及其栅极驱动装置
JP5182291B2 (ja) * 2007-11-12 2013-04-17 富士通セミコンダクター株式会社 半導体装置
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
CN102687400B (zh) * 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置
KR102183102B1 (ko) 2009-11-27 2020-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
CN102299705B (zh) * 2010-06-22 2014-06-04 上海复旦微电子股份有限公司 电平转换与非电路
KR101718068B1 (ko) * 2010-08-20 2017-03-21 삼성디스플레이 주식회사 표시 장치용 전원 공급 장치 및 전원 공급 방법
US8570066B2 (en) * 2011-03-24 2013-10-29 Electronics And Telecommunications Research Institute Inverter, NAND gate, and NOR gate
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
KR102081792B1 (ko) * 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR101353212B1 (ko) * 2011-06-14 2014-01-22 한국과학기술원 인버터 및 인버터가 구비된 스위칭회로
CN103268749B (zh) * 2012-11-21 2015-04-15 上海天马微电子有限公司 一种反相器、amoled补偿电路和显示面板
CN104575424B (zh) * 2015-01-09 2017-03-15 深圳市华星光电技术有限公司 扫描驱动电路及其或非门逻辑运算电路
CN105991126B (zh) * 2015-02-06 2019-02-01 中国科学院微电子研究所 一种反相器
TWI563488B (en) * 2016-02-01 2016-12-21 Sitronix Technology Corp Gate driving circuit
US11387819B2 (en) * 2020-12-10 2022-07-12 Qualcomm Incorporated Fault resilient flip-flop with balanced topology and negative feedback
CN113707069B (zh) * 2021-08-30 2024-06-25 Tcl华星光电技术有限公司 时序控制器、显示终端及显示补偿方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6045512B2 (ja) * 1980-03-05 1985-10-09 株式会社東芝 ダイナミック型シフトレジスタ回路
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
JPH01261923A (ja) 1988-04-13 1989-10-18 Seiko Epson Corp 出力回路
JPH0227598A (ja) 1988-07-18 1990-01-30 Hitachi Ltd シフトレジスタ
US5039883A (en) * 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
US5136622A (en) * 1991-02-28 1992-08-04 Thomson, S.A. Shift register, particularly for a liquid crystal display
JPH05129934A (ja) * 1991-10-31 1993-05-25 Nec Ic Microcomput Syst Ltd クロツクドインバータ
US5291079A (en) * 1992-07-23 1994-03-01 Xilinx, Inc. Configuration control unit for programming a field programmable gate array and reading array status
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
JP3285442B2 (ja) * 1993-12-13 2002-05-27 株式会社日立製作所 メモリ装置
JPH087571A (ja) * 1994-04-20 1996-01-12 Hitachi Ltd ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置
JPH088724A (ja) * 1994-06-20 1996-01-12 Hitachi Ltd 論理回路およびそれを用いて構成された半導体集積回路装置
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JP3224712B2 (ja) * 1995-06-20 2001-11-05 富士通株式会社 論理＆レベル変換回路及び半導体装置
JP3233580B2 (ja) * 1995-09-05 2001-11-26 シャープ株式会社 レベル変換回路
JP2806335B2 (ja) * 1996-01-17 1998-09-30 日本電気株式会社 論理回路及びこれを用いた半導体集積回路
JP3998278B2 (ja) * 1996-02-27 2007-10-24 株式会社ルネサステクノロジ 内部電位発生回路
TW325608B (en) * 1996-04-17 1998-01-21 Toshiba Co Ltd Timing signal generation circuit and a display device using such a circuit
DE19638163C1 (de) 1996-09-18 1998-02-05 Siemens Ag Verzögerungsstufe mit steilen Flanken
JP2891297B2 (ja) * 1996-09-30 1999-05-17 日本電気株式会社 電圧電流変換回路
JPH1155089A (ja) * 1997-07-29 1999-02-26 Mitsubishi Electric Corp 半導体ゲート回路
JPH11163713A (ja) 1997-11-25 1999-06-18 Hitachi Ltd 半導体集積回路装置
JPH11184440A (ja) * 1997-12-25 1999-07-09 Sony Corp 液晶表示装置の駆動回路
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP3166740B2 (ja) * 1998-11-30 2001-05-14 日本電気株式会社 論理回路
US6114907A (en) * 1998-12-08 2000-09-05 National Semiconductor Corporation Amplifier with dynamic compensation and method
JP3789251B2 (ja) 1999-04-08 2006-06-21 Ｎｅｃエレクトロニクス株式会社 レジスタ回路及びラッチ回路
JP3705985B2 (ja) 1999-05-28 2005-10-12 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP3530422B2 (ja) 1999-06-16 2004-05-24 Ｎｅｃエレクトロニクス株式会社 ラッチ回路とレジスタ回路
JP3566608B2 (ja) * 1999-12-28 2004-09-15 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
JP3734664B2 (ja) * 2000-02-24 2006-01-11 株式会社日立製作所 表示デバイス
US6252426B1 (en) * 2000-03-07 2001-06-26 Honeywell International Inc. High speed logic family
JP4366858B2 (ja) * 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
JP2002298582A (ja) * 2001-03-29 2002-10-11 Oki Electric Ind Co Ltd 半導体記憶装置
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP2003032096A (ja) 2001-07-11 2003-01-31 Casio Comput Co Ltd 電子装置
SG103872A1 (en) * 2001-07-16 2004-05-26 Semiconductor Energy Lab Shift register and method of driving the same
US6593744B2 (en) * 2001-11-20 2003-07-15 Koninklijke Philips Electronics, N.V. Multi-channel RF cable trap for magnetic resonance apparatus
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
CN100380811C (zh) * 2002-12-13 2008-04-09 株式会社半导体能源研究所 半导体器件和使用该半导体器件的显示器件
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170072528A (ko) * 2015-12-17 2017-06-27 엘지디스플레이 주식회사 GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치

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