JPH11184440A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
- Publication number
- JPH11184440A JPH11184440A JP9356577A JP35657797A JPH11184440A JP H11184440 A JPH11184440 A JP H11184440A JP 9356577 A JP9356577 A JP 9356577A JP 35657797 A JP35657797 A JP 35657797A JP H11184440 A JPH11184440 A JP H11184440A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data latch
- circuit
- inverter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 ＶＤＤ＞１３Ｖ等で使用する場合には消費電
力が大きく、かつ入力するタイミング系にも高電圧が必
要であるため、２．７Ｖ系の入力電圧を１３Ｖ系に昇圧
する必要がある。 【解決手段】 液晶駆動回路のデータラッチ回路におい
て、ＰＭＯＳ差動増幅回路３４を用いたコンパレータ部
３１でサンプリングパルスｓｐｘのサンプリング期間
に、ディジタル入力データｄａｔａを比較基準電圧ｒｅ
ｆと比較することによってＶＤＤレベルのデータに変換
し、そのデータをサンプリングパルスｓｐｘの非サンプ
リング期間に第１のデータラッチ部（１）３２でラッチ
し、さらにそのラッチデータを第２のデータラッチ部
（２）３３で１Ｈラインホールドするようにする。
力が大きく、かつ入力するタイミング系にも高電圧が必
要であるため、２．７Ｖ系の入力電圧を１３Ｖ系に昇圧
する必要がある。 【解決手段】 液晶駆動回路のデータラッチ回路におい
て、ＰＭＯＳ差動増幅回路３４を用いたコンパレータ部
３１でサンプリングパルスｓｐｘのサンプリング期間
に、ディジタル入力データｄａｔａを比較基準電圧ｒｅ
ｆと比較することによってＶＤＤレベルのデータに変換
し、そのデータをサンプリングパルスｓｐｘの非サンプ
リング期間に第１のデータラッチ部（１）３２でラッチ
し、さらにそのラッチデータを第２のデータラッチ部
（２）３３で１Ｈラインホールドするようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（以
下、ＬＣＤ(Liquid Crystal Display)と称す）の駆動回
路に関し、特に水平走査に基づいて生成されるサンプリ
ングパルスに応答してディジタル入力データをラッチす
るデータラッチ回路を有するマトリクス型ＬＣＤの駆動
回路に関する。
下、ＬＣＤ(Liquid Crystal Display)と称す）の駆動回
路に関し、特に水平走査に基づいて生成されるサンプリ
ングパルスに応答してディジタル入力データをラッチす
るデータラッチ回路を有するマトリクス型ＬＣＤの駆動
回路に関する。
【０００２】
【従来の技術】駆動回路系がポリシリコンＴＦＴ(Thin
Film Transistor;薄膜トランジスタ）で画素（液晶）系
と一体的に形成されるいわゆる駆動回路一体型ＬＣＤを
作る場合、ポリシリコンＴＦＴの諸特性が結晶シリコン
よりも劣るため、どうしても高い電源電圧やクロックパ
ルス電圧が必要となっているのが現状である。代表的に
は、電源電圧ＶＤＤがＶＤＤ＞１３Ｖである。
Film Transistor;薄膜トランジスタ）で画素（液晶）系
と一体的に形成されるいわゆる駆動回路一体型ＬＣＤを
作る場合、ポリシリコンＴＦＴの諸特性が結晶シリコン
よりも劣るため、どうしても高い電源電圧やクロックパ
ルス電圧が必要となっているのが現状である。代表的に
は、電源電圧ＶＤＤがＶＤＤ＞１３Ｖである。
【０００３】
【発明が解決しようとする課題】現在、低消費電力のモ
バイルコンピュータの開発、商品化が活発であるが、こ
の用途での必要条件は低消費電力化である。しかし、先
述したように、ＶＤＤ＞１３Ｖ等で使用する場合には消
費電力が大きく、かつ入力するタイミング系にも高電圧
が必要であるため、ＬＣＤパネル外部若しくは内部でＴ
ＴＬレベル若しくは２．７Ｖ系の入力電圧を１３Ｖ系に
昇圧する必要がある。したがって、昇圧回路を用いるこ
とに伴って、システム構成面でも回路規模・消費電力が
増大するばかりでなく、不要輻射も問題となる。
バイルコンピュータの開発、商品化が活発であるが、こ
の用途での必要条件は低消費電力化である。しかし、先
述したように、ＶＤＤ＞１３Ｖ等で使用する場合には消
費電力が大きく、かつ入力するタイミング系にも高電圧
が必要であるため、ＬＣＤパネル外部若しくは内部でＴ
ＴＬレベル若しくは２．７Ｖ系の入力電圧を１３Ｖ系に
昇圧する必要がある。したがって、昇圧回路を用いるこ
とに伴って、システム構成面でも回路規模・消費電力が
増大するばかりでなく、不要輻射も問題となる。
【０００４】一方、液晶駆動法で一般に知られているコ
モン反転駆動法を用いると、駆動回路系は５Ｖ程度のダ
イナミックレンジで済むことになる。ここに、コモン反
転駆動法とは、入力信号と逆相に対向電極を振ることに
よって実効的な外部からの入力ビデオ信号を約１／２に
低減できる駆動法を言う。モバイルＬＣＤの低消費電力
化のためには、このコモン反転駆動法が有力なのである
が、駆動回路系がデバイス実力の観点から低消費電力Ｌ
ＣＤへの展開にとっては大きな阻害要因となっている。
モン反転駆動法を用いると、駆動回路系は５Ｖ程度のダ
イナミックレンジで済むことになる。ここに、コモン反
転駆動法とは、入力信号と逆相に対向電極を振ることに
よって実効的な外部からの入力ビデオ信号を約１／２に
低減できる駆動法を言う。モバイルＬＣＤの低消費電力
化のためには、このコモン反転駆動法が有力なのである
が、駆動回路系がデバイス実力の観点から低消費電力Ｌ
ＣＤへの展開にとっては大きな阻害要因となっている。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、液晶表示装置の低消
費電力化に寄与し得る駆動回路を提供することにある。
であり、その目的とするところは、液晶表示装置の低消
費電力化に寄与し得る駆動回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明による液晶表示装
置の駆動回路は、水平走査に基づいて生成されるサンプ
リングパルスに応答してディジタル入力データをラッチ
するデータラッチ回路を有し、このデータラッチ回路
が、ディジタル入力データを被比較入力とし、所定の比
較基準電圧を比較入力とするＰＭＯＳ差動回路を有し、
サンプリングパルスのサンプリング期間に比較動作を行
うコンパレータ部と、サンプリングパルスの非サンプリ
ング期間にコンパレータ部の出力をラッチする第１のデ
ータラッチ部と、１水平期間内にある出力イネーブルパ
ルスに応答して第１のデータラッチ部の出力データをラ
ッチする第２のデータラッチ部とを備えている。
置の駆動回路は、水平走査に基づいて生成されるサンプ
リングパルスに応答してディジタル入力データをラッチ
するデータラッチ回路を有し、このデータラッチ回路
が、ディジタル入力データを被比較入力とし、所定の比
較基準電圧を比較入力とするＰＭＯＳ差動回路を有し、
サンプリングパルスのサンプリング期間に比較動作を行
うコンパレータ部と、サンプリングパルスの非サンプリ
ング期間にコンパレータ部の出力をラッチする第１のデ
ータラッチ部と、１水平期間内にある出力イネーブルパ
ルスに応答して第１のデータラッチ部の出力データをラ
ッチする第２のデータラッチ部とを備えている。
【０００７】上記構成の液晶表示装置の駆動回路におい
て、コンパレータ部は、ＰＭＯＳ差動回路を用いてディ
ジタル入力データを比較基準電圧と比較することで、例
えば２．７Ｖ系のディジタル入力データを電源電圧レベ
ルのデータに変換する。このデータは、サンプリングパ
ルスの非サンプリング期間に第１のデータラッチ部にラ
ッチされる。そして、第２のラッチデータ部は、第１の
データラッチ部でラッチされたデータを１Ｈ（１水平期
間）ラインホールドする。
て、コンパレータ部は、ＰＭＯＳ差動回路を用いてディ
ジタル入力データを比較基準電圧と比較することで、例
えば２．７Ｖ系のディジタル入力データを電源電圧レベ
ルのデータに変換する。このデータは、サンプリングパ
ルスの非サンプリング期間に第１のデータラッチ部にラ
ッチされる。そして、第２のラッチデータ部は、第１の
データラッチ部でラッチされたデータを１Ｈ（１水平期
間）ラインホールドする。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型ＬＣＤの一般的な構成
例を示す概略構成図である。
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型ＬＣＤの一般的な構成
例を示す概略構成図である。
【０００９】図１において、複数行分のゲートバスライ
ン１１の各々と複数列分の信号ライン（ソースライン）
１２の各々の交差部には、複数個の画素１３が行列状に
２次元配置されている。これら画素１３の各々は、ゲー
トバスライン１１にゲート電極が、信号ライン１２にソ
ース電極がそれぞれ接続されたＴＦＴ（薄膜トランジス
タ）１４と、このＴＦＴ１４のドレイン電極に画素電極
が接続された液晶セル１５と、当該ドレイン電極に一方
の電極が接続された補助容量１６とから構成されてい
る。補助容量１６の他方の電極にはコモン電圧Ｖｃｏｍ
が印加される。
ン１１の各々と複数列分の信号ライン（ソースライン）
１２の各々の交差部には、複数個の画素１３が行列状に
２次元配置されている。これら画素１３の各々は、ゲー
トバスライン１１にゲート電極が、信号ライン１２にソ
ース電極がそれぞれ接続されたＴＦＴ（薄膜トランジス
タ）１４と、このＴＦＴ１４のドレイン電極に画素電極
が接続された液晶セル１５と、当該ドレイン電極に一方
の電極が接続された補助容量１６とから構成されてい
る。補助容量１６の他方の電極にはコモン電圧Ｖｃｏｍ
が印加される。
【００１０】複数個の画素１３の各々は、列単位で選択
して駆動するためのソースドライバ（水平駆動回路）１
７および行単位で選択して駆動するためのスキャンドラ
イバ（垂直駆動回路）１８によって駆動される。このソ
ースドライバ７およびスキャンドライバ１８は、水平方
向および垂直方向に順次走査するための走査回路を内蔵
しており、この走査回路としてシフトレジスタが用いら
れる。
して駆動するためのソースドライバ（水平駆動回路）１
７および行単位で選択して駆動するためのスキャンドラ
イバ（垂直駆動回路）１８によって駆動される。このソ
ースドライバ７およびスキャンドライバ１８は、水平方
向および垂直方向に順次走査するための走査回路を内蔵
しており、この走査回路としてシフトレジスタが用いら
れる。
【００１１】図２は、ディジタルインタ−フェ−ス型の
ソースドライバの一例を示す構成図である。このディジ
タルインタ−フェ−ス型ソースドライバは、アドレスパ
ルスであるデータラッチパルスを順次出力する水平シフ
トレジスタ２１と、入力されるディジタルデータを水平
シフトレジスタ２１から順次出力されるデータラッチパ
ルスに同期してラッチするデータラッチ回路２２と、こ
のデータラッチ回路２２にラッチされたデータをデコー
ドし、信号ライン１２に出力するデコーダ回路２３とか
ら構成されている。
ソースドライバの一例を示す構成図である。このディジ
タルインタ−フェ−ス型ソースドライバは、アドレスパ
ルスであるデータラッチパルスを順次出力する水平シフ
トレジスタ２１と、入力されるディジタルデータを水平
シフトレジスタ２１から順次出力されるデータラッチパ
ルスに同期してラッチするデータラッチ回路２２と、こ
のデータラッチ回路２２にラッチされたデータをデコー
ドし、信号ライン１２に出力するデコーダ回路２３とか
ら構成されている。
【００１２】上述したことから明らかなように、ディジ
タルインタ−フェ−ス型のソースドライバの場合には、
入力されるディジタルデータを１ライン分ラッチし、こ
の１ライン分のデータを一斉に出力ためのデータラッチ
回路２２を必要とする。本発明に係るデータラッチ回路
は、このデータラッチ回路２２として用いて好適なもの
である。
タルインタ−フェ−ス型のソースドライバの場合には、
入力されるディジタルデータを１ライン分ラッチし、こ
の１ライン分のデータを一斉に出力ためのデータラッチ
回路２２を必要とする。本発明に係るデータラッチ回路
は、このデータラッチ回路２２として用いて好適なもの
である。
【００１３】図４は、本発明の第１実施形態を示す回路
図である。本実施形態においては、主として、電源電圧
は５Ｖ系、入力データは２．７Ｖ系を対象としたディジ
タルインターフェース回路内蔵のＬＣＤの主要構成要素
であるデータラッチ回路を想定している。
図である。本実施形態においては、主として、電源電圧
は５Ｖ系、入力データは２．７Ｖ系を対象としたディジ
タルインターフェース回路内蔵のＬＣＤの主要構成要素
であるデータラッチ回路を想定している。
【００１４】この第１実施形態に係るデータラッチ回路
は、入力データｄａｔａをある比較基準電圧ｒｅｆと比
較するコンパレータ部３１と、このコンパレータ部３１
の出力データをラッチするデータラッチ部（１）３２
と、このデータラッチ部（１）３２の出力データを１ラ
インホールドするデータラッチ部（２）３３の３ブロッ
クからなっている。以下、各ブロックごとに、その具体
的な回路構成の一例について説明する。
は、入力データｄａｔａをある比較基準電圧ｒｅｆと比
較するコンパレータ部３１と、このコンパレータ部３１
の出力データをラッチするデータラッチ部（１）３２
と、このデータラッチ部（１）３２の出力データを１ラ
インホールドするデータラッチ部（２）３３の３ブロッ
クからなっている。以下、各ブロックごとに、その具体
的な回路構成の一例について説明する。
【００１５】先ず、コンパレータ部３１は、各ソースが
共通に接続されて差動動作をなす差動対ＰＭＯＳトラン
ジスタＱｐ１１，Ｑｐ１２と、これら差動対ＰＭＯＳト
ランジスタＱｐ１１，Ｑｐ１２のソース共通接続点と正
電源ＶＤＤの間に接続された電流源であるＰＭＯＳトラ
ンジスタＱｐ１３とからなるＰＭＯＳ差動増幅回路３４
を有している。この差動増幅回路３４において、ＰＭＯ
ＳトランジスタＱｐ１１は入力データｄａｔａを、ＰＭ
ＯＳトランジスタＱｐ１２は比較基準電圧ｒｅｆをそれ
ぞれゲート入力とする。
共通に接続されて差動動作をなす差動対ＰＭＯＳトラン
ジスタＱｐ１１，Ｑｐ１２と、これら差動対ＰＭＯＳト
ランジスタＱｐ１１，Ｑｐ１２のソース共通接続点と正
電源ＶＤＤの間に接続された電流源であるＰＭＯＳトラ
ンジスタＱｐ１３とからなるＰＭＯＳ差動増幅回路３４
を有している。この差動増幅回路３４において、ＰＭＯ
ＳトランジスタＱｐ１１は入力データｄａｔａを、ＰＭ
ＯＳトランジスタＱｐ１２は比較基準電圧ｒｅｆをそれ
ぞれゲート入力とする。
【００１６】ここで、比較基準電圧ｒｅｆは、２．７Ｖ
系のディジタル入力データｄａｔａを識別するために、
０Ｖ−２．７Ｖ間の例えば中間レベルに設定される。こ
の比較基準電圧ｒｅｆは固定であっても良く、また外部
からディジタル入力データのレベルに応じて調整可能と
しても良い。ＰＭＯＳトランジスタＱｐ１３は、図２の
水平シフトレジスタ２１から供給されるデータサンプリ
ングパルス（データラッチパルス）ｓｐｘをゲート入力
とする。この差動増幅回路３４は、ＮＭＯＳカレントミ
ラー回路３５を能動負荷としている。
系のディジタル入力データｄａｔａを識別するために、
０Ｖ−２．７Ｖ間の例えば中間レベルに設定される。こ
の比較基準電圧ｒｅｆは固定であっても良く、また外部
からディジタル入力データのレベルに応じて調整可能と
しても良い。ＰＭＯＳトランジスタＱｐ１３は、図２の
水平シフトレジスタ２１から供給されるデータサンプリ
ングパルス（データラッチパルス）ｓｐｘをゲート入力
とする。この差動増幅回路３４は、ＮＭＯＳカレントミ
ラー回路３５を能動負荷としている。
【００１７】すなわち、ＰＭＯＳトランジスタＱｐ１１
のドレインと負電源ＶＳＳの間に、ゲートとドレインが
共通に接続されたダイオード接続のＮＭＯＳトランジス
タＱｎ１１が接続され、ＰＭＯＳトランジスタＱｐ１２
のドレインと負電源ＶＳＳの間に、ＮＭＯＳトランジス
タＱｎ１１とゲートが共通に接続されたＮＭＯＳトラン
ジスタＱｎ１２が接続され、これらＰＭＯＳトランジス
タＱｐ１１，Ｑｐ１２によってＮＭＯＳカレントミラー
回路３５が構成されている。
のドレインと負電源ＶＳＳの間に、ゲートとドレインが
共通に接続されたダイオード接続のＮＭＯＳトランジス
タＱｎ１１が接続され、ＰＭＯＳトランジスタＱｐ１２
のドレインと負電源ＶＳＳの間に、ＮＭＯＳトランジス
タＱｎ１１とゲートが共通に接続されたＮＭＯＳトラン
ジスタＱｎ１２が接続され、これらＰＭＯＳトランジス
タＱｐ１１，Ｑｐ１２によってＮＭＯＳカレントミラー
回路３５が構成されている。
【００１８】データラッチ部（１）３２は、正電源ＶＤ
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ２１およびＮＭＯＳトランジスタＱｎ２１からな
るＣＭＯＳインバータ３６と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
２２およびＮＭＯＳトランジスタＱｎ２２からなるＣＭ
ＯＳインバータ３７と、スイッチ素子であるＮＭＯＳト
ランジスタＱｎ１３とを有する構成となっている。
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ２１およびＮＭＯＳトランジスタＱｎ２１からな
るＣＭＯＳインバータ３６と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
２２およびＮＭＯＳトランジスタＱｎ２２からなるＣＭ
ＯＳインバータ３７と、スイッチ素子であるＮＭＯＳト
ランジスタＱｎ１３とを有する構成となっている。
【００１９】このデータラッチ部（１）３２において、
ＣＭＯＳインバータ３６の入力端であるＰＭＯＳトラン
ジスタＱｐ２１およびＮＭＯＳトランジスタＱｎ２１の
ゲート共通接続点が、ＣＭＯＳインバータ３７の出力端
であるＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳト
ランジスタＱｎ２２のドレイン共通接続点に、ＮＭＯＳ
トランジスタＱｎ２３を介して接続されている。そし
て、ＮＭＯＳトランジスタＱｎ２３のゲートには、図２
の水平シフトレジスタ２１から供給されるデータラッチ
パルスｓｐｘが与えられる。
ＣＭＯＳインバータ３６の入力端であるＰＭＯＳトラン
ジスタＱｐ２１およびＮＭＯＳトランジスタＱｎ２１の
ゲート共通接続点が、ＣＭＯＳインバータ３７の出力端
であるＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳト
ランジスタＱｎ２２のドレイン共通接続点に、ＮＭＯＳ
トランジスタＱｎ２３を介して接続されている。そし
て、ＮＭＯＳトランジスタＱｎ２３のゲートには、図２
の水平シフトレジスタ２１から供給されるデータラッチ
パルスｓｐｘが与えられる。
【００２０】また、ＣＭＯＳインバータ３７の入力端で
あるＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳトラ
ンジスタＱｎ２２のゲート共通接続点が、ＣＭＯＳイン
バータ３６の出力端であるＰＭＯＳトランジスタＱｐ２
１およびＮＭＯＳトランジスタＱｎ２１のドレイン共通
接続点に接続されている。すなわち、このデータラッチ
部（１）３２は、ＣＭＯＳインバータ３６，３７がＮＭ
ＯＳトランジスタＱｎ２３を介してループ状に接続され
た構成となっている。
あるＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳトラ
ンジスタＱｎ２２のゲート共通接続点が、ＣＭＯＳイン
バータ３６の出力端であるＰＭＯＳトランジスタＱｐ２
１およびＮＭＯＳトランジスタＱｎ２１のドレイン共通
接続点に接続されている。すなわち、このデータラッチ
部（１）３２は、ＣＭＯＳインバータ３６，３７がＮＭ
ＯＳトランジスタＱｎ２３を介してループ状に接続され
た構成となっている。
【００２１】データラッチ部（２）３３は、正電源ＶＤ
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ３１およびＮＭＯＳトランジスタＱｎ３１からな
るＣＭＯＳインバータ３８と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
３２およびＮＭＯＳトランジスタＱｎ３２からなるＣＭ
ＯＳインバータ３９と、データラッチ部（１）３２の互
いに逆相のラッチデータを取り込むＰＭＯＳトランジス
タＱｐ３３，Ｑｐ３４とを有する構成となっている。
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ３１およびＮＭＯＳトランジスタＱｎ３１からな
るＣＭＯＳインバータ３８と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
３２およびＮＭＯＳトランジスタＱｎ３２からなるＣＭ
ＯＳインバータ３９と、データラッチ部（１）３２の互
いに逆相のラッチデータを取り込むＰＭＯＳトランジス
タＱｐ３３，Ｑｐ３４とを有する構成となっている。
【００２２】このデータラッチ部（２）３３において、
ＣＭＯＳインバータ３８の入力端であるＰＭＯＳトラン
ジスタＱｐ３１およびＮＭＯＳトランジスタＱｎ３１の
ゲート共通接続点が、ＣＭＯＳインバータ３９の出力端
であるＰＭＯＳトランジスタＱｐ３２およびＮＭＯＳト
ランジスタＱｎ３２のドレイン共通接続点に接続され、
またＣＭＯＳインバータ３９の入力端であるＰＭＯＳト
ランジスタＱｐ３２およびＮＭＯＳトランジスタＱｎ３
２のゲート共通接続点が、ＣＭＯＳインバータ３８の出
力端であるＰＭＯＳトランジスタＱｐ３１およびＮＭＯ
ＳトランジスタＱｎ３１のドレイン共通接続点に接続さ
れている。
ＣＭＯＳインバータ３８の入力端であるＰＭＯＳトラン
ジスタＱｐ３１およびＮＭＯＳトランジスタＱｎ３１の
ゲート共通接続点が、ＣＭＯＳインバータ３９の出力端
であるＰＭＯＳトランジスタＱｐ３２およびＮＭＯＳト
ランジスタＱｎ３２のドレイン共通接続点に接続され、
またＣＭＯＳインバータ３９の入力端であるＰＭＯＳト
ランジスタＱｐ３２およびＮＭＯＳトランジスタＱｎ３
２のゲート共通接続点が、ＣＭＯＳインバータ３８の出
力端であるＰＭＯＳトランジスタＱｐ３１およびＮＭＯ
ＳトランジスタＱｎ３１のドレイン共通接続点に接続さ
れている。
【００２３】すなわち、データラッチ部（２）３３は、
ＣＭＯＳインバータ３８，３９がループ状に接続された
構成となっており、ＣＭＯＳインバータ３８，３９の相
互コンダクタンスｇｍが、データラッチ部（１）３２の
ＣＭＯＳインバータ３６，３７の相互コンダクタンスｇ
ｍよりも小さく設定されている。これにより、データラ
ッチ部（２）３３のデータを、データラッチ部（１）３
２のデータにより確実に書き換えることができる。
ＣＭＯＳインバータ３８，３９がループ状に接続された
構成となっており、ＣＭＯＳインバータ３８，３９の相
互コンダクタンスｇｍが、データラッチ部（１）３２の
ＣＭＯＳインバータ３６，３７の相互コンダクタンスｇ
ｍよりも小さく設定されている。これにより、データラ
ッチ部（２）３３のデータを、データラッチ部（１）３
２のデータにより確実に書き換えることができる。
【００２４】また、ＰＭＯＳトランジスタＱｐ３３，Ｑ
ｐ３４の各ゲートには、出力イネーブルパルス（転送パ
ルス）ｏｅｘが印加される。そして、ＣＭＯＳインバー
タ３８の入力端とＣＭＯＳインバータ３９の出力端の共
通接続点から、最終的なラッチデータｏｕｔが１ライン
ごとに出力されるようになっている。
ｐ３４の各ゲートには、出力イネーブルパルス（転送パ
ルス）ｏｅｘが印加される。そして、ＣＭＯＳインバー
タ３８の入力端とＣＭＯＳインバータ３９の出力端の共
通接続点から、最終的なラッチデータｏｕｔが１ライン
ごとに出力されるようになっている。
【００２５】次に、上記構成の第１実施形態に係るデー
タラッチ回路の回路動作について、図４のタイミングチ
ャートを用いて説明する。同図において、ｓｐｘはアク
ティブＬｏｗのデータサンプリングパルス、ｄａｔａは
２．７Ｖ系のディジタル入力データ、ｒｅｆは入力デー
タｄａｔａに対する比較基準電圧、ｏｅｘは１Ｈ内のパ
ルスであって、１Ｈ期間のデータラッチ部（２）３３へ
の転送パルス（出力イネーブルパルス）、ｌａｔｃｈ１
ｏｕｔはデータラッチ部（１）３２の出力、ｌａｔｃ
ｈ２ ｏｕｔはデータラッチ部（２）３３の出力であ
る。
タラッチ回路の回路動作について、図４のタイミングチ
ャートを用いて説明する。同図において、ｓｐｘはアク
ティブＬｏｗのデータサンプリングパルス、ｄａｔａは
２．７Ｖ系のディジタル入力データ、ｒｅｆは入力デー
タｄａｔａに対する比較基準電圧、ｏｅｘは１Ｈ内のパ
ルスであって、１Ｈ期間のデータラッチ部（２）３３へ
の転送パルス（出力イネーブルパルス）、ｌａｔｃｈ１
ｏｕｔはデータラッチ部（１）３２の出力、ｌａｔｃ
ｈ２ ｏｕｔはデータラッチ部（２）３３の出力であ
る。
【００２６】入力データｄａｔａは、データサンプリン
グパルスｓｐｘが低レベル（以下、“Ｌ”レベルと称
す）の期間に、コンパレータ部３１において比較基準電
圧ｒｅｆに対して高いか低いかの比較が行われる。そし
て、データサンプリングパルスｓｐｘが“Ｌ”レベルの
期間は、データラッチ部（１）３２は、ＮＭＯＳトラン
ジスタＱｎ２３がオフ状態となり、ＣＭＯＳインバータ
３６，３７が縦続接続されるため、２段のインバータに
よるバッファの機能を持つ。
グパルスｓｐｘが低レベル（以下、“Ｌ”レベルと称
す）の期間に、コンパレータ部３１において比較基準電
圧ｒｅｆに対して高いか低いかの比較が行われる。そし
て、データサンプリングパルスｓｐｘが“Ｌ”レベルの
期間は、データラッチ部（１）３２は、ＮＭＯＳトラン
ジスタＱｎ２３がオフ状態となり、ＣＭＯＳインバータ
３６，３７が縦続接続されるため、２段のインバータに
よるバッファの機能を持つ。
【００２７】一方、データサンプリングパルスｓｐｘが
高レベル（以下、“Ｈ”レベルと称す）の期間は、デー
タラッチ部（１）３２は、ＮＭＯＳトランジスタＱｎ２
３がオン状態となるため、ＣＭＯＳインバータ３６，３
７がループ状に接続された構成となり、コンパレータ部
３１の出力をラッチする。そして、転送パルスｏｅｘが
“Ｈ”レベルから“Ｌ”レベルに遷移すると、データラ
ッチ部（２）３３において、ＰＭＯＳトランジスタＱｐ
３３，Ｑｐ３４がオン状態となるため、データラッチ部
（１）３２のラッチ出力ｌａｔｃｈ１ ｏｕｔを取り込
んで１Ｈラインホールドする。
高レベル（以下、“Ｈ”レベルと称す）の期間は、デー
タラッチ部（１）３２は、ＮＭＯＳトランジスタＱｎ２
３がオン状態となるため、ＣＭＯＳインバータ３６，３
７がループ状に接続された構成となり、コンパレータ部
３１の出力をラッチする。そして、転送パルスｏｅｘが
“Ｈ”レベルから“Ｌ”レベルに遷移すると、データラ
ッチ部（２）３３において、ＰＭＯＳトランジスタＱｐ
３３，Ｑｐ３４がオン状態となるため、データラッチ部
（１）３２のラッチ出力ｌａｔｃｈ１ ｏｕｔを取り込
んで１Ｈラインホールドする。
【００２８】図５に、シミュレーション結果を示す。こ
のシミュレーション結果から明らかなように、２．７Ｖ
系のディジタル入力データｄａｔａは、ＰＭＯＳ差動増
幅回路３４を有するコンパレータ部３１で比較基準電圧
ｒｅｆと比較されることにより、５Ｖ系のデータに変換
されてデータラッチ部（１）３２およびデータラッチ部
（２）３３でラッチされ、出力ｏｕｔとして導出される
ことになる。
のシミュレーション結果から明らかなように、２．７Ｖ
系のディジタル入力データｄａｔａは、ＰＭＯＳ差動増
幅回路３４を有するコンパレータ部３１で比較基準電圧
ｒｅｆと比較されることにより、５Ｖ系のデータに変換
されてデータラッチ部（１）３２およびデータラッチ部
（２）３３でラッチされ、出力ｏｕｔとして導出される
ことになる。
【００２９】これにより、コモン反転駆動法との組み合
わせによって低電源電圧（例えば、５Ｖ系）、低電圧入
力信号（例えば、２．７Ｖ系）でデータラッチ回路を構
成できるので、低消費電力化が可能になるとともに、外
部タイミングＩＣとダイレクトインターフェースが可能
となり、システムが簡単になる。また、不要輻射を低減
でき、セット設計が容易になる。特に、本実施形態の場
合には、データラッチ部（１）３２のスイッチ素子とし
てＮＭＯＳトランジスタＱｎ２３を用いたことで、サン
プリングパルスとしてデータサンプリングパルスｓｐｘ
を共用できる利点がある。
わせによって低電源電圧（例えば、５Ｖ系）、低電圧入
力信号（例えば、２．７Ｖ系）でデータラッチ回路を構
成できるので、低消費電力化が可能になるとともに、外
部タイミングＩＣとダイレクトインターフェースが可能
となり、システムが簡単になる。また、不要輻射を低減
でき、セット設計が容易になる。特に、本実施形態の場
合には、データラッチ部（１）３２のスイッチ素子とし
てＮＭＯＳトランジスタＱｎ２３を用いたことで、サン
プリングパルスとしてデータサンプリングパルスｓｐｘ
を共用できる利点がある。
【００３０】なお、転送パルス（出力イネーブルパル
ス）ｏｅｘが２．７Ｖ系のような電源電圧（本例では、
５Ｖ）に対してかなり低い場合は、本実施形態のよう
に、データラッチ部（２）３３の入力段の２つの転送ス
イッチとしてＰＭＯＳを用いることになるが、転送パル
スｏｅｘが電源電圧に近い場合には、ＮＭＯＳでも、Ｐ
ＭＯＳでも、ＣＭＯＳでも可能である。
ス）ｏｅｘが２．７Ｖ系のような電源電圧（本例では、
５Ｖ）に対してかなり低い場合は、本実施形態のよう
に、データラッチ部（２）３３の入力段の２つの転送ス
イッチとしてＰＭＯＳを用いることになるが、転送パル
スｏｅｘが電源電圧に近い場合には、ＮＭＯＳでも、Ｐ
ＭＯＳでも、ＣＭＯＳでも可能である。
【００３１】図６に、データラッチ部（２）３３の入力
段の２つの転送スイッチとしてＮＭＯＳを用いた場合の
変形例を示す。同図において、図３と同等部分には同一
符号を付して示している。この変形例に係るデータラッ
チ回路では、データラッチ部（２）３３において、２つ
の転送スイッチとしてＮＭＯＳトランジスタＱｎ３３，
Ｑｎ３４を用い、これらの各ゲートに転送パルスｏｅｘ
と逆極性の転送パルスｏｅを印加する構成となってい
る。すなわち、転送スイッチとして、第１実施形態と逆
導電型のＭＯＳトランジスタを用いたものであり、基本
的な回路動作は、第１実施形態の場合と同じである。
段の２つの転送スイッチとしてＮＭＯＳを用いた場合の
変形例を示す。同図において、図３と同等部分には同一
符号を付して示している。この変形例に係るデータラッ
チ回路では、データラッチ部（２）３３において、２つ
の転送スイッチとしてＮＭＯＳトランジスタＱｎ３３，
Ｑｎ３４を用い、これらの各ゲートに転送パルスｏｅｘ
と逆極性の転送パルスｏｅを印加する構成となってい
る。すなわち、転送スイッチとして、第１実施形態と逆
導電型のＭＯＳトランジスタを用いたものであり、基本
的な回路動作は、第１実施形態の場合と同じである。
【００３２】図７は、本発明の第２実施形態を示す回路
図である。本実施形態においても、第１実施形態の場合
と同様に、主として、電源電圧は５Ｖ系、入力データは
２．７Ｖ系を対象としたディジタルインターフェース回
路内蔵のＬＣＤの主要構成要素であるデータラッチ回路
を想定している。
図である。本実施形態においても、第１実施形態の場合
と同様に、主として、電源電圧は５Ｖ系、入力データは
２．７Ｖ系を対象としたディジタルインターフェース回
路内蔵のＬＣＤの主要構成要素であるデータラッチ回路
を想定している。
【００３３】この第２実施形態に係るデータラッチ回路
も、第１実施形態に係るデータラッチ回路と同様に、入
力データｄａｔａをある比較基準電圧ｒｅｆと比較する
コンパレータ部４１と、このコンパレータ部４１の出力
データをラッチするデータラッチ部（１）４２と、この
データラッチ部（１）４２の出力データを１ラインホー
ルドするデータラッチ部（２）４３の３ブロックからな
っている。以下、各ブロックごとに、その具体的な回路
構成の一例について説明する。
も、第１実施形態に係るデータラッチ回路と同様に、入
力データｄａｔａをある比較基準電圧ｒｅｆと比較する
コンパレータ部４１と、このコンパレータ部４１の出力
データをラッチするデータラッチ部（１）４２と、この
データラッチ部（１）４２の出力データを１ラインホー
ルドするデータラッチ部（２）４３の３ブロックからな
っている。以下、各ブロックごとに、その具体的な回路
構成の一例について説明する。
【００３４】先ず、コンパレータ部４１は、各ソースが
共通に接続されて差動動作をなす差動対ＰＭＯＳトラン
ジスタＱｐ４１，Ｑｐ４２と、これら差動対ＰＭＯＳト
ランジスタＱｐ４１，Ｑｐ４２のソース共通接続点と正
電源ＶＤＤの間に接続された電流源であるＰＭＯＳトラ
ンジスタＱｐ４３とからなるＰＭＯＳ差動増幅回路４４
を有している。この差動増幅回路４４において、ＰＭＯ
ＳトランジスタＱｐ４１は入力データｄａｔａを、ＰＭ
ＯＳトランジスタＱｐ４２は比較基準電圧ｒｅｆをそれ
ぞれゲート入力とする。
共通に接続されて差動動作をなす差動対ＰＭＯＳトラン
ジスタＱｐ４１，Ｑｐ４２と、これら差動対ＰＭＯＳト
ランジスタＱｐ４１，Ｑｐ４２のソース共通接続点と正
電源ＶＤＤの間に接続された電流源であるＰＭＯＳトラ
ンジスタＱｐ４３とからなるＰＭＯＳ差動増幅回路４４
を有している。この差動増幅回路４４において、ＰＭＯ
ＳトランジスタＱｐ４１は入力データｄａｔａを、ＰＭ
ＯＳトランジスタＱｐ４２は比較基準電圧ｒｅｆをそれ
ぞれゲート入力とする。
【００３５】ここで、比較基準電圧ｒｅｆは、２．７Ｖ
系のディジタル入力データｄａｔａを識別するために、
０Ｖ−２．７Ｖ間の例えば中間レベルに設定される。こ
の比較基準電圧ｒｅｆは、固定であっても良く、また外
部からディジタル入力データのレベルに応じて調整可能
としても良い。ＰＭＯＳトランジスタＱｐ４３は、図２
の水平シフトレジスタ２１から供給されるデータサンプ
リングパルス（データラッチパルス）ｓｐｘ１をゲート
入力とする。この差動増幅回路４４は、ＮＭＯＳカレン
トミラー回路４５を能動負荷としている。
系のディジタル入力データｄａｔａを識別するために、
０Ｖ−２．７Ｖ間の例えば中間レベルに設定される。こ
の比較基準電圧ｒｅｆは、固定であっても良く、また外
部からディジタル入力データのレベルに応じて調整可能
としても良い。ＰＭＯＳトランジスタＱｐ４３は、図２
の水平シフトレジスタ２１から供給されるデータサンプ
リングパルス（データラッチパルス）ｓｐｘ１をゲート
入力とする。この差動増幅回路４４は、ＮＭＯＳカレン
トミラー回路４５を能動負荷としている。
【００３６】すなわち、ＰＭＯＳトランジスタＱｐ４１
のドレインと負電源ＶＳＳの間に、ゲートとドレインが
共通に接続されたダイオード接続のＮＭＯＳトランジス
タＱｎ４１が接続され、ＰＭＯＳトランジスタＱｐ４２
のドレインと負電源ＶＳＳの間に、ＮＭＯＳトランジス
タＱｎ４１とゲートが共通に接続されたＮＭＯＳトラン
ジスタＱｎ４２が接続され、これらＰＭＯＳトランジス
タＱｐ４１，Ｑｐ４２によってＮＭＯＳカレントミラー
回路４５が構成されている。
のドレインと負電源ＶＳＳの間に、ゲートとドレインが
共通に接続されたダイオード接続のＮＭＯＳトランジス
タＱｎ４１が接続され、ＰＭＯＳトランジスタＱｐ４２
のドレインと負電源ＶＳＳの間に、ＮＭＯＳトランジス
タＱｎ４１とゲートが共通に接続されたＮＭＯＳトラン
ジスタＱｎ４２が接続され、これらＰＭＯＳトランジス
タＱｐ４１，Ｑｐ４２によってＮＭＯＳカレントミラー
回路４５が構成されている。
【００３７】データラッチ部（１）４２は、正電源ＶＤ
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ５１およびＮＭＯＳトランジスタＱｎ５１からな
るＣＭＯＳインバータ４６と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
５２およびＮＭＯＳトランジスタＱｎ５２からなるＣＭ
ＯＳインバータ４７と、スイッチ素子であるＮＭＯＳト
ランジスタＱｎ５３とを有する構成となっている。
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ５１およびＮＭＯＳトランジスタＱｎ５１からな
るＣＭＯＳインバータ４６と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
５２およびＮＭＯＳトランジスタＱｎ５２からなるＣＭ
ＯＳインバータ４７と、スイッチ素子であるＮＭＯＳト
ランジスタＱｎ５３とを有する構成となっている。
【００３８】このデータラッチ部（１）４２において、
ＣＭＯＳインバータ４６の入力端であるＰＭＯＳトラン
ジスタＱｐ５１およびＮＭＯＳトランジスタＱｎ５１の
ゲート共通接続点が、ＣＭＯＳインバータ４７の出力端
であるＰＭＯＳトランジスタＱｐ５２およびＮＭＯＳト
ランジスタＱｎ５２のドレイン共通接続点に、ＮＭＯＳ
トランジスタＱｎ５３を介して接続されている。
ＣＭＯＳインバータ４６の入力端であるＰＭＯＳトラン
ジスタＱｐ５１およびＮＭＯＳトランジスタＱｎ５１の
ゲート共通接続点が、ＣＭＯＳインバータ４７の出力端
であるＰＭＯＳトランジスタＱｐ５２およびＮＭＯＳト
ランジスタＱｎ５２のドレイン共通接続点に、ＮＭＯＳ
トランジスタＱｎ５３を介して接続されている。
【００３９】そして、ＮＭＯＳトランジスタＱｎ５３の
ゲートには、データラッチパルスｓｐｘ１に基づいて生
成されるデータラッチパルスｓｐｘ２が与えられる。こ
のデータラッチパルスｓｐｘ２は、図８のタイミングチ
ャートに示すように、“Ｌ”レベルのパルス間隔がデー
タラッチパルスｓｐｘ１のパルス間隔よりも広い、即ち
“Ｌ”レベルから“Ｈ”レベルへの遷移タイミングが、
データラッチパルスｓｐｘ１の遷移タイミングよりも遅
い波形となるように、データラッチパルスｓｐｘ１を基
準に生成される。
ゲートには、データラッチパルスｓｐｘ１に基づいて生
成されるデータラッチパルスｓｐｘ２が与えられる。こ
のデータラッチパルスｓｐｘ２は、図８のタイミングチ
ャートに示すように、“Ｌ”レベルのパルス間隔がデー
タラッチパルスｓｐｘ１のパルス間隔よりも広い、即ち
“Ｌ”レベルから“Ｈ”レベルへの遷移タイミングが、
データラッチパルスｓｐｘ１の遷移タイミングよりも遅
い波形となるように、データラッチパルスｓｐｘ１を基
準に生成される。
【００４０】また、ＣＭＯＳインバータ４７の入力端で
あるＰＭＯＳトランジスタＱｐ５２およびＮＭＯＳトラ
ンジスタＱｎ５２のゲート共通接続点が、ＣＭＯＳイン
バータ４６の出力端であるＰＭＯＳトランジスタＱｐ５
１およびＮＭＯＳトランジスタＱｎ５１のドレイン共通
接続点に接続されている。すなわち、このデータラッチ
部（１）４２は、ＣＭＯＳインバータ４６，４７がＮＭ
ＯＳトランジスタＱｎ５３を介してループ状に接続され
た構成となっている。
あるＰＭＯＳトランジスタＱｐ５２およびＮＭＯＳトラ
ンジスタＱｎ５２のゲート共通接続点が、ＣＭＯＳイン
バータ４６の出力端であるＰＭＯＳトランジスタＱｐ５
１およびＮＭＯＳトランジスタＱｎ５１のドレイン共通
接続点に接続されている。すなわち、このデータラッチ
部（１）４２は、ＣＭＯＳインバータ４６，４７がＮＭ
ＯＳトランジスタＱｎ５３を介してループ状に接続され
た構成となっている。
【００４１】データラッチ部（２）４３は、正電源ＶＤ
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ６１およびＮＭＯＳトランジスタＱｎ６１からな
るＣＭＯＳインバータ４８と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
６２およびＮＭＯＳトランジスタＱｎ６２からなるＣＭ
ＯＳインバータ４９と、データラッチ部（１）４２の互
いに逆相のラッチデータを取り込むＰＭＯＳトランジス
タＱｐ６３，Ｑｐ６４とを有する構成となっている。
Ｄと負電源ＶＳＳの間に接続されたＰＭＯＳトランジス
タＱｐ６１およびＮＭＯＳトランジスタＱｎ６１からな
るＣＭＯＳインバータ４８と、同様に正電源ＶＤＤと負
電源ＶＳＳの間に接続されたＰＭＯＳトランジスタＱｐ
６２およびＮＭＯＳトランジスタＱｎ６２からなるＣＭ
ＯＳインバータ４９と、データラッチ部（１）４２の互
いに逆相のラッチデータを取り込むＰＭＯＳトランジス
タＱｐ６３，Ｑｐ６４とを有する構成となっている。
【００４２】このデータラッチ部（２）４３において、
ＣＭＯＳインバータ４８の入力端であるＰＭＯＳトラン
ジスタＱｐ６１およびＮＭＯＳトランジスタＱｎ６１の
ゲート共通接続点が、ＣＭＯＳインバータ４９の出力端
であるＰＭＯＳトランジスタＱｐ６２およびＮＭＯＳト
ランジスタＱｎ６２のドレイン共通接続点に接続され、
またＣＭＯＳインバータ４９の入力端であるＰＭＯＳト
ランジスタＱｐ６２およびＮＭＯＳトランジスタＱｎ６
２のゲート共通接続点が、ＣＭＯＳインバータ４８の出
力端であるＰＭＯＳトランジスタＱｐ６１およびＮＭＯ
ＳトランジスタＱｎ６１のドレイン共通接続点に接続さ
れている。
ＣＭＯＳインバータ４８の入力端であるＰＭＯＳトラン
ジスタＱｐ６１およびＮＭＯＳトランジスタＱｎ６１の
ゲート共通接続点が、ＣＭＯＳインバータ４９の出力端
であるＰＭＯＳトランジスタＱｐ６２およびＮＭＯＳト
ランジスタＱｎ６２のドレイン共通接続点に接続され、
またＣＭＯＳインバータ４９の入力端であるＰＭＯＳト
ランジスタＱｐ６２およびＮＭＯＳトランジスタＱｎ６
２のゲート共通接続点が、ＣＭＯＳインバータ４８の出
力端であるＰＭＯＳトランジスタＱｐ６１およびＮＭＯ
ＳトランジスタＱｎ６１のドレイン共通接続点に接続さ
れている。
【００４３】すなわち、データラッチ部（２）４３は、
ＣＭＯＳインバータ６８，６９がループ状に接続された
構成となっており、ＣＭＯＳインバータ６８，６９の相
互コンダクタンスｇｍが、データラッチ部（１）４２の
ＣＭＯＳインバータ６６，６７の相互コンダクタンスｇ
ｍよりも小さく設定されている。これにより、データラ
ッチ部（２）４３のデータを、データラッチ部（１）４
２のデータにより確実に書き換えることができる。
ＣＭＯＳインバータ６８，６９がループ状に接続された
構成となっており、ＣＭＯＳインバータ６８，６９の相
互コンダクタンスｇｍが、データラッチ部（１）４２の
ＣＭＯＳインバータ６６，６７の相互コンダクタンスｇ
ｍよりも小さく設定されている。これにより、データラ
ッチ部（２）４３のデータを、データラッチ部（１）４
２のデータにより確実に書き換えることができる。
【００４４】また、ＰＭＯＳトランジスタＱｐ６３，Ｑ
ｐ６４の各ゲートには、出力イネーブルパルス（転送パ
ルス）ｏｅｘが印加される。そして、ＣＭＯＳインバー
タ４８の入力端とＣＭＯＳインバータ４９の出力端の共
通接続点から、最終的なラッチデータｏｕｔが１ライン
ごとに出力されるようになっている。
ｐ６４の各ゲートには、出力イネーブルパルス（転送パ
ルス）ｏｅｘが印加される。そして、ＣＭＯＳインバー
タ４８の入力端とＣＭＯＳインバータ４９の出力端の共
通接続点から、最終的なラッチデータｏｕｔが１ライン
ごとに出力されるようになっている。
【００４５】上記構成の第２実施形態に係るデータラッ
チ回路においては、データラッチ部（１）４２のＮＭＯ
ＳトランジスタＱｎ５３に、データラッチパルスｓｐｘ
１と異なるデータラッチパルスｓｐｘ２を印加するよう
にした点でのみ、第１実施形態に係るデータラッチ回路
と相違しており、したがって基本的な回路動作は第１実
施形態の場合と同じである。
チ回路においては、データラッチ部（１）４２のＮＭＯ
ＳトランジスタＱｎ５３に、データラッチパルスｓｐｘ
１と異なるデータラッチパルスｓｐｘ２を印加するよう
にした点でのみ、第１実施形態に係るデータラッチ回路
と相違しており、したがって基本的な回路動作は第１実
施形態の場合と同じである。
【００４６】この第２実施形態によれば、第１実施形態
での効果に加え、サンプリングパルスデータ（ラッチパ
ルスｓｐｘ１）とラッチパルス（ラッチパルスｓｐｘ
２）を２系統に分け、ラッチパルスｓｐｘ２の“Ｌ”レ
ベルから“Ｈ”レベルへの遷移タイミングを、データラ
ッチパルスｓｐｘ１の遷移タイミングよりも遅く設定す
るようにしたことで、ラッチのタイミングを延ばすこと
ができるため、データラッチのマージンを拡大できるこ
とになる。
での効果に加え、サンプリングパルスデータ（ラッチパ
ルスｓｐｘ１）とラッチパルス（ラッチパルスｓｐｘ
２）を２系統に分け、ラッチパルスｓｐｘ２の“Ｌ”レ
ベルから“Ｈ”レベルへの遷移タイミングを、データラ
ッチパルスｓｐｘ１の遷移タイミングよりも遅く設定す
るようにしたことで、ラッチのタイミングを延ばすこと
ができるため、データラッチのマージンを拡大できるこ
とになる。
【００４７】図９は、第２実施形態の変形例を示す回路
図であり、図中、図７と同等部分には同一符号を付して
示している。この変形例に係るデータラッチ回路では、
データラッチ部（２）４２において、ＣＭＯＳインバー
タ４６の入力端とＣＭＯＳインバータ４７の出力端との
間に介在するスイッチ素子としてＰＭＯＳトランジスタ
Ｑｐ５３を用い、そのゲートにデータラッチパルスｓｐ
ｘ２と逆極性のデータラッチパルスｓｐ２を印加する構
成となっている。なお、ＣＭＯＳを用いることも可能で
ある。
図であり、図中、図７と同等部分には同一符号を付して
示している。この変形例に係るデータラッチ回路では、
データラッチ部（２）４２において、ＣＭＯＳインバー
タ４６の入力端とＣＭＯＳインバータ４７の出力端との
間に介在するスイッチ素子としてＰＭＯＳトランジスタ
Ｑｐ５３を用い、そのゲートにデータラッチパルスｓｐ
ｘ２と逆極性のデータラッチパルスｓｐ２を印加する構
成となっている。なお、ＣＭＯＳを用いることも可能で
ある。
【００４８】また、図示するのは省略するが、第１実施
形態の変形例の場合と同様に、データラッチ部（２）４
３において、その入力段の２つのＰＭＯＳトランジスタ
Ｑｐ６３，Ｑｐ６４に代えてＮＭＯＳトランジスタを用
い、これらの各ゲートに転送パルスｏｅｘと逆極性の転
送パルスｏｅを印加するように構成することも可能であ
る。いずれの変形例の場合にも、基本的な回路動作は、
第２実施形態の場合と同じである。
形態の変形例の場合と同様に、データラッチ部（２）４
３において、その入力段の２つのＰＭＯＳトランジスタ
Ｑｐ６３，Ｑｐ６４に代えてＮＭＯＳトランジスタを用
い、これらの各ゲートに転送パルスｏｅｘと逆極性の転
送パルスｏｅを印加するように構成することも可能であ
る。いずれの変形例の場合にも、基本的な回路動作は、
第２実施形態の場合と同じである。
【００４９】なお、上記各実施形態では、駆動回路系を
ポリシリコンＴＦＴで画素系と一体的に形成する駆動回
路一体型ＬＣＤに適用するとしたが、別体型ＬＣＤにも
同様に適用可能である。また、構成するトランジスタ
は、ポリシリコン、結晶シリコンのいずれでも可能であ
る。さらに、Ｂｕｌｋシリコンでも、絶縁層上のＴＦＴ
でも構成は可能である。特にＴＦＴでは、基板バイアス
効果により｜Ｖｔｈ｜の上昇がないため、低電圧駆動に
は好適と言える。
ポリシリコンＴＦＴで画素系と一体的に形成する駆動回
路一体型ＬＣＤに適用するとしたが、別体型ＬＣＤにも
同様に適用可能である。また、構成するトランジスタ
は、ポリシリコン、結晶シリコンのいずれでも可能であ
る。さらに、Ｂｕｌｋシリコンでも、絶縁層上のＴＦＴ
でも構成は可能である。特にＴＦＴでは、基板バイアス
効果により｜Ｖｔｈ｜の上昇がないため、低電圧駆動に
は好適と言える。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
ＰＭＯＳ差動回路を用いてディジタル入力データを比較
基準電圧と比較することによって電源電圧レベルのデー
タに変換し、そのデータをサンプリングパルスの非サン
プリング期間にラッチし、さらにそのラッチデータを１
Ｈラインホールドするようにしたことにより、低電源電
圧（例えば、５Ｖ系）、低電圧データ信号（例えば、
２．７Ｖ系）でデータラッチ回路を構成できるので、液
晶表示装置の低消費電力化が図れる。
ＰＭＯＳ差動回路を用いてディジタル入力データを比較
基準電圧と比較することによって電源電圧レベルのデー
タに変換し、そのデータをサンプリングパルスの非サン
プリング期間にラッチし、さらにそのラッチデータを１
Ｈラインホールドするようにしたことにより、低電源電
圧（例えば、５Ｖ系）、低電圧データ信号（例えば、
２．７Ｖ系）でデータラッチ回路を構成できるので、液
晶表示装置の低消費電力化が図れる。
【図１】本発明が適用されるアクティブマトリクス型Ｌ
ＣＤの一般的な構成例を示す概略構成図である。
ＣＤの一般的な構成例を示す概略構成図である。
【図２】ディジタルインタ−フェ−ス型のソースドライ
バの一例を示す構成図である。
バの一例を示す構成図である。
【図３】本発明の第１実施形態を示す回路図である。
【図４】図３の回路動作を説明するためのタイミングチ
ャートである。
ャートである。
【図５】本実施形態に係るシミュレーション結果を示す
波形図である。
波形図である。
【図６】第１実施形態の変形例を示す回路図である。
【図７】本発明の第２実施形態を示す回路図である。
【図８】第２実施形態に係るタイミングチャートであ
る。
る。
【図９】第２実施形態の変形例を示す回路図である。
１１…ゲートバスライン、１２…信号ライン（ソースラ
イン）、１３…画素、１４…ＴＦＴ（薄膜トランジス
タ）、１５…液晶セル、１７…ソースドライバ、１８…
スキャンドライバ、２１…水平シフトレジスタ、２２…
データラッチ回路、２３…デコーダ回路、３１，４１…
コンパレータ部、３２，４２…データラッチ部（１）、
３３，４３…データラッチ部（２）、３４，４４…ＰＭ
ＯＳ差動増幅回路、３５，４５…ＮＭＯＳカレントミラ
ー回路、３６〜３９，４６〜４９…ＣＭＯＳインバータ
イン）、１３…画素、１４…ＴＦＴ（薄膜トランジス
タ）、１５…液晶セル、１７…ソースドライバ、１８…
スキャンドライバ、２１…水平シフトレジスタ、２２…
データラッチ回路、２３…デコーダ回路、３１，４１…
コンパレータ部、３２，４２…データラッチ部（１）、
３３，４３…データラッチ部（２）、３４，４４…ＰＭ
ＯＳ差動増幅回路、３５，４５…ＮＭＯＳカレントミラ
ー回路、３６〜３９，４６〜４９…ＣＭＯＳインバータ
Claims (6)
- 【請求項１】 水平走査に基づいて生成されるサンプリ
ングパルスに応答してディジタル入力データをラッチす
るデータラッチ回路を有する液晶表示装置の駆動回路に
おいて、 前記データラッチ回路は、 前記ディジタル入力データを被比較入力とし、所定の比
較基準電圧を比較入力とするＰＭＯＳ差動回路を有し、
前記サンプリングパルスのサンプリング期間に比較動作
を行うコンパレータ部と、 前記サンプリングパルスの非サンプリング期間に前記コ
ンパレータ部の出力をラッチする第１のデータラッチ部
と、 １水平期間内にある出力イネーブルパルスに応答して前
記第１のデータラッチ部の出力データをラッチする第２
のデータラッチ部とを備えていることを特徴とする液晶
表示装置の駆動回路。 - 【請求項２】 前記コンパレータ部は、前記ＰＭＯＳ差
動回路の能動負荷となるＮＭＯＳカレントミラー回路
と、前記ＰＭＯＳ差動回路のソース側に設けられて前記
サンプリングパルスのサンプリング期間に動作状態とな
る電流源とを有することを特徴とする請求項１記載の液
晶表示装置の駆動回路。 - 【請求項３】 前記第１のデータラッチ部は、前記コン
パレータ部の出力端に入力端が接続された第１のインバ
ータと、前記第１のインバータの出力端に入力端が接続
された第２のインバータと、前記第１のインバータの入
力端と前記第２のインバータの出力端の間に接続され、
前記サンプリングパルスの非サンプリング期間にオン状
態となるスイッチ素子とを有することを特徴とする請求
項１記載の液晶表示装置の駆動回路。 - 【請求項４】 前記第２のデータラッチ部は、前記出力
イネーブルパルスに応答して前記第１のデータラッチ部
の出力データを転送する転送スイッチと、前記転送スイ
ッチの出力端に入力端が接続された第１のインバータ
と、前記第１のインバータの出力端に入力端が、前記第
１のインバータの入力端に出力端がそれぞれ接続された
第２のインバータとを有することを特徴とする請求項１
記載の液晶表示装置の駆動回路。 - 【請求項５】 前記第２のデータラッチ部の第１，第２
のインバータは、前記第１のデータラッチ部の第１，第
２のインバータよりも相互コンダクタンスが小さく設定
されていることを特徴とする請求項４記載の液晶表示装
置の駆動回路。 - 【請求項６】 前記所定の比較基準電圧は、前記ディジ
タル入力データの低レベル側電圧と高レベル側電圧の間
に設定されていることを特徴とする請求項１記載の液晶
表示装置の駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9356577A JPH11184440A (ja) | 1997-12-25 | 1997-12-25 | 液晶表示装置の駆動回路 |
| US09/189,790 US6275210B1 (en) | 1997-12-25 | 1998-11-12 | Liquid crystal display device and driver circuit thereof |
| KR1019980058164A KR100547210B1 (ko) | 1997-12-25 | 1998-12-24 | 액정표시장치 및 그 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9356577A JPH11184440A (ja) | 1997-12-25 | 1997-12-25 | 液晶表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184440A true JPH11184440A (ja) | 1999-07-09 |
Family
ID=18449727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9356577A Pending JPH11184440A (ja) | 1997-12-25 | 1997-12-25 | 液晶表示装置の駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6275210B1 (ja) |
| JP (1) | JPH11184440A (ja) |
| KR (1) | KR100547210B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051852A1 (ja) * | 2002-12-03 | 2004-06-17 | Semiconductor Energy Laboratory Co., Ltd. | データラッチ回路及び電子機器 |
| US6870895B2 (en) | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| KR100488490B1 (ko) * | 2002-03-22 | 2005-05-11 | 주식회사 케이이씨 | 액정표시장치용 파워모듈 |
| US7109961B2 (en) | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| US7327169B2 (en) | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200072A (ja) * | 1998-11-04 | 2000-07-18 | Matsushita Electric Ind Co Ltd | 動作回路及びその動作回路を用いた液晶表示パネルの内蔵駆動回路 |
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP4264607B2 (ja) * | 1999-05-19 | 2009-05-20 | ソニー株式会社 | コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法 |
| US6693616B2 (en) * | 2000-02-18 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Image display device, method of driving thereof, and electronic equipment |
| US6831299B2 (en) * | 2000-11-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4439761B2 (ja) * | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP4168836B2 (ja) | 2003-06-03 | 2008-10-22 | ソニー株式会社 | 表示装置 |
| JP4147480B2 (ja) * | 2003-07-07 | 2008-09-10 | ソニー株式会社 | データ転送回路及びフラットディスプレイ装置 |
| EP2104110B1 (en) * | 2004-06-14 | 2013-08-21 | Semiconductor Energy Laboratory Co, Ltd. | Shift register and semiconductor display device |
| US7688107B2 (en) * | 2005-04-19 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, display device, and electronic device |
| KR101111529B1 (ko) * | 2010-01-29 | 2012-02-15 | 주식회사 실리콘웍스 | 액정표시장치의 소스 드라이버 회로 |
| KR101333519B1 (ko) * | 2012-04-30 | 2013-11-27 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동 방법 |
| KR102211124B1 (ko) * | 2014-10-02 | 2021-02-02 | 삼성전자주식회사 | 저전력으로 동작하는 소스 드라이버 및 이를 포함하는 액정 디스플레이 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795680B2 (ja) * | 1986-10-08 | 1995-10-11 | 富士電機株式会社 | 電圧変換回路 |
| JPH0767068B2 (ja) * | 1993-03-26 | 1995-07-19 | 日本電気株式会社 | レベルシフタ回路 |
| US5739805A (en) * | 1994-12-15 | 1998-04-14 | David Sarnoff Research Center, Inc. | Matrix addressed LCD display having LCD age indication, and autocalibrated amplification driver, and a cascaded column driver with capacitor-DAC operating on split groups of data bits |
| KR0145615B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 박막 트랜지스터 액정 표시장치의 구동장치 |
| US6078318A (en) * | 1995-04-27 | 2000-06-20 | Canon Kabushiki Kaisha | Data transfer method, display driving circuit using the method, and image display apparatus |
| US6067066A (en) * | 1995-10-09 | 2000-05-23 | Sharp Kabushiki Kaisha | Voltage output circuit and image display device |
-
1997
- 1997-12-25 JP JP9356577A patent/JPH11184440A/ja active Pending
-
1998
- 1998-11-12 US US09/189,790 patent/US6275210B1/en not_active Expired - Lifetime
- 1998-12-24 KR KR1019980058164A patent/KR100547210B1/ko active IP Right Grant
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109961B2 (en) | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| US7705843B2 (en) | 2002-03-13 | 2010-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| KR100488490B1 (ko) * | 2002-03-22 | 2005-05-11 | 주식회사 케이이씨 | 액정표시장치용 파워모듈 |
| US7327169B2 (en) | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US7535259B2 (en) | 2002-09-25 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US8432385B2 (en) | 2002-09-25 | 2013-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US8264254B2 (en) | 2002-09-25 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US8212600B2 (en) | 2002-12-03 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US7142030B2 (en) | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US7301382B2 (en) | 2002-12-03 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| CN100365934C (zh) * | 2002-12-03 | 2008-01-30 | 株式会社半导体能源研究所 | 数据锁存电路和电子装置 |
| WO2004051852A1 (ja) * | 2002-12-03 | 2004-06-17 | Semiconductor Energy Laboratory Co., Ltd. | データラッチ回路及び電子機器 |
| US8710887B2 (en) | 2002-12-03 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US8004334B2 (en) | 2002-12-03 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US7680239B2 (en) | 2002-12-19 | 2010-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US8189733B2 (en) | 2002-12-19 | 2012-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US6870895B2 (en) | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US8526568B2 (en) | 2002-12-19 | 2013-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US7079617B2 (en) | 2002-12-19 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100547210B1 (ko) | 2006-08-21 |
| KR19990063416A (ko) | 1999-07-26 |
| US6275210B1 (en) | 2001-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11184440A (ja) | 液晶表示装置の駆動回路 | |
| TWI410937B (zh) | 半導體積體電路 | |
| JPH10301539A (ja) | 液晶表示装置の駆動回路 | |
| JP3482908B2 (ja) | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 | |
| JP2007171225A (ja) | 増幅回路、液晶表示装置用駆動回路及び液晶表示装置 | |
| JP2002175053A (ja) | アクティブマトリクス型表示装置およびこれを用いた携帯端末 | |
| KR20050007284A (ko) | 레벨 시프트 회로, 표시 장치 및 휴대 단말기 | |
| TWI774009B (zh) | 源極驅動器的通道電路及其操作方法 | |
| JP4326215B2 (ja) | 表示装置 | |
| US5703825A (en) | Semiconductor integrated circuit device having a leakage current reduction means | |
| KR20020013131A (ko) | 아날로그 버퍼 및 그의 구동방법 | |
| JP3179350B2 (ja) | レベルシフト回路 | |
| US20050190139A1 (en) | Load capacity driving circuit and liquid crystal driving circuit | |
| JPH11242204A (ja) | 液晶表示装置およびその駆動回路 | |
| JP2004247870A (ja) | 表示装置の駆動回路 | |
| JP2000224024A (ja) | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 | |
| JP4016163B2 (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
| JP3489162B2 (ja) | 薄膜トランジスタ回路及び液晶表示装置 | |
| US20220148667A1 (en) | Reduced-Leakage Apparatus for Sampling Electrical Signals and Associated Methods | |
| JP2000221926A (ja) | ラッチ回路およびこれを搭載した液晶表示装置 | |
| US10515708B2 (en) | Apparatus for sampling electrical signals with improved hold time and associated methods | |
| JP2000194323A (ja) | アナログバッファ回路及び液晶表示装置 | |
| US10497455B2 (en) | Apparatus for sampling electrical signals with reduced leakage current and associated methods | |
| JPH11184432A (ja) | 液晶表示装置の駆動回路 | |
| JPH11220380A (ja) | レベルシフト回路 |