JPH0227598A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH0227598A JPH0227598A JP63176924A JP17692488A JPH0227598A JP H0227598 A JPH0227598 A JP H0227598A JP 63176924 A JP63176924 A JP 63176924A JP 17692488 A JP17692488 A JP 17692488A JP H0227598 A JPH0227598 A JP H0227598A
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Landscapes
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ回路に係り、特にシフトレジ
スタの最高動作周波数の向上と最低動作周波数の低下に
好適なシフトレジスタに関する。
スタの最高動作周波数の向上と最低動作周波数の低下に
好適なシフトレジスタに関する。
従来、薄膜MISトランジスタを用いてシフトレジスタ
を構成する場合は例えば集積回路工学(2)、コロナ社
、第5章に記載されている2相ダイナミツク型シフトレ
ジスタ、即ち第2図に示す回路を用いていた。ここで、
第2図に示す回路の動作を図中の下部に示したタイミン
グチャートを用いて説明すると、入力信号V 1nはク
ロックパルスφ1の立上りでトランジスタQ2のゲート
に取り込まれ、直ちにvlnの反転信号V t nがト
ランジスタQeのドレインに入力され、次にクロックパ
ルスφ2の立上りでV i nがトランジスタQ7のゲ
ートに取り込まれるので、直ちにvlfiの反転信号v
1.が出力信号V o u tとして出力される。
を構成する場合は例えば集積回路工学(2)、コロナ社
、第5章に記載されている2相ダイナミツク型シフトレ
ジスタ、即ち第2図に示す回路を用いていた。ここで、
第2図に示す回路の動作を図中の下部に示したタイミン
グチャートを用いて説明すると、入力信号V 1nはク
ロックパルスφ1の立上りでトランジスタQ2のゲート
に取り込まれ、直ちにvlnの反転信号V t nがト
ランジスタQeのドレインに入力され、次にクロックパ
ルスφ2の立上りでV i nがトランジスタQ7のゲ
ートに取り込まれるので、直ちにvlfiの反転信号v
1.が出力信号V o u tとして出力される。
即ち、vIllはグロックパルスφl、φ2によって制
御される。
御される。
ところで、第2図に示す回路を高速動作させる一つの手
段として電源電圧VOOを高くする方法がある。これは
、Vooを高くする、即ちトランジスタQa、Qaのゲ
ート電圧を高くすることにより、Qs、Qaのオン抵抗
が低くなるので、Qa、QBを通して次段のインバータ
の入力容量に充電する時間が短かくなる理由によるもの
である。
段として電源電圧VOOを高くする方法がある。これは
、Vooを高くする、即ちトランジスタQa、Qaのゲ
ート電圧を高くすることにより、Qs、Qaのオン抵抗
が低くなるので、Qa、QBを通して次段のインバータ
の入力容量に充電する時間が短かくなる理由によるもの
である。
ところで第2図に示した薄膜トランジスタ回路は電源電
圧Vooを通常の駆動電圧より高くすると容易に誤動作
することがわかった。動作としてはQz或はQlがオフ
状態で且つスイッチトランジスタロ1成はQeがオフ状
態にもかかわらず、VDDを大きくしていくとQl、或
はQBのリーク電流の増大によりQl或はQlがオン状
態になってしまう現象である。
圧Vooを通常の駆動電圧より高くすると容易に誤動作
することがわかった。動作としてはQz或はQlがオフ
状態で且つスイッチトランジスタロ1成はQeがオフ状
態にもかかわらず、VDDを大きくしていくとQl、或
はQBのリーク電流の増大によりQl或はQlがオン状
態になってしまう現象である。
上記現象は薄膜MISトランジスタのソース。
ドレイン耐圧が単結晶MoSトランジスタのそれと比べ
ると極めて低い理由によるものである。これは現状の薄
膜MISトランジスタでは完全なPN接合でソース、ド
レイン間のリーク電流を抑えていないことに起因する。
ると極めて低い理由によるものである。これは現状の薄
膜MISトランジスタでは完全なPN接合でソース、ド
レイン間のリーク電流を抑えていないことに起因する。
このため、Vooを高くすると負荷トランジスタQa、
Qa等を経由してスイッチトランジスタQl。
Qa等を経由してスイッチトランジスタQl。
Qa等のドレインに印加される電圧が高くなるので、そ
の結果スイッチトランジスタQs、Qθ等のリーク電流
が増大する。
の結果スイッチトランジスタQs、Qθ等のリーク電流
が増大する。
上記結果は薄膜トランジスタで形成したシフトレジスタ
の最低動作周波数の向上を意味する。
の最低動作周波数の向上を意味する。
本発明の目的は薄膜トランジスタで形成したシフトレジ
スタの最高動作周波数の向上と最低動作周波数の低下を
実現することにある。
スタの最高動作周波数の向上と最低動作周波数の低下を
実現することにある。
上記目的は薄膜MISトランジスタで形成するシフトレ
ジスタ1段の回路構成において入力信号vlnをクロッ
クパルスφ1で制御されるスイッチトランジスタQ1の
ドレインに入力し、Qlのソースは電源電圧Voor−
接地間に構成されるE/E(エンハンスメント/エンハ
ンスメント)構成でレシオタイプのインバータINVI
の入力部、及び電源電圧VDD2−接地間に構成される
E/E構成でレシオレスタイプのインバータINV2の
入力部に接続し、INVIの出力はINV2の電源側の
トランジスタQ6のゲートに接続しINV2の出力はク
ロックパルスφ2で制御されるスイッチトランジスタQ
6のドレインに入力し、QaのソースはVDDl−接地
間に構成されるE/E構成でレシオタイプのインバータ
INV3の入力部、及びV oox−接地間に構成され
るE/E構成でレシオレスタイプのインバータINV4
の入力部に接続し、INV3の出力はINV4の電源側
のトランジスタQ10のゲートに接続し、INV4の出
力をシフトレジスタ1段の出力信号V o u t と
した回路構成で、左記回路はl VDDI I > l
VDD21の条件で駆動させるシフトレジスタを形成
することにより達成される。
ジスタ1段の回路構成において入力信号vlnをクロッ
クパルスφ1で制御されるスイッチトランジスタQ1の
ドレインに入力し、Qlのソースは電源電圧Voor−
接地間に構成されるE/E(エンハンスメント/エンハ
ンスメント)構成でレシオタイプのインバータINVI
の入力部、及び電源電圧VDD2−接地間に構成される
E/E構成でレシオレスタイプのインバータINV2の
入力部に接続し、INVIの出力はINV2の電源側の
トランジスタQ6のゲートに接続しINV2の出力はク
ロックパルスφ2で制御されるスイッチトランジスタQ
6のドレインに入力し、QaのソースはVDDl−接地
間に構成されるE/E構成でレシオタイプのインバータ
INV3の入力部、及びV oox−接地間に構成され
るE/E構成でレシオレスタイプのインバータINV4
の入力部に接続し、INV3の出力はINV4の電源側
のトランジスタQ10のゲートに接続し、INV4の出
力をシフトレジスタ1段の出力信号V o u t と
した回路構成で、左記回路はl VDDI I > l
VDD21の条件で駆動させるシフトレジスタを形成
することにより達成される。
上記シフトレジスタにおいて、VDDI を高くしてい
くとトランジスタQs t Qloのゲートに高い電圧
が印加されるので、Qs + Qzoのオン抵抗が小さ
くなり、その結果Qs 、 Ql(1を通して次段の負
荷容量に充電する時間が短かくなる。即ち、シフトレジ
スタの最高動作周波数が向上する。又、VC+01 I
> I VDD2 lの条件で上記回路は駆動してい
るのでVDDIを高くしても、スイッチトランジスタQ
r、Qsのソース、ドレイン間には最大VDD2 L/
か印加されないのでQt、Qeの急激なリーク電流の増
大はない、即ち、シフトレジスタの最低動作周波数は向
上しない、さらにVDD2を次段のトランジスタがオン
状態になる程度に低くすれば、Ql、Qeのリーク電流
はさらに小さくなる。
くとトランジスタQs t Qloのゲートに高い電圧
が印加されるので、Qs + Qzoのオン抵抗が小さ
くなり、その結果Qs 、 Ql(1を通して次段の負
荷容量に充電する時間が短かくなる。即ち、シフトレジ
スタの最高動作周波数が向上する。又、VC+01 I
> I VDD2 lの条件で上記回路は駆動してい
るのでVDDIを高くしても、スイッチトランジスタQ
r、Qsのソース、ドレイン間には最大VDD2 L/
か印加されないのでQt、Qeの急激なリーク電流の増
大はない、即ち、シフトレジスタの最低動作周波数は向
上しない、さらにVDD2を次段のトランジスタがオン
状態になる程度に低くすれば、Ql、Qeのリーク電流
はさらに小さくなる。
即ち、シフトレジスタの最低動作周波数は低下する。
以下、本発明の一実施例を第1図により説明する。
第1図は多結晶シリコン薄膜トランジスタ(以下pol
y −Si T F Tと略す)を用いて形成した本発
明のシフトレジスタ1段の構成である。
y −Si T F Tと略す)を用いて形成した本発
明のシフトレジスタ1段の構成である。
回路構成は入力信号V s nをクロックパルスφ1で
制御されるスイッチTFTQ1のドレインに入力し、Q
lのソースは電源電圧Voos−接地間に構成されるE
/E (エンハンスメント/エンハンスメント)構成で
レシオタイプのインバータINV1の入力部、及び電源
電圧VDDZ−接地間に構成されるE/E構成でレシオ
レスタイプのインバータINV2の入力部に接続し、I
NVIの出力はINV2の電源側のTFTQsのゲート
に接続し、INV2の出力はクロックパルスφ2で制御
されるスイッチT F T Qsのドレインに入力し、
QaのソースはVDDI−接地間に構成されるE/E構
成でレシオタイプのインバータINV3の入力部、及び
VDD2−接地間に構成されるE/E構成でレシオレス
タイプのインバータINV4の入力部に接続し、INV
3(7)出力はINV4(7)電源側ノTFTQroの
ゲートに接続し、INV4の出力をシフトレジスタ1段
の出力信号V o u t としている。
制御されるスイッチTFTQ1のドレインに入力し、Q
lのソースは電源電圧Voos−接地間に構成されるE
/E (エンハンスメント/エンハンスメント)構成で
レシオタイプのインバータINV1の入力部、及び電源
電圧VDDZ−接地間に構成されるE/E構成でレシオ
レスタイプのインバータINV2の入力部に接続し、I
NVIの出力はINV2の電源側のTFTQsのゲート
に接続し、INV2の出力はクロックパルスφ2で制御
されるスイッチT F T Qsのドレインに入力し、
QaのソースはVDDI−接地間に構成されるE/E構
成でレシオタイプのインバータINV3の入力部、及び
VDD2−接地間に構成されるE/E構成でレシオレス
タイプのインバータINV4の入力部に接続し、INV
3(7)出力はINV4(7)電源側ノTFTQroの
ゲートに接続し、INV4の出力をシフトレジスタ1段
の出力信号V o u t としている。
ここで、TPTはnチャネルTFTでVDD2 =40
V、VDD2=15V、TFTのしきい値電圧VT=5
Vである。
V、VDD2=15V、TFTのしきい値電圧VT=5
Vである。
次に図中の下部に示したφ1.φ2.v51.vouu
のタイミングチャートを基に回路動作を説明する。
のタイミングチャートを基に回路動作を説明する。
例えばv1n=Ovの時を仮定すると、φ1がOVから
30Vに立上がった時にvlnはTFTQzt及びQa
のゲートに転送され、φt=OVになってもT F T
Qz、 Qaのゲートに保持される。
30Vに立上がった時にvlnはTFTQzt及びQa
のゲートに転送され、φt=OVになってもT F T
Qz、 Qaのゲートに保持される。
よって、INVI、INV2はオフ状態になるのでTF
TQ8のゲートにはVoot −VT:40 V −5
V=35Vが印加され、T F T Qa (7)ドレ
インにはVDD2= 15 Vが印加される0次にφ2
が0■から30Vに立上がった時にTFTQsがオン状
態になるのでT F T Q eのドレイン電圧15V
がTFTQ7 、TFTQeのゲートに転送され、φ2
= o v ニなッテもTFTQ71 Q9のゲートに
保持される。よって、INV3.INV4はオン状態に
なるので、TFTQ10のゲートにはOvに近い電圧が
印加され、シフトレジスタ1段の出力V o u tに
はOvが出力される。
TQ8のゲートにはVoot −VT:40 V −5
V=35Vが印加され、T F T Qa (7)ドレ
インにはVDD2= 15 Vが印加される0次にφ2
が0■から30Vに立上がった時にTFTQsがオン状
態になるのでT F T Q eのドレイン電圧15V
がTFTQ7 、TFTQeのゲートに転送され、φ2
= o v ニなッテもTFTQ71 Q9のゲートに
保持される。よって、INV3.INV4はオン状態に
なるので、TFTQ10のゲートにはOvに近い電圧が
印加され、シフトレジスタ1段の出力V o u tに
はOvが出力される。
ここで、上記条件だとVDD2が15Vと低いため、ス
イッチトランジスタQsのソース、ドレイン間には最大
15vしか印加されない、よって。
イッチトランジスタQsのソース、ドレイン間には最大
15vしか印加されない、よって。
TFTQeがオフ状態の時のリーク電流は小さい。
よって、シフトレジスタの最低動作周波数は比較的低い
、又、上記条件だとTFTQIIのゲートには35Vが
印加されるため、TFTQaのオン抵抗は充分低くなる
。よって、T F T Q s e Q eを通してT
F T Q 7 t Q 9のゲートに電荷を蓄積す
る時間が短かくなる。よって、シフトレジスタの最高動
作周波数は比較的高くなる。
、又、上記条件だとTFTQIIのゲートには35Vが
印加されるため、TFTQaのオン抵抗は充分低くなる
。よって、T F T Q s e Q eを通してT
F T Q 7 t Q 9のゲートに電荷を蓄積す
る時間が短かくなる。よって、シフトレジスタの最高動
作周波数は比較的高くなる。
第3図はPo1y−3iTFTのエンハンスメント型と
ディプレッション型を組み合わせて形成した本発明のシ
フトレジスタ1段の構成である。
ディプレッション型を組み合わせて形成した本発明のシ
フトレジスタ1段の構成である。
回路構成は入力信号vlをクロックパルスφ1で制御さ
れるスイッチTFTQ1のドレインに入力し、Qlのソ
ースは電源電圧VDD2−接地間に構成されるE/D
(エンハンスメント/ディプレッション)構成でレシオ
タイプのインバータINV 5の入力部、及び電源電圧
VDD2−接地間に構成されるE/E構成でレシオレス
タイプのインバータINV2の入力部に接続し、INV
5の出力はINV2の電源側のTFTQsのゲートに接
続し、INV2の出力はクロックパルスφ2で制御され
るスイッチTFTQeのドレインに入力し、Qeのソー
スはVDDI−接地間に構成されるE/D構成でレシオ
タイプのインバータINV6の入力部、及びVDD2−
接地間に構成されるE/E構成でレシオレスタイプのイ
ンバータINV4の入力部に接続し、INV6の出力は
INV4の電源側のTFTQzoのゲートに接続し、I
NV4の出力をシフトレジスタ1段の出力信号Vaut
としている。
れるスイッチTFTQ1のドレインに入力し、Qlのソ
ースは電源電圧VDD2−接地間に構成されるE/D
(エンハンスメント/ディプレッション)構成でレシオ
タイプのインバータINV 5の入力部、及び電源電圧
VDD2−接地間に構成されるE/E構成でレシオレス
タイプのインバータINV2の入力部に接続し、INV
5の出力はINV2の電源側のTFTQsのゲートに接
続し、INV2の出力はクロックパルスφ2で制御され
るスイッチTFTQeのドレインに入力し、Qeのソー
スはVDDI−接地間に構成されるE/D構成でレシオ
タイプのインバータINV6の入力部、及びVDD2−
接地間に構成されるE/E構成でレシオレスタイプのイ
ンバータINV4の入力部に接続し、INV6の出力は
INV4の電源側のTFTQzoのゲートに接続し、I
NV4の出力をシフトレジスタ1段の出力信号Vaut
としている。
ここで、TPTはnチャネルTFTでVDD2=40
V、 VDD2= 15 V、 T F T(7)VT
は、E型はVt=5V、D型はVT=−3Vとする。
V、 VDD2= 15 V、 T F T(7)VT
は、E型はVt=5V、D型はVT=−3Vとする。
次に図中の下部に示したφ1.φ2* Vt++@ V
outのタイミングチャートを基に回路動作を説明する
。
outのタイミングチャートを基に回路動作を説明する
。
例えば、vLll=Ovの時を仮定すると、φlがOv
から30 V ニ立上がった時ニvillはTFTQ2
.Qlのゲートに転送され、φ1=OvになってもTF
TQz、Qaのゲートに保持される。よって、INV5
.INV2はオフ状態になるのでTFTQll(7)ゲ
ートにはVoot= 40 Vが印加され、TFTQa
(7)ドレインニはVDD2= 15 Vが印加される
。次にφ2がOvから30Vに立上がった時にTFTQ
sがオン状態になるのでTFTQaのドレイン電圧L5
VがTFTQ7.Qeo)ゲートに転送され、$z=O
VになってもT F T Q 7 t Q sのゲート
に保持される。よって、I NV 6 、 INV4は
オン状態になるので、TFTQloのゲートにはOvに
近い電圧が印加され、シフトレジスタ1段の出力vou
tにはOvが出力される。
から30 V ニ立上がった時ニvillはTFTQ2
.Qlのゲートに転送され、φ1=OvになってもTF
TQz、Qaのゲートに保持される。よって、INV5
.INV2はオフ状態になるのでTFTQll(7)ゲ
ートにはVoot= 40 Vが印加され、TFTQa
(7)ドレインニはVDD2= 15 Vが印加される
。次にφ2がOvから30Vに立上がった時にTFTQ
sがオン状態になるのでTFTQaのドレイン電圧L5
VがTFTQ7.Qeo)ゲートに転送され、$z=O
VになってもT F T Q 7 t Q sのゲート
に保持される。よって、I NV 6 、 INV4は
オン状態になるので、TFTQloのゲートにはOvに
近い電圧が印加され、シフトレジスタ1段の出力vou
tにはOvが出力される。
2二で、上記条件だとVDD2が15Vと低いため、ス
イッチトランジスタQeのソース、ドレイン間には最大
15vしか印加されない、よって、TFTQaがオフ状
態の時のリーク電流は小さい。
イッチトランジスタQeのソース、ドレイン間には最大
15vしか印加されない、よって、TFTQaがオフ状
態の時のリーク電流は小さい。
よって、シフトレジスタの最低動作周波数は比較的低い
、又、上記条件だとTFTQaのゲートには40Vが印
加されるため、 T F T Qsのオン抵抗は充分低
くなる。よって、T F T Q 5s Q aを通し
てTFTQ7.Qllのゲートに電荷を蓄積する時間が
短かくなる。よってシフトレジスタの最高動作周波数は
比較的高くなる。
、又、上記条件だとTFTQaのゲートには40Vが印
加されるため、 T F T Qsのオン抵抗は充分低
くなる。よって、T F T Q 5s Q aを通し
てTFTQ7.Qllのゲートに電荷を蓄積する時間が
短かくなる。よってシフトレジスタの最高動作周波数は
比較的高くなる。
ところで、本発明のシフトレジスタは周辺回路内蔵型ア
クティブマトリクス液晶デイスプレィの周辺回路に用い
た場合、最も効果がある。
クティブマトリクス液晶デイスプレィの周辺回路に用い
た場合、最も効果がある。
第4図は周辺回路内蔵型アクティブマトリクス液晶デイ
スプレィの周辺回路の一部である走査側駆動回路1段の
構成を示したものである。ここで、1はレベルシフタ、
2はバッファ、3は走査側から見た1ラインの容量であ
る。又、φ1.φ2゜V ine Vouc、Vout
のタイミングチャートを図中の下部に示しである。
スプレィの周辺回路の一部である走査側駆動回路1段の
構成を示したものである。ここで、1はレベルシフタ、
2はバッファ、3は走査側から見た1ラインの容量であ
る。又、φ1.φ2゜V ine Vouc、Vout
のタイミングチャートを図中の下部に示しである。
回路の動作としては、入力信号VIRは前記したシフト
レジスタの動作によりVot+tに変換され、V o
u iはレベルシフタ1.バッファ2によりV o u
tに増幅され、走査側から見た1ラインの容量3に印
加される。
レジスタの動作によりVot+tに変換され、V o
u iはレベルシフタ1.バッファ2によりV o u
tに増幅され、走査側から見た1ラインの容量3に印
加される。
本発明によれば薄膜トランジスタで形成したシフトレジ
スタの最高動作周波数の向上と最低動作周波数の低下が
実現できるので動作周波数範囲の拡大、ノイズマージン
が大きくなる等の効果がある。
スタの最高動作周波数の向上と最低動作周波数の低下が
実現できるので動作周波数範囲の拡大、ノイズマージン
が大きくなる等の効果がある。
第1図は本発明のシフトレジスタの回路構成図。
第2図は従来のシフトレジスタの回路構成図、第3図は
本発明のシフトレジスタの回路構成図、第4図は本発明
のシフトレジスタを周辺回路内蔵型アクティブマトリク
ス液晶デイスプレィの周辺回路に適用した一実施例を示
す図である。 1・・・レベルシフタ、2・・・バッファ、3・・・走
査側から見た1ラインの容量、Ql〜Q12・・・薄膜
トランジスタ。 第 図 第3図 第 図 Or。
本発明のシフトレジスタの回路構成図、第4図は本発明
のシフトレジスタを周辺回路内蔵型アクティブマトリク
ス液晶デイスプレィの周辺回路に適用した一実施例を示
す図である。 1・・・レベルシフタ、2・・・バッファ、3・・・走
査側から見た1ラインの容量、Ql〜Q12・・・薄膜
トランジスタ。 第 図 第3図 第 図 Or。
Claims (1)
- 【特許請求の範囲】 1、薄膜MIS(MetalInsulatorSem
iconductor)トランジスタで形成するシフト
レジスタ1段の回路構成において、入力信号V_i_m
をクロックパルスφ_1で制御されるスイッチトランジ
スタQ_1のドレインに入力し、Q_1のソースは電源
圧V_D_D_1−接地間に構成されるE/E(エンハ
ンスメント/エンハンスメント)構成でレシオタイプの
インバータINV1の入力部、及び電源電圧V_D_D
_2−接地間に構成されるE/E構成でレシオレスタイ
プのインバータINV2の入力部に接続し、INV1の
出力はINV2の電源側のトランジスタQ_5のゲート
に接続し、INV2の出力はクロックパルスφ_2で制
御されるスイッチトランジスタQ_■のドレインに入力
し、Q_■のソースはV_D_D_1−接地間に構成さ
れるE/E構成でレシオタイプのインバータINV3の
入力部、及びV_D_D_2−接地間に構成されるE/
E構成でレシオレスタイプのインバータINV4の入力
部に接続しINV3の出力はINV4の電源側のトラン
ジスタQ_1_0のゲートに接続し、INV4の出力を
シフトレジスタ1段の出力信号V_o_u_tとした回
路構成で、左記回路は|V_D_D_1|>|V_D_
D_2の条件で駆動することを特徴とするシフトレジス
タ。 2、薄膜MISトランジスタで形成するシフトレジスタ
1段の回路構成において、シフトレジスタを駆動すると
きに少なくとも2つ以上の電源電圧をシフトレジスタ1
段内で構成されているインバータ群に別々に印加し出力
段のインバータには一番低い電源電圧を印加することを
特徴とするシフトレジスタ。 3、薄膜MISトランジスタで形成するシフトレジスタ
1段の回路構成において、入力信号 V_i_nをクロックパルスφ_1で制御されるスイッ
チトランジスタQ_1のドレインに入力し、Q_1のソ
ースは電源電圧V_D_D_1−接地間に構成されるE
/D(エンハンスメント/デイプレツシヨン)構成でレ
シオタイプのインバータINV5の入力部、及び電源電
圧V_D_D_2−接地間に構成されるE/E構成でレ
シオレスタイプのインバータINV2の入力部に接続し
、INV5の出力はINV2の電源側のトランジスタQ
_5のゲートに接続し、INV2の出力はクロックパル
スφ_2で制御されるスイッチトランジスタQ_6のド
レインに入力し、Q_6のソースはV_D_D_1−接
地間に構成されるE/D構成でレシオタイプのインバー
タINV6の入力部、及びV_D_D_2−接地間に構
成されるE/E構成でレシオレスタイプのインバータI
NV4の入力部に接続しINV6の出力はINV4の電
源側のトランジスタQ_1_0のゲートに接続し、IN
V4の出力をシフトレジスタ1段の出力信号V_o_u
_tとした回路構成で左記回路は|V_D_D_1>|
V_D_D_2|の条件で駆動することを特徴とするシ
フトレジスタ。 4、請求範囲第1項、第2項または第3項記載のシフト
レジスタは多結晶シリコンで形成することを特徴とする
シフトレジスタ。 5、請求範囲第1項、第2項、第3項または第4項記載
のシフトレジスタはガラス基板上に形成することを特徴
とするシフトレジスタ。 6、請求範囲第1項から第5項までのいずれか1項にお
いて、シフトレジスタを周辺回路内蔵型アクティブマト
リクスディスプレイの周辺回路に用いることを特徴とす
るアクティブマトリクスディスプレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176924A JPH0227598A (ja) | 1988-07-18 | 1988-07-18 | シフトレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176924A JPH0227598A (ja) | 1988-07-18 | 1988-07-18 | シフトレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0227598A true JPH0227598A (ja) | 1990-01-30 |
Family
ID=16022137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63176924A Pending JPH0227598A (ja) | 1988-07-18 | 1988-07-18 | シフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0227598A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7474284B2 (en) * | 2003-06-30 | 2009-01-06 | Sanyo Electric Co., Ltd. | Shift register for driving display |
US7535259B2 (en) | 2002-09-25 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
JP2013015845A (ja) * | 2002-06-15 | 2013-01-24 | Samsung Electronics Co Ltd | シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置 |
CN108806597A (zh) * | 2018-08-30 | 2018-11-13 | 合肥京东方卓印科技有限公司 | 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 |
-
1988
- 1988-07-18 JP JP63176924A patent/JPH0227598A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8264254B2 (en) | 2002-09-25 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
US8432385B2 (en) | 2002-09-25 | 2013-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
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US11227549B2 (en) | 2018-08-30 | 2022-01-18 | Hefei Boe Joint Technology Co., Ltd. | Shift register unit, driving method thereof, gate driver and display device |
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