JPH0227598A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH0227598A JPH0227598A JP63176924A JP17692488A JPH0227598A JP H0227598 A JPH0227598 A JP H0227598A JP 63176924 A JP63176924 A JP 63176924A JP 17692488 A JP17692488 A JP 17692488A JP H0227598 A JPH0227598 A JP H0227598A
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Landscapes
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ回路に係り、特にシフトレジ
スタの最高動作周波数の向上と最低動作周波数の低下に
好適なシフトレジスタに関する。
スタの最高動作周波数の向上と最低動作周波数の低下に
好適なシフトレジスタに関する。
従来、薄膜ＭＩＳトランジスタを用いてシフトレジスタ
を構成する場合は例えば集積回路工学（２）、コロナ社
、第５章に記載されている２相ダイナミツク型シフトレ
ジスタ、即ち第２図に示す回路を用いていた。ここで、
第２図に示す回路の動作を図中の下部に示したタイミン
グチャートを用いて説明すると、入力信号Ｖ １ｎはク
ロックパルスφ１の立上りでトランジスタＱ２のゲート
に取り込まれ、直ちにｖｌｎの反転信号Ｖ ｔ ｎがト
ランジスタＱｅのドレインに入力され、次にクロックパ
ルスφ２の立上りでＶ ｉ ｎがトランジスタＱ７のゲ
ートに取り込まれるので、直ちにｖｌｆｉの反転信号ｖ
１．が出力信号Ｖ ｏ ｕ ｔとして出力される。
を構成する場合は例えば集積回路工学（２）、コロナ社
、第５章に記載されている２相ダイナミツク型シフトレ
ジスタ、即ち第２図に示す回路を用いていた。ここで、
第２図に示す回路の動作を図中の下部に示したタイミン
グチャートを用いて説明すると、入力信号Ｖ １ｎはク
ロックパルスφ１の立上りでトランジスタＱ２のゲート
に取り込まれ、直ちにｖｌｎの反転信号Ｖ ｔ ｎがト
ランジスタＱｅのドレインに入力され、次にクロックパ
ルスφ２の立上りでＶ ｉ ｎがトランジスタＱ７のゲ
ートに取り込まれるので、直ちにｖｌｆｉの反転信号ｖ
１．が出力信号Ｖ ｏ ｕ ｔとして出力される。
即ち、ｖＩｌｌはグロックパルスφｌ、φ２によって制
御される。
御される。
ところで、第２図に示す回路を高速動作させる一つの手
段として電源電圧ＶＯＯを高くする方法がある。これは
、Ｖｏｏを高くする、即ちトランジスタＱａ、Ｑａのゲ
ート電圧を高くすることにより、Ｑｓ、Ｑａのオン抵抗
が低くなるので、Ｑａ、ＱＢを通して次段のインバータ
の入力容量に充電する時間が短かくなる理由によるもの
である。
段として電源電圧ＶＯＯを高くする方法がある。これは
、Ｖｏｏを高くする、即ちトランジスタＱａ、Ｑａのゲ
ート電圧を高くすることにより、Ｑｓ、Ｑａのオン抵抗
が低くなるので、Ｑａ、ＱＢを通して次段のインバータ
の入力容量に充電する時間が短かくなる理由によるもの
である。
ところで第２図に示した薄膜トランジスタ回路は電源電
圧Ｖｏｏを通常の駆動電圧より高くすると容易に誤動作
することがわかった。動作としてはＱｚ或はＱｌがオフ
状態で且つスイッチトランジスタロ１成はＱｅがオフ状
態にもかかわらず、ＶＤＤを大きくしていくとＱｌ、或
はＱＢのリーク電流の増大によりＱｌ或はＱｌがオン状
態になってしまう現象である。
圧Ｖｏｏを通常の駆動電圧より高くすると容易に誤動作
することがわかった。動作としてはＱｚ或はＱｌがオフ
状態で且つスイッチトランジスタロ１成はＱｅがオフ状
態にもかかわらず、ＶＤＤを大きくしていくとＱｌ、或
はＱＢのリーク電流の増大によりＱｌ或はＱｌがオン状
態になってしまう現象である。
上記現象は薄膜ＭＩＳトランジスタのソース。
ドレイン耐圧が単結晶ＭｏＳトランジスタのそれと比べ
ると極めて低い理由によるものである。これは現状の薄
膜ＭＩＳトランジスタでは完全なＰＮ接合でソース、ド
レイン間のリーク電流を抑えていないことに起因する。
ると極めて低い理由によるものである。これは現状の薄
膜ＭＩＳトランジスタでは完全なＰＮ接合でソース、ド
レイン間のリーク電流を抑えていないことに起因する。
このため、Ｖｏｏを高くすると負荷トランジスタＱａ、
Ｑａ等を経由してスイッチトランジスタＱｌ。
Ｑａ等を経由してスイッチトランジスタＱｌ。
Ｑａ等のドレインに印加される電圧が高くなるので、そ
の結果スイッチトランジスタＱｓ、Ｑθ等のリーク電流
が増大する。
の結果スイッチトランジスタＱｓ、Ｑθ等のリーク電流
が増大する。
上記結果は薄膜トランジスタで形成したシフトレジスタ
の最低動作周波数の向上を意味する。
の最低動作周波数の向上を意味する。
本発明の目的は薄膜トランジスタで形成したシフトレジ
スタの最高動作周波数の向上と最低動作周波数の低下を
実現することにある。
スタの最高動作周波数の向上と最低動作周波数の低下を
実現することにある。
上記目的は薄膜ＭＩＳトランジスタで形成するシフトレ
ジスタ１段の回路構成において入力信号ｖｌｎをクロッ
クパルスφ１で制御されるスイッチトランジスタＱ１の
ドレインに入力し、Ｑｌのソースは電源電圧Ｖｏｏｒ−
接地間に構成されるＥ／Ｅ（エンハンスメント／エンハ
ンスメント）構成でレシオタイプのインバータＩＮＶＩ
の入力部、及び電源電圧ＶＤＤ２−接地間に構成される
Ｅ／Ｅ構成でレシオレスタイプのインバータＩＮＶ２の
入力部に接続し、ＩＮＶＩの出力はＩＮＶ２の電源側の
トランジスタＱ６のゲートに接続しＩＮＶ２の出力はク
ロックパルスφ２で制御されるスイッチトランジスタＱ
６のドレインに入力し、ＱａのソースはＶＤＤｌ−接地
間に構成されるＥ／Ｅ構成でレシオタイプのインバータ
ＩＮＶ３の入力部、及びＶ ｏｏｘ−接地間に構成され
るＥ／Ｅ構成でレシオレスタイプのインバータＩＮＶ４
の入力部に接続し、ＩＮＶ３の出力はＩＮＶ４の電源側
のトランジスタＱ１０のゲートに接続し、ＩＮＶ４の出
力をシフトレジスタ１段の出力信号Ｖ ｏ ｕ ｔ と
した回路構成で、左記回路はｌ ＶＤＤＩ Ｉ ＞ ｌ
ＶＤＤ２１の条件で駆動させるシフトレジスタを形成
することにより達成される。
ジスタ１段の回路構成において入力信号ｖｌｎをクロッ
クパルスφ１で制御されるスイッチトランジスタＱ１の
ドレインに入力し、Ｑｌのソースは電源電圧Ｖｏｏｒ−
接地間に構成されるＥ／Ｅ（エンハンスメント／エンハ
ンスメント）構成でレシオタイプのインバータＩＮＶＩ
の入力部、及び電源電圧ＶＤＤ２−接地間に構成される
Ｅ／Ｅ構成でレシオレスタイプのインバータＩＮＶ２の
入力部に接続し、ＩＮＶＩの出力はＩＮＶ２の電源側の
トランジスタＱ６のゲートに接続しＩＮＶ２の出力はク
ロックパルスφ２で制御されるスイッチトランジスタＱ
６のドレインに入力し、ＱａのソースはＶＤＤｌ−接地
間に構成されるＥ／Ｅ構成でレシオタイプのインバータ
ＩＮＶ３の入力部、及びＶ ｏｏｘ−接地間に構成され
るＥ／Ｅ構成でレシオレスタイプのインバータＩＮＶ４
の入力部に接続し、ＩＮＶ３の出力はＩＮＶ４の電源側
のトランジスタＱ１０のゲートに接続し、ＩＮＶ４の出
力をシフトレジスタ１段の出力信号Ｖ ｏ ｕ ｔ と
した回路構成で、左記回路はｌ ＶＤＤＩ Ｉ ＞ ｌ
ＶＤＤ２１の条件で駆動させるシフトレジスタを形成
することにより達成される。
上記シフトレジスタにおいて、ＶＤＤＩ を高くしてい
くとトランジスタＱｓ ｔ Ｑｌｏのゲートに高い電圧
が印加されるので、Ｑｓ ＋ Ｑｚｏのオン抵抗が小さ
くなり、その結果Ｑｓ 、 Ｑｌ（１を通して次段の負
荷容量に充電する時間が短かくなる。即ち、シフトレジ
スタの最高動作周波数が向上する。又、ＶＣ＋０１ Ｉ
＞ Ｉ ＶＤＤ２ ｌの条件で上記回路は駆動してい
るのでＶＤＤＩを高くしても、スイッチトランジスタＱ
ｒ、Ｑｓのソース、ドレイン間には最大ＶＤＤ２ Ｌ／
か印加されないのでＱｔ、Ｑｅの急激なリーク電流の増
大はない、即ち、シフトレジスタの最低動作周波数は向
上しない、さらにＶＤＤ２を次段のトランジスタがオン
状態になる程度に低くすれば、Ｑｌ、Ｑｅのリーク電流
はさらに小さくなる。
くとトランジスタＱｓ ｔ Ｑｌｏのゲートに高い電圧
が印加されるので、Ｑｓ ＋ Ｑｚｏのオン抵抗が小さ
くなり、その結果Ｑｓ 、 Ｑｌ（１を通して次段の負
荷容量に充電する時間が短かくなる。即ち、シフトレジ
スタの最高動作周波数が向上する。又、ＶＣ＋０１ Ｉ
＞ Ｉ ＶＤＤ２ ｌの条件で上記回路は駆動してい
るのでＶＤＤＩを高くしても、スイッチトランジスタＱ
ｒ、Ｑｓのソース、ドレイン間には最大ＶＤＤ２ Ｌ／
か印加されないのでＱｔ、Ｑｅの急激なリーク電流の増
大はない、即ち、シフトレジスタの最低動作周波数は向
上しない、さらにＶＤＤ２を次段のトランジスタがオン
状態になる程度に低くすれば、Ｑｌ、Ｑｅのリーク電流
はさらに小さくなる。
即ち、シフトレジスタの最低動作周波数は低下する。
以下、本発明の一実施例を第１図により説明する。
第１図は多結晶シリコン薄膜トランジスタ（以下ｐｏｌ
ｙ −Ｓｉ Ｔ Ｆ Ｔと略す）を用いて形成した本発
明のシフトレジスタ１段の構成である。
ｙ −Ｓｉ Ｔ Ｆ Ｔと略す）を用いて形成した本発
明のシフトレジスタ１段の構成である。
回路構成は入力信号Ｖ ｓ ｎをクロックパルスφ１で
制御されるスイッチＴＦＴＱ１のドレインに入力し、Ｑ
ｌのソースは電源電圧Ｖｏｏｓ−接地間に構成されるＥ
／Ｅ （エンハンスメント／エンハンスメント）構成で
レシオタイプのインバータＩＮＶ１の入力部、及び電源
電圧ＶＤＤＺ−接地間に構成されるＥ／Ｅ構成でレシオ
レスタイプのインバータＩＮＶ２の入力部に接続し、Ｉ
ＮＶＩの出力はＩＮＶ２の電源側のＴＦＴＱｓのゲート
に接続し、ＩＮＶ２の出力はクロックパルスφ２で制御
されるスイッチＴ Ｆ Ｔ Ｑｓのドレインに入力し、
ＱａのソースはＶＤＤＩ−接地間に構成されるＥ／Ｅ構
成でレシオタイプのインバータＩＮＶ３の入力部、及び
ＶＤＤ２−接地間に構成されるＥ／Ｅ構成でレシオレス
タイプのインバータＩＮＶ４の入力部に接続し、ＩＮＶ
３（７）出力はＩＮＶ４（７）電源側ノＴＦＴＱｒｏの
ゲートに接続し、ＩＮＶ４の出力をシフトレジスタ１段
の出力信号Ｖ ｏ ｕ ｔ としている。
制御されるスイッチＴＦＴＱ１のドレインに入力し、Ｑ
ｌのソースは電源電圧Ｖｏｏｓ−接地間に構成されるＥ
／Ｅ （エンハンスメント／エンハンスメント）構成で
レシオタイプのインバータＩＮＶ１の入力部、及び電源
電圧ＶＤＤＺ−接地間に構成されるＥ／Ｅ構成でレシオ
レスタイプのインバータＩＮＶ２の入力部に接続し、Ｉ
ＮＶＩの出力はＩＮＶ２の電源側のＴＦＴＱｓのゲート
に接続し、ＩＮＶ２の出力はクロックパルスφ２で制御
されるスイッチＴ Ｆ Ｔ Ｑｓのドレインに入力し、
ＱａのソースはＶＤＤＩ−接地間に構成されるＥ／Ｅ構
成でレシオタイプのインバータＩＮＶ３の入力部、及び
ＶＤＤ２−接地間に構成されるＥ／Ｅ構成でレシオレス
タイプのインバータＩＮＶ４の入力部に接続し、ＩＮＶ
３（７）出力はＩＮＶ４（７）電源側ノＴＦＴＱｒｏの
ゲートに接続し、ＩＮＶ４の出力をシフトレジスタ１段
の出力信号Ｖ ｏ ｕ ｔ としている。
ここで、ＴＰＴはｎチャネルＴＦＴでＶＤＤ２ ＝４０
Ｖ、ＶＤＤ２＝１５Ｖ、ＴＦＴのしきい値電圧ＶＴ＝５
Ｖである。
Ｖ、ＶＤＤ２＝１５Ｖ、ＴＦＴのしきい値電圧ＶＴ＝５
Ｖである。
次に図中の下部に示したφ１．φ２．ｖ５１．ｖｏｕｕ
のタイミングチャートを基に回路動作を説明する。
のタイミングチャートを基に回路動作を説明する。
例えばｖ１ｎ＝Ｏｖの時を仮定すると、φ１がＯＶから
３０Ｖに立上がった時にｖｌｎはＴＦＴＱｚｔ及びＱａ
のゲートに転送され、φｔ＝ＯＶになってもＴ Ｆ Ｔ
Ｑｚ、 Ｑａのゲートに保持される。
３０Ｖに立上がった時にｖｌｎはＴＦＴＱｚｔ及びＱａ
のゲートに転送され、φｔ＝ＯＶになってもＴ Ｆ Ｔ
Ｑｚ、 Ｑａのゲートに保持される。
よって、ＩＮＶＩ、ＩＮＶ２はオフ状態になるのでＴＦ
ＴＱ８のゲートにはＶｏｏｔ −ＶＴ：４０ Ｖ −５
Ｖ＝３５Ｖが印加され、Ｔ Ｆ Ｔ Ｑａ （７）ドレ
インにはＶＤＤ２＝ １５ Ｖが印加される０次にφ２
が０■から３０Ｖに立上がった時にＴＦＴＱｓがオン状
態になるのでＴ Ｆ Ｔ Ｑ ｅのドレイン電圧１５Ｖ
がＴＦＴＱ７ 、ＴＦＴＱｅのゲートに転送され、φ２
＝ ｏ ｖ ニなッテもＴＦＴＱ７１ Ｑ９のゲートに
保持される。よって、ＩＮＶ３．ＩＮＶ４はオン状態に
なるので、ＴＦＴＱ１０のゲートにはＯｖに近い電圧が
印加され、シフトレジスタ１段の出力Ｖ ｏ ｕ ｔに
はＯｖが出力される。
ＴＱ８のゲートにはＶｏｏｔ −ＶＴ：４０ Ｖ −５
Ｖ＝３５Ｖが印加され、Ｔ Ｆ Ｔ Ｑａ （７）ドレ
インにはＶＤＤ２＝ １５ Ｖが印加される０次にφ２
が０■から３０Ｖに立上がった時にＴＦＴＱｓがオン状
態になるのでＴ Ｆ Ｔ Ｑ ｅのドレイン電圧１５Ｖ
がＴＦＴＱ７ 、ＴＦＴＱｅのゲートに転送され、φ２
＝ ｏ ｖ ニなッテもＴＦＴＱ７１ Ｑ９のゲートに
保持される。よって、ＩＮＶ３．ＩＮＶ４はオン状態に
なるので、ＴＦＴＱ１０のゲートにはＯｖに近い電圧が
印加され、シフトレジスタ１段の出力Ｖ ｏ ｕ ｔに
はＯｖが出力される。
ここで、上記条件だとＶＤＤ２が１５Ｖと低いため、ス
イッチトランジスタＱｓのソース、ドレイン間には最大
１５ｖしか印加されない、よって。
イッチトランジスタＱｓのソース、ドレイン間には最大
１５ｖしか印加されない、よって。
ＴＦＴＱｅがオフ状態の時のリーク電流は小さい。
よって、シフトレジスタの最低動作周波数は比較的低い
、又、上記条件だとＴＦＴＱＩＩのゲートには３５Ｖが
印加されるため、ＴＦＴＱａのオン抵抗は充分低くなる
。よって、Ｔ Ｆ Ｔ Ｑ ｓ ｅ Ｑ ｅを通してＴ
Ｆ Ｔ Ｑ ７ ｔ Ｑ ９のゲートに電荷を蓄積す
る時間が短かくなる。よって、シフトレジスタの最高動
作周波数は比較的高くなる。
、又、上記条件だとＴＦＴＱＩＩのゲートには３５Ｖが
印加されるため、ＴＦＴＱａのオン抵抗は充分低くなる
。よって、Ｔ Ｆ Ｔ Ｑ ｓ ｅ Ｑ ｅを通してＴ
Ｆ Ｔ Ｑ ７ ｔ Ｑ ９のゲートに電荷を蓄積す
る時間が短かくなる。よって、シフトレジスタの最高動
作周波数は比較的高くなる。
第３図はＰｏ１ｙ−３ｉＴＦＴのエンハンスメント型と
ディプレッション型を組み合わせて形成した本発明のシ
フトレジスタ１段の構成である。
ディプレッション型を組み合わせて形成した本発明のシ
フトレジスタ１段の構成である。
回路構成は入力信号ｖｌをクロックパルスφ１で制御さ
れるスイッチＴＦＴＱ１のドレインに入力し、Ｑｌのソ
ースは電源電圧ＶＤＤ２−接地間に構成されるＥ／Ｄ
（エンハンスメント／ディプレッション）構成でレシオ
タイプのインバータＩＮＶ ５の入力部、及び電源電圧
ＶＤＤ２−接地間に構成されるＥ／Ｅ構成でレシオレス
タイプのインバータＩＮＶ２の入力部に接続し、ＩＮＶ
５の出力はＩＮＶ２の電源側のＴＦＴＱｓのゲートに接
続し、ＩＮＶ２の出力はクロックパルスφ２で制御され
るスイッチＴＦＴＱｅのドレインに入力し、Ｑｅのソー
スはＶＤＤＩ−接地間に構成されるＥ／Ｄ構成でレシオ
タイプのインバータＩＮＶ６の入力部、及びＶＤＤ２−
接地間に構成されるＥ／Ｅ構成でレシオレスタイプのイ
ンバータＩＮＶ４の入力部に接続し、ＩＮＶ６の出力は
ＩＮＶ４の電源側のＴＦＴＱｚｏのゲートに接続し、Ｉ
ＮＶ４の出力をシフトレジスタ１段の出力信号Ｖａｕｔ
としている。
れるスイッチＴＦＴＱ１のドレインに入力し、Ｑｌのソ
ースは電源電圧ＶＤＤ２−接地間に構成されるＥ／Ｄ
（エンハンスメント／ディプレッション）構成でレシオ
タイプのインバータＩＮＶ ５の入力部、及び電源電圧
ＶＤＤ２−接地間に構成されるＥ／Ｅ構成でレシオレス
タイプのインバータＩＮＶ２の入力部に接続し、ＩＮＶ
５の出力はＩＮＶ２の電源側のＴＦＴＱｓのゲートに接
続し、ＩＮＶ２の出力はクロックパルスφ２で制御され
るスイッチＴＦＴＱｅのドレインに入力し、Ｑｅのソー
スはＶＤＤＩ−接地間に構成されるＥ／Ｄ構成でレシオ
タイプのインバータＩＮＶ６の入力部、及びＶＤＤ２−
接地間に構成されるＥ／Ｅ構成でレシオレスタイプのイ
ンバータＩＮＶ４の入力部に接続し、ＩＮＶ６の出力は
ＩＮＶ４の電源側のＴＦＴＱｚｏのゲートに接続し、Ｉ
ＮＶ４の出力をシフトレジスタ１段の出力信号Ｖａｕｔ
としている。
ここで、ＴＰＴはｎチャネルＴＦＴでＶＤＤ２＝４０
Ｖ、 ＶＤＤ２＝ １５ Ｖ、 Ｔ Ｆ Ｔ（７）ＶＴ
は、Ｅ型はＶｔ＝５Ｖ、Ｄ型はＶＴ＝−３Ｖとする。
Ｖ、 ＶＤＤ２＝ １５ Ｖ、 Ｔ Ｆ Ｔ（７）ＶＴ
は、Ｅ型はＶｔ＝５Ｖ、Ｄ型はＶＴ＝−３Ｖとする。
次に図中の下部に示したφ１．φ２＊ Ｖｔ＋＋＠ Ｖ
ｏｕｔのタイミングチャートを基に回路動作を説明する
。
ｏｕｔのタイミングチャートを基に回路動作を説明する
。
例えば、ｖＬｌｌ＝Ｏｖの時を仮定すると、φｌがＯｖ
から３０ Ｖ ニ立上がった時ニｖｉｌｌはＴＦＴＱ２
．Ｑｌのゲートに転送され、φ１＝ＯｖになってもＴＦ
ＴＱｚ、Ｑａのゲートに保持される。よって、ＩＮＶ５
．ＩＮＶ２はオフ状態になるのでＴＦＴＱｌｌ（７）ゲ
ートにはＶｏｏｔ＝ ４０ Ｖが印加され、ＴＦＴＱａ
（７）ドレインニはＶＤＤ２＝ １５ Ｖが印加される
。次にφ２がＯｖから３０Ｖに立上がった時にＴＦＴＱ
ｓがオン状態になるのでＴＦＴＱａのドレイン電圧Ｌ５
ＶがＴＦＴＱ７．Ｑｅｏ）ゲートに転送され、＄ｚ＝Ｏ
ＶになってもＴ Ｆ Ｔ Ｑ ７ ｔ Ｑ ｓのゲート
に保持される。よって、Ｉ ＮＶ ６ 、 ＩＮＶ４は
オン状態になるので、ＴＦＴＱｌｏのゲートにはＯｖに
近い電圧が印加され、シフトレジスタ１段の出力ｖｏｕ
ｔにはＯｖが出力される。
から３０ Ｖ ニ立上がった時ニｖｉｌｌはＴＦＴＱ２
．Ｑｌのゲートに転送され、φ１＝ＯｖになってもＴＦ
ＴＱｚ、Ｑａのゲートに保持される。よって、ＩＮＶ５
．ＩＮＶ２はオフ状態になるのでＴＦＴＱｌｌ（７）ゲ
ートにはＶｏｏｔ＝ ４０ Ｖが印加され、ＴＦＴＱａ
（７）ドレインニはＶＤＤ２＝ １５ Ｖが印加される
。次にφ２がＯｖから３０Ｖに立上がった時にＴＦＴＱ
ｓがオン状態になるのでＴＦＴＱａのドレイン電圧Ｌ５
ＶがＴＦＴＱ７．Ｑｅｏ）ゲートに転送され、＄ｚ＝Ｏ
ＶになってもＴ Ｆ Ｔ Ｑ ７ ｔ Ｑ ｓのゲート
に保持される。よって、Ｉ ＮＶ ６ 、 ＩＮＶ４は
オン状態になるので、ＴＦＴＱｌｏのゲートにはＯｖに
近い電圧が印加され、シフトレジスタ１段の出力ｖｏｕ
ｔにはＯｖが出力される。
２二で、上記条件だとＶＤＤ２が１５Ｖと低いため、ス
イッチトランジスタＱｅのソース、ドレイン間には最大
１５ｖしか印加されない、よって、ＴＦＴＱａがオフ状
態の時のリーク電流は小さい。
イッチトランジスタＱｅのソース、ドレイン間には最大
１５ｖしか印加されない、よって、ＴＦＴＱａがオフ状
態の時のリーク電流は小さい。
よって、シフトレジスタの最低動作周波数は比較的低い
、又、上記条件だとＴＦＴＱａのゲートには４０Ｖが印
加されるため、 Ｔ Ｆ Ｔ Ｑｓのオン抵抗は充分低
くなる。よって、Ｔ Ｆ Ｔ Ｑ ５ｓ Ｑ ａを通し
てＴＦＴＱ７．Ｑｌｌのゲートに電荷を蓄積する時間が
短かくなる。よってシフトレジスタの最高動作周波数は
比較的高くなる。
、又、上記条件だとＴＦＴＱａのゲートには４０Ｖが印
加されるため、 Ｔ Ｆ Ｔ Ｑｓのオン抵抗は充分低
くなる。よって、Ｔ Ｆ Ｔ Ｑ ５ｓ Ｑ ａを通し
てＴＦＴＱ７．Ｑｌｌのゲートに電荷を蓄積する時間が
短かくなる。よってシフトレジスタの最高動作周波数は
比較的高くなる。
ところで、本発明のシフトレジスタは周辺回路内蔵型ア
クティブマトリクス液晶デイスプレィの周辺回路に用い
た場合、最も効果がある。
クティブマトリクス液晶デイスプレィの周辺回路に用い
た場合、最も効果がある。
第４図は周辺回路内蔵型アクティブマトリクス液晶デイ
スプレィの周辺回路の一部である走査側駆動回路１段の
構成を示したものである。ここで、１はレベルシフタ、
２はバッファ、３は走査側から見た１ラインの容量であ
る。又、φ１．φ２゜Ｖ ｉｎｅ Ｖｏｕｃ、Ｖｏｕｔ
のタイミングチャートを図中の下部に示しである。
スプレィの周辺回路の一部である走査側駆動回路１段の
構成を示したものである。ここで、１はレベルシフタ、
２はバッファ、３は走査側から見た１ラインの容量であ
る。又、φ１．φ２゜Ｖ ｉｎｅ Ｖｏｕｃ、Ｖｏｕｔ
のタイミングチャートを図中の下部に示しである。
回路の動作としては、入力信号ＶＩＲは前記したシフト
レジスタの動作によりＶｏｔ＋ｔに変換され、Ｖ ｏ
ｕ ｉはレベルシフタ１．バッファ２によりＶ ｏ ｕ
ｔに増幅され、走査側から見た１ラインの容量３に印
加される。
レジスタの動作によりＶｏｔ＋ｔに変換され、Ｖ ｏ
ｕ ｉはレベルシフタ１．バッファ２によりＶ ｏ ｕ
ｔに増幅され、走査側から見た１ラインの容量３に印
加される。
本発明によれば薄膜トランジスタで形成したシフトレジ
スタの最高動作周波数の向上と最低動作周波数の低下が
実現できるので動作周波数範囲の拡大、ノイズマージン
が大きくなる等の効果がある。
スタの最高動作周波数の向上と最低動作周波数の低下が
実現できるので動作周波数範囲の拡大、ノイズマージン
が大きくなる等の効果がある。
第１図は本発明のシフトレジスタの回路構成図。
第２図は従来のシフトレジスタの回路構成図、第３図は
本発明のシフトレジスタの回路構成図、第４図は本発明
のシフトレジスタを周辺回路内蔵型アクティブマトリク
ス液晶デイスプレィの周辺回路に適用した一実施例を示
す図である。 １・・・レベルシフタ、２・・・バッファ、３・・・走
査側から見た１ラインの容量、Ｑｌ〜Ｑ１２・・・薄膜
トランジスタ。 第 図 第３図 第 図 Ｏｒ。
本発明のシフトレジスタの回路構成図、第４図は本発明
のシフトレジスタを周辺回路内蔵型アクティブマトリク
ス液晶デイスプレィの周辺回路に適用した一実施例を示
す図である。 １・・・レベルシフタ、２・・・バッファ、３・・・走
査側から見た１ラインの容量、Ｑｌ〜Ｑ１２・・・薄膜
トランジスタ。 第 図 第３図 第 図 Ｏｒ。
Claims (1)
- 【特許請求の範囲】 １、薄膜ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタで形成するシフト
レジスタ１段の回路構成において、入力信号Ｖ＿ｉ＿ｍ
をクロックパルスφ＿１で制御されるスイッチトランジ
スタＱ＿１のドレインに入力し、Ｑ＿１のソースは電源
圧Ｖ＿Ｄ＿Ｄ＿１−接地間に構成されるＥ／Ｅ（エンハ
ンスメント／エンハンスメント）構成でレシオタイプの
インバータＩＮＶ１の入力部、及び電源電圧Ｖ＿Ｄ＿Ｄ
＿２−接地間に構成されるＥ／Ｅ構成でレシオレスタイ
プのインバータＩＮＶ２の入力部に接続し、ＩＮＶ１の
出力はＩＮＶ２の電源側のトランジスタＱ＿５のゲート
に接続し、ＩＮＶ２の出力はクロックパルスφ＿２で制
御されるスイッチトランジスタＱ＿■のドレインに入力
し、Ｑ＿■のソースはＶ＿Ｄ＿Ｄ＿１−接地間に構成さ
れるＥ／Ｅ構成でレシオタイプのインバータＩＮＶ３の
入力部、及びＶ＿Ｄ＿Ｄ＿２−接地間に構成されるＥ／
Ｅ構成でレシオレスタイプのインバータＩＮＶ４の入力
部に接続しＩＮＶ３の出力はＩＮＶ４の電源側のトラン
ジスタＱ＿１＿０のゲートに接続し、ＩＮＶ４の出力を
シフトレジスタ１段の出力信号Ｖ＿ｏ＿ｕ＿ｔとした回
路構成で、左記回路は｜Ｖ＿Ｄ＿Ｄ＿１｜＞｜Ｖ＿Ｄ＿
Ｄ＿２の条件で駆動することを特徴とするシフトレジス
タ。 ２、薄膜ＭＩＳトランジスタで形成するシフトレジスタ
１段の回路構成において、シフトレジスタを駆動すると
きに少なくとも２つ以上の電源電圧をシフトレジスタ１
段内で構成されているインバータ群に別々に印加し出力
段のインバータには一番低い電源電圧を印加することを
特徴とするシフトレジスタ。 ３、薄膜ＭＩＳトランジスタで形成するシフトレジスタ
１段の回路構成において、入力信号 Ｖ＿ｉ＿ｎをクロックパルスφ＿１で制御されるスイッ
チトランジスタＱ＿１のドレインに入力し、Ｑ＿１のソ
ースは電源電圧Ｖ＿Ｄ＿Ｄ＿１−接地間に構成されるＥ
／Ｄ（エンハンスメント／デイプレツシヨン）構成でレ
シオタイプのインバータＩＮＶ５の入力部、及び電源電
圧Ｖ＿Ｄ＿Ｄ＿２−接地間に構成されるＥ／Ｅ構成でレ
シオレスタイプのインバータＩＮＶ２の入力部に接続し
、ＩＮＶ５の出力はＩＮＶ２の電源側のトランジスタＱ
＿５のゲートに接続し、ＩＮＶ２の出力はクロックパル
スφ＿２で制御されるスイッチトランジスタＱ＿６のド
レインに入力し、Ｑ＿６のソースはＶ＿Ｄ＿Ｄ＿１−接
地間に構成されるＥ／Ｄ構成でレシオタイプのインバー
タＩＮＶ６の入力部、及びＶ＿Ｄ＿Ｄ＿２−接地間に構
成されるＥ／Ｅ構成でレシオレスタイプのインバータＩ
ＮＶ４の入力部に接続しＩＮＶ６の出力はＩＮＶ４の電
源側のトランジスタＱ＿１＿０のゲートに接続し、ＩＮ
Ｖ４の出力をシフトレジスタ１段の出力信号Ｖ＿ｏ＿ｕ
＿ｔとした回路構成で左記回路は｜Ｖ＿Ｄ＿Ｄ＿１＞｜
Ｖ＿Ｄ＿Ｄ＿２｜の条件で駆動することを特徴とするシ
フトレジスタ。 ４、請求範囲第１項、第２項または第３項記載のシフト
レジスタは多結晶シリコンで形成することを特徴とする
シフトレジスタ。 ５、請求範囲第１項、第２項、第３項または第４項記載
のシフトレジスタはガラス基板上に形成することを特徴
とするシフトレジスタ。 ６、請求範囲第１項から第５項までのいずれか１項にお
いて、シフトレジスタを周辺回路内蔵型アクティブマト
リクスディスプレイの周辺回路に用いることを特徴とす
るアクティブマトリクスディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176924A JPH0227598A (ja) | 1988-07-18 | 1988-07-18 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176924A JPH0227598A (ja) | 1988-07-18 | 1988-07-18 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227598A true JPH0227598A (ja) | 1990-01-30 |
Family
ID=16022137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176924A Pending JPH0227598A (ja) | 1988-07-18 | 1988-07-18 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227598A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474284B2 (en) * | 2003-06-30 | 2009-01-06 | Sanyo Electric Co., Ltd. | Shift register for driving display |
| US7535259B2 (en) | 2002-09-25 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| JP2013015845A (ja) * | 2002-06-15 | 2013-01-24 | Samsung Electronics Co Ltd | シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置 |
| CN108806597A (zh) * | 2018-08-30 | 2018-11-13 | 合肥京东方卓印科技有限公司 | 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 |
-
1988
- 1988-07-18 JP JP63176924A patent/JPH0227598A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013015845A (ja) * | 2002-06-15 | 2013-01-24 | Samsung Electronics Co Ltd | シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置 |
| US7535259B2 (en) | 2002-09-25 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US8264254B2 (en) | 2002-09-25 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US8432385B2 (en) | 2002-09-25 | 2013-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US7474284B2 (en) * | 2003-06-30 | 2009-01-06 | Sanyo Electric Co., Ltd. | Shift register for driving display |
| CN108806597A (zh) * | 2018-08-30 | 2018-11-13 | 合肥京东方卓印科技有限公司 | 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 |
| US11227549B2 (en) | 2018-08-30 | 2022-01-18 | Hefei Boe Joint Technology Co., Ltd. | Shift register unit, driving method thereof, gate driver and display device |
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