JP3233580B2 - レベル変換回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【0001】
【発明の属する技術分野】本発明は、入力された信号の
レベルを異なるレベルへと変換するレベル変換回路に関
する。
レベルを異なるレベルへと変換するレベル変換回路に関
する。
【0002】
【従来の技術】表示素子、たとえば液晶などによって構
成される表示パネルを駆動する際には、表示素子に対し
て高電圧を印加することによって所望の表示を行ってい
る。表示パネルが、たとえばアクティブマトリクス型の
表示パネルである場合には、表示パネルを駆動するため
にゲートドライバおよびソースドライバが設けられる。
各ドライバの構成をすべて高耐圧の構成とすると、回路
内の各トランジスタの構造を、たとえば二重拡散構造と
しなければならずドライバの構成が大きくなる。ドライ
バの構成を大きくなるのを防ぐために、信号の処理を行
う段階では比較的低い電圧で処理を行い、表示素子に電
圧を印加する直前で電圧レベルを変換させて駆動してい
る。
成される表示パネルを駆動する際には、表示素子に対し
て高電圧を印加することによって所望の表示を行ってい
る。表示パネルが、たとえばアクティブマトリクス型の
表示パネルである場合には、表示パネルを駆動するため
にゲートドライバおよびソースドライバが設けられる。
各ドライバの構成をすべて高耐圧の構成とすると、回路
内の各トランジスタの構造を、たとえば二重拡散構造と
しなければならずドライバの構成が大きくなる。ドライ
バの構成を大きくなるのを防ぐために、信号の処理を行
う段階では比較的低い電圧で処理を行い、表示素子に電
圧を印加する直前で電圧レベルを変換させて駆動してい
る。
【0003】図33は典型的な従来例であるゲートドラ
イバ11の構成を示し、図34はゲートドライバ11に
含まれるレベルシフタ13であり、図35はゲートドラ
イバ11における入力と出力との関係を示す。
イバ11の構成を示し、図34はゲートドライバ11に
含まれるレベルシフタ13であり、図35はゲートドラ
イバ11における入力と出力との関係を示す。
【0004】図33に示すように、ゲートドライバ11
は、シフトレジスタ12と、レベルシフタ13と、出力
バッファ14とを含んで構成されている。ゲートドライ
バ11は、たとえばn本の電極に接続されている。
は、シフトレジスタ12と、レベルシフタ13と、出力
バッファ14とを含んで構成されている。ゲートドライ
バ11は、たとえばn本の電極に接続されている。
【0005】ゲートドライバ11には、図示しない電源
回路から複数の電圧が供給されている。ゲートドライバ
11は、負電圧、もしくはグランド電圧を基準として正
電圧を出力するゲートドライバであるので、各構成要素
には負電源側の電圧VSSが共通に与えられている。出
力バッファ14には電圧VDD,VSSが供給されてお
り、レベルシフタ13には電圧VDD,VSSが供給さ
れており、シフトレジスタ12には電圧VSS,VCC
が供給されている。たとえば、電圧VDDは30Vであ
り、電圧VCCは5Vであり、電圧VSSは0V、すな
わちグランド電圧である。
回路から複数の電圧が供給されている。ゲートドライバ
11は、負電圧、もしくはグランド電圧を基準として正
電圧を出力するゲートドライバであるので、各構成要素
には負電源側の電圧VSSが共通に与えられている。出
力バッファ14には電圧VDD,VSSが供給されてお
り、レベルシフタ13には電圧VDD,VSSが供給さ
れており、シフトレジスタ12には電圧VSS,VCC
が供給されている。たとえば、電圧VDDは30Vであ
り、電圧VCCは5Vであり、電圧VSSは0V、すな
わちグランド電圧である。
【0006】シフトレジスタ12には、クロック信号C
Kと図35(a)に信号レベルを示すスタートパルスS
Pとが入力され、クロック信号CKが入力される毎に図
35(b)に示す信号S1がレベルシフタ13へと出力
される。前記クロック信号CKとスタートパルスSPと
は、ハイレベルが電圧VCCに定められ、ローレベルが
電圧VSS、すなわち0Vに定められる。レベルシフタ
13は、入力された信号のレベルをシフトさせて出力す
る回路である。図34は、レベルシフタ13の構成の一
例として、特開昭62―69719号公報に開示されて
いるレベル変換回路を示す。以下の説明では、レベルシ
フタ13として説明を行う。
Kと図35(a)に信号レベルを示すスタートパルスS
Pとが入力され、クロック信号CKが入力される毎に図
35(b)に示す信号S1がレベルシフタ13へと出力
される。前記クロック信号CKとスタートパルスSPと
は、ハイレベルが電圧VCCに定められ、ローレベルが
電圧VSS、すなわち0Vに定められる。レベルシフタ
13は、入力された信号のレベルをシフトさせて出力す
る回路である。図34は、レベルシフタ13の構成の一
例として、特開昭62―69719号公報に開示されて
いるレベル変換回路を示す。以下の説明では、レベルシ
フタ13として説明を行う。
【0007】レベルシフタ13は、インバータ回路16
と、PチャネルMOS(MetalOxide Semiconductor)ト
ランジスタQ1,Q2と、NチャネルMOSトランジス
タQ3,Q4とを含む。また、インバータ回路16はP
チャネルMOSトランジスタQ5と、NチャネルMOS
トランジスタQ6とによって構成される。インバータ回
路16において、トランジスタQ6のソースには電圧V
SSが与えられ、トランジスタQ5のソースには電圧V
CCが与えられる。
と、PチャネルMOS(MetalOxide Semiconductor)ト
ランジスタQ1,Q2と、NチャネルMOSトランジス
タQ3,Q4とを含む。また、インバータ回路16はP
チャネルMOSトランジスタQ5と、NチャネルMOS
トランジスタQ6とによって構成される。インバータ回
路16において、トランジスタQ6のソースには電圧V
SSが与えられ、トランジスタQ5のソースには電圧V
CCが与えられる。
【0008】レベルシフタ13に入力される信号は、イ
ンバータ回路16のPチャネルMOSトランジスタQ5
およびNチャネルMOSトランジスタQ6のゲートと、
NチャネルMOSトランジスタQ4のゲートとに供給さ
れる。
ンバータ回路16のPチャネルMOSトランジスタQ5
およびNチャネルMOSトランジスタQ6のゲートと、
NチャネルMOSトランジスタQ4のゲートとに供給さ
れる。
【0009】インバータ回路16の出力、すなわちトラ
ンジスタQ5,Q6のドレインの電圧は、しきい値がお
よそ1Vに設定されるNチャネルMOSトランジスタQ
3のゲートに与えられる。NチャネルMOSトランジス
タQ3のドレインは、PチャネルMOSトランジスタQ
1のドレインとゲートおよびPチャネルMOSトランジ
スタQ2のゲートに接続されている。
ンジスタQ5,Q6のドレインの電圧は、しきい値がお
よそ1Vに設定されるNチャネルMOSトランジスタQ
3のゲートに与えられる。NチャネルMOSトランジス
タQ3のドレインは、PチャネルMOSトランジスタQ
1のドレインとゲートおよびPチャネルMOSトランジ
スタQ2のゲートに接続されている。
【0010】PチャネルMOSトランジスタQ1,Q2
のソースには、入力段に与えられている電圧VCCより
高いレベルに定められる電圧VDDが供給される。Nチ
ャネルMOSトランジスタQ3、Q4のソースには電圧
VSSが供給されている。NチャネルMOSトランジス
タQ4のドレインと、PチャネルMOSトランジスタQ
2のドレインとの接続点の電圧がレベルシフタ13の出
力として出力バッファ14に与えられている。レベルシ
フタ13の出力を図35(c)に信号S2として示す。
のソースには、入力段に与えられている電圧VCCより
高いレベルに定められる電圧VDDが供給される。Nチ
ャネルMOSトランジスタQ3、Q4のソースには電圧
VSSが供給されている。NチャネルMOSトランジス
タQ4のドレインと、PチャネルMOSトランジスタQ
2のドレインとの接続点の電圧がレベルシフタ13の出
力として出力バッファ14に与えられている。レベルシ
フタ13の出力を図35(c)に信号S2として示す。
【0011】レベルシフタ13には、シフトレジスタ1
2から電圧VCC−VSS間で変化する信号、すなわち
5Vの振幅をもつ信号が入力される。当該信号のレベル
が5Vから0Vに変化すると、NチャネルMOSトラン
ジスタQ6は遮断し、PチャネルMOSトランジスタQ
5は導通する。これによってインバータ回路16の出力
は電圧VCC、すなわち5Vとなり、1Vのしきい値に
定められるNチャネルMOSトランジスタQ3は導通状
態となり、PチャネルMOSトランジスタQ1,Q2の
ゲート電位が下がり導通状態となる。一方、入力が5V
から0Vに変化したことで、しきい値が1Vに定められ
るNチャネルMOSトランジスタQ4は、遮断されて抵
抗値の高い抵抗となっている。したがって、レベルシフ
タ13の出力の電圧レベルは電圧VDDとなる。
2から電圧VCC−VSS間で変化する信号、すなわち
5Vの振幅をもつ信号が入力される。当該信号のレベル
が5Vから0Vに変化すると、NチャネルMOSトラン
ジスタQ6は遮断し、PチャネルMOSトランジスタQ
5は導通する。これによってインバータ回路16の出力
は電圧VCC、すなわち5Vとなり、1Vのしきい値に
定められるNチャネルMOSトランジスタQ3は導通状
態となり、PチャネルMOSトランジスタQ1,Q2の
ゲート電位が下がり導通状態となる。一方、入力が5V
から0Vに変化したことで、しきい値が1Vに定められ
るNチャネルMOSトランジスタQ4は、遮断されて抵
抗値の高い抵抗となっている。したがって、レベルシフ
タ13の出力の電圧レベルは電圧VDDとなる。
【0012】同様に、入力信号のレベルが0Vから5V
に変化すると、PチャネルMOSトランジスタQ5は遮
断状態となり、NチャネルMOSトランジスタQ6は導
通状態となる。インバータ回路16の出力は電圧VS
S、すなわち0Vとなり、NチャネルMOSトランジス
タQ3は遮断されて抵抗値の高い抵抗となる。Nチャネ
ルMOSトランジスタQ3が遮断されることによって、
PチャネルMOSトランジスタQ1,Q2は遮断され、
抵抗値の高い抵抗となる。レベルシフタ13に入力され
る信号のレベルが5Vであると、NチャネルMOSトラ
ンジスタQ4は導通状態となる。したがって、レベルシ
フタ13の出力の電圧レベルは電圧VSSとなる。
に変化すると、PチャネルMOSトランジスタQ5は遮
断状態となり、NチャネルMOSトランジスタQ6は導
通状態となる。インバータ回路16の出力は電圧VS
S、すなわち0Vとなり、NチャネルMOSトランジス
タQ3は遮断されて抵抗値の高い抵抗となる。Nチャネ
ルMOSトランジスタQ3が遮断されることによって、
PチャネルMOSトランジスタQ1,Q2は遮断され、
抵抗値の高い抵抗となる。レベルシフタ13に入力され
る信号のレベルが5Vであると、NチャネルMOSトラ
ンジスタQ4は導通状態となる。したがって、レベルシ
フタ13の出力の電圧レベルは電圧VSSとなる。
【0013】出力バッファ14は、レベルシフタ13の
出力を所定のタイミングで各電極に出力する。出力バッ
ファ14の出力を信号S3として図35(d)に示す。
出力を所定のタイミングで各電極に出力する。出力バッ
ファ14の出力を信号S3として図35(d)に示す。
【0014】図33に示すゲートドライバ11では、負
電源側の電圧VSSを基準電圧としたので図34のレベ
ルシフタ13を用いることができたけれども、正電源側
の電圧を基準電圧とした場合には、レベルシフタ13を
用いることはできない。
電源側の電圧VSSを基準電圧としたので図34のレベ
ルシフタ13を用いることができたけれども、正電源側
の電圧を基準電圧とした場合には、レベルシフタ13を
用いることはできない。
【0015】図36は正電源側の電圧VDDが共通に与
えられるゲートドライバ11aの構成を示し、図37は
ゲートドライバ11aにおけるレベルシフタ17であ
り、図38はゲートドライバ11aにおける入力と出力
との関係を示す。
えられるゲートドライバ11aの構成を示し、図37は
ゲートドライバ11aにおけるレベルシフタ17であ
り、図38はゲートドライバ11aにおける入力と出力
との関係を示す。
【0016】ゲートドライバ11aでは、ゲートドライ
バ11のレベルシフタ13がレベルシフタ17に置換え
られている。また、その他の各構成要素については入力
される電圧がゲートドライバ11とは異なるだけなの
で、参照符aを付して区別し構成についての説明を省略
する。
バ11のレベルシフタ13がレベルシフタ17に置換え
られている。また、その他の各構成要素については入力
される電圧がゲートドライバ11とは異なるだけなの
で、参照符aを付して区別し構成についての説明を省略
する。
【0017】ゲートドライバ11aは、正電圧を基準と
して負電圧の出力を行うゲートドライバであるので、出
力バッファ14aには電圧VDDおよび電圧VSSが供
給されており、レベルシフタ17には電圧VDDおよび
電圧VSSが供給されており、シフトレジスタ12aに
は電圧VDDおよび電圧VCCが供給されている。たと
えば、電圧VDDは5V、電圧VSSは−25V、電圧
VCCは0Vに定められる。
して負電圧の出力を行うゲートドライバであるので、出
力バッファ14aには電圧VDDおよび電圧VSSが供
給されており、レベルシフタ17には電圧VDDおよび
電圧VSSが供給されており、シフトレジスタ12aに
は電圧VDDおよび電圧VCCが供給されている。たと
えば、電圧VDDは5V、電圧VSSは−25V、電圧
VCCは0Vに定められる。
【0018】レベルシフタ17は、インバータ回路16
と、PチャネルMOSトランジスタQ11,Q12と、
NチャネルMOSトランジスタQ13,Q14とを含ん
で構成されている。レベルシフタ17は、レベルシフタ
13におけるMOSトランジスタQ1〜Q4をそれぞれ
導電型式が異なるMOSトランジスタQ11〜Q14に
置き換えた構成となっており、各MOSトランジスタに
入力される電圧のレベルが異なることによって出力され
る電圧が異なる。インバータ回路16において、トラン
ジスタQ6のソースには電圧VCCが与えられ、トラン
ジスタQ5のソースには電圧VDDが与えられる。ま
た、PチャネルMOSトランジスタQ11,Q12のソ
ースには電圧VDDが供給され、NチャネルMOSトラ
ンジスタQ13,Q14のソースには電圧VSSが供給
される。
と、PチャネルMOSトランジスタQ11,Q12と、
NチャネルMOSトランジスタQ13,Q14とを含ん
で構成されている。レベルシフタ17は、レベルシフタ
13におけるMOSトランジスタQ1〜Q4をそれぞれ
導電型式が異なるMOSトランジスタQ11〜Q14に
置き換えた構成となっており、各MOSトランジスタに
入力される電圧のレベルが異なることによって出力され
る電圧が異なる。インバータ回路16において、トラン
ジスタQ6のソースには電圧VCCが与えられ、トラン
ジスタQ5のソースには電圧VDDが与えられる。ま
た、PチャネルMOSトランジスタQ11,Q12のソ
ースには電圧VDDが供給され、NチャネルMOSトラ
ンジスタQ13,Q14のソースには電圧VSSが供給
される。
【0019】シフトレジスタ12aに与えられる図38
(a)に示すスタートパルスSPは、ハイレベルが5V
で、ローレベルが0Vの信号である。シフトレジスタ1
2aには、5Vである電圧VDDと、0Vである電圧V
CCとが供給されているので、スタートパルスSPが入
力されると、スタートパルスSPの信号レベルに基づい
て図38(b)に示す信号S6を出力する。レベルシフ
タ17は、シフトレジスタ12aからの出力に基づいて
図38(c)に示す信号S7を出力する。出力バッファ
14aは信号S7の信号レベルに基づいて図38(d)
に示す信号S8を所定のタイミングで各電極に出力す
る。
(a)に示すスタートパルスSPは、ハイレベルが5V
で、ローレベルが0Vの信号である。シフトレジスタ1
2aには、5Vである電圧VDDと、0Vである電圧V
CCとが供給されているので、スタートパルスSPが入
力されると、スタートパルスSPの信号レベルに基づい
て図38(b)に示す信号S6を出力する。レベルシフ
タ17は、シフトレジスタ12aからの出力に基づいて
図38(c)に示す信号S7を出力する。出力バッファ
14aは信号S7の信号レベルに基づいて図38(d)
に示す信号S8を所定のタイミングで各電極に出力す
る。
【0020】
【発明が解決しようとする課題】ここで、ゲートドライ
バ11に電圧を供給する表示装置の電源が、負電源側の
予め定めるレベルの電圧を基準電圧とした構成であれ
ば、図34に示すレベルシフタ13をそのまま使用する
ことが可能であるけれども、前記表示装置が正電源側の
予め定めるレベルの電圧を基準電圧とした構成である場
合は、極性を反転させた図37に示すようなレベルシフ
タ17が必要となる。
バ11に電圧を供給する表示装置の電源が、負電源側の
予め定めるレベルの電圧を基準電圧とした構成であれ
ば、図34に示すレベルシフタ13をそのまま使用する
ことが可能であるけれども、前記表示装置が正電源側の
予め定めるレベルの電圧を基準電圧とした構成である場
合は、極性を反転させた図37に示すようなレベルシフ
タ17が必要となる。
【0021】従来の構成のゲートドライバ11,11a
には、いずれか一方の電圧で動作するレベルシフタ1
3,17のうち、いずれかが設けられているので、表示
装置の電源が正の電圧を基準とするか負の電圧を基準と
するかによって、ゲートドライバ11,11aを選択的
に設けなければならない。表示装置の電源の構成に応じ
て、ゲートドライバ11,11aを選択的に作製するの
で、量産することによる製造コストの低下を計ることが
できない。また、レベルシフタ13,17を共通に設け
て電源の構成に応じて切換えるゲートドライバとする
と、表示装置の電源が正の電圧を基準とする場合であっ
ても負の電圧を基準とする場合であっても使用すること
ができるけれども、ゲートドライバの構成が大きくな
る。
には、いずれか一方の電圧で動作するレベルシフタ1
3,17のうち、いずれかが設けられているので、表示
装置の電源が正の電圧を基準とするか負の電圧を基準と
するかによって、ゲートドライバ11,11aを選択的
に設けなければならない。表示装置の電源の構成に応じ
て、ゲートドライバ11,11aを選択的に作製するの
で、量産することによる製造コストの低下を計ることが
できない。また、レベルシフタ13,17を共通に設け
て電源の構成に応じて切換えるゲートドライバとする
と、表示装置の電源が正の電圧を基準とする場合であっ
ても負の電圧を基準とする場合であっても使用すること
ができるけれども、ゲートドライバの構成が大きくな
る。
【0022】本発明の目的は、入力信号の基準となる電
圧レベルを、供給する電源電圧に応じて、たとえば正負
いずれにも変換することが可能なレベル変換回路を提供
することである。
圧レベルを、供給する電源電圧に応じて、たとえば正負
いずれにも変換することが可能なレベル変換回路を提供
することである。
【0023】
【課題を解決するための手段】本発明は、信号入力端子
に与えられ、第1電圧レベルと第2電圧レベルとの間を
基準電圧レベルとして、所定振幅内で変化する入力信号
を、異なる電圧レベルを基準とするように変換するレベ
ル変換回路において、一方出力電極、他方出力電極およ
び制御電極を備え、一方出力電極は第1電圧レベルの電
源電圧に接続され、他方出力電極には第2電圧レベルの
電源電圧が供給され、制御電極は信号入力端子に接続さ
れ、入力信号の所定振幅内の電圧レベルをしきい値と
し、入力信号が第1電圧レベル側となるか第2電圧レベ
ル側となるかに応じて、一方出力電極および他方出力電
極間が遮断または導通するようにそれぞれ変化する入力
側スイッチング素子と、入力側スイッチング素子の他方
出力電極と第2電圧レベルの電源電圧との間に接続され
る入力側負荷手段と、一方電源端子、他方電源端子、信
号出力端子および制御端子を備え、一方電源端子には第
3電圧レベルの電源電圧が供給され、他方電源端子には
第2電圧レベルが第1電圧レベルから異なる方向に、第
3電圧レベルとは異なる第4電圧レベルの電源電圧が供
給され、制御端子は入力側スイッチング素子の他方出力
電極に接続され、第1電圧レベルと第2電圧レベルとの
間の電圧レベルのしきい値を有し、他方出力電極の電圧
レベルがしきい値よりも第1電圧レベル側となるか第2
電圧レベル側になるかに応じて、信号出力端子から第3
電圧レベル寄りまたは第4電圧レベル寄りの電圧をそれ
ぞれ導出する出力側スイッチング手段とを含むことを特
徴とするレベル変換回路である。本発明に従えば、レベ
ル変換回路は入力側スイッチング素子と、入力側負荷手
段と、出力側スイッチング手段とを含んで構成されてい
る。入力側スイッチング素子の一方出力電極は第1電圧
レベルの電源電圧に接続され、他方出力電極は入力側負
荷手段を介して第2電圧レベルの電源電圧が接続され
る。また、入力側スイッチング素子の他方出力電極は、
出力側スイッチング手段の制御端子に接続される。入力
側スイッチング素子の一方出力電極および他方出力電極
間を導通させるか遮断させるかは、信号入力端子を介し
て制御電極に与えられる入力信号の信号レベルに基づい
て定められる。入力信号の信号レベルがしきい値よりも
第1電圧レベル側であるときには他方出力電極の電圧レ
ベルは第1電圧レベルとなり、しきい値よりも第2電圧
レベル側であるときには他方出力電極の電圧レベルは第
2電圧レベルとなる。出力側スイッチング手段の一方電
源端子には第3電圧レベルの電源電圧が供給され、他方
電源端子には第2電圧レベルが第1電圧レベルから異な
る方向に、第3電圧レベルとは異なる第4電圧レベルの
電源電圧が供給される。出力側スイッチング手段は、入
力側スイッチング素子の他方電極の電圧レベルが基準電
圧レベルに対して第1電圧レベル側であるか第2電圧レ
ベル側であるかによって、第3電圧レベルか第4電圧レ
ベルを信号出力端子から出力する。したがって、第3電
圧レベルを基準電圧レベルに対して、第1電圧レベル側
にするか第2電圧レベル側にするかによって、出力側ス
イッチング手段から出力される電圧の基準電圧レベルに
対するいわゆる極性を定めることができ、入力信号の基
準の電圧レベルを正電圧側にも負電圧側にも変換するこ
とができる。
に与えられ、第1電圧レベルと第2電圧レベルとの間を
基準電圧レベルとして、所定振幅内で変化する入力信号
を、異なる電圧レベルを基準とするように変換するレベ
ル変換回路において、一方出力電極、他方出力電極およ
び制御電極を備え、一方出力電極は第1電圧レベルの電
源電圧に接続され、他方出力電極には第2電圧レベルの
電源電圧が供給され、制御電極は信号入力端子に接続さ
れ、入力信号の所定振幅内の電圧レベルをしきい値と
し、入力信号が第1電圧レベル側となるか第2電圧レベ
ル側となるかに応じて、一方出力電極および他方出力電
極間が遮断または導通するようにそれぞれ変化する入力
側スイッチング素子と、入力側スイッチング素子の他方
出力電極と第2電圧レベルの電源電圧との間に接続され
る入力側負荷手段と、一方電源端子、他方電源端子、信
号出力端子および制御端子を備え、一方電源端子には第
3電圧レベルの電源電圧が供給され、他方電源端子には
第2電圧レベルが第1電圧レベルから異なる方向に、第
3電圧レベルとは異なる第4電圧レベルの電源電圧が供
給され、制御端子は入力側スイッチング素子の他方出力
電極に接続され、第1電圧レベルと第2電圧レベルとの
間の電圧レベルのしきい値を有し、他方出力電極の電圧
レベルがしきい値よりも第1電圧レベル側となるか第2
電圧レベル側になるかに応じて、信号出力端子から第3
電圧レベル寄りまたは第4電圧レベル寄りの電圧をそれ
ぞれ導出する出力側スイッチング手段とを含むことを特
徴とするレベル変換回路である。本発明に従えば、レベ
ル変換回路は入力側スイッチング素子と、入力側負荷手
段と、出力側スイッチング手段とを含んで構成されてい
る。入力側スイッチング素子の一方出力電極は第1電圧
レベルの電源電圧に接続され、他方出力電極は入力側負
荷手段を介して第2電圧レベルの電源電圧が接続され
る。また、入力側スイッチング素子の他方出力電極は、
出力側スイッチング手段の制御端子に接続される。入力
側スイッチング素子の一方出力電極および他方出力電極
間を導通させるか遮断させるかは、信号入力端子を介し
て制御電極に与えられる入力信号の信号レベルに基づい
て定められる。入力信号の信号レベルがしきい値よりも
第1電圧レベル側であるときには他方出力電極の電圧レ
ベルは第1電圧レベルとなり、しきい値よりも第2電圧
レベル側であるときには他方出力電極の電圧レベルは第
2電圧レベルとなる。出力側スイッチング手段の一方電
源端子には第3電圧レベルの電源電圧が供給され、他方
電源端子には第2電圧レベルが第1電圧レベルから異な
る方向に、第3電圧レベルとは異なる第4電圧レベルの
電源電圧が供給される。出力側スイッチング手段は、入
力側スイッチング素子の他方電極の電圧レベルが基準電
圧レベルに対して第1電圧レベル側であるか第2電圧レ
ベル側であるかによって、第3電圧レベルか第4電圧レ
ベルを信号出力端子から出力する。したがって、第3電
圧レベルを基準電圧レベルに対して、第1電圧レベル側
にするか第2電圧レベル側にするかによって、出力側ス
イッチング手段から出力される電圧の基準電圧レベルに
対するいわゆる極性を定めることができ、入力信号の基
準の電圧レベルを正電圧側にも負電圧側にも変換するこ
とができる。
【0024】また本発明の前記入力側負荷手段は、前記
第3電圧レベルが前記入力信号の基準電圧レベルよりも
前記第1電圧レベル側のときに動作する第1負荷手段
と、前記第2電圧レベル側のときに動作する第2負荷手
段とを含むことを特徴とする。本発明に従えば、入力側
スイッチング素子の他方出力電極には第1負荷手段と第
2負荷手段とが接続される。第1負荷手段は、第3電圧
レベルが入力信号の基準電圧レベルよりも第1電圧レベ
ル側に定められるときに動作する。第2負荷手段は、第
3電圧レベルが入力信号の基準電圧レベルよりも第2電
圧レベル側に定められるときに動作する。したがって、
第3電圧レベルが基準電圧レベルに対して第1電圧レベ
ル側であるか第2電圧レベル側であるかで、いずれか一
方の負荷手段が動作することとなり、第1負荷手段の特
性と第2負荷手段の特性とをそれぞれ異なる特性とする
ことで、第3電圧レベルとして供給される電圧レベルに
応じてレベル変換回路を動作させることができる。
第3電圧レベルが前記入力信号の基準電圧レベルよりも
前記第1電圧レベル側のときに動作する第1負荷手段
と、前記第2電圧レベル側のときに動作する第2負荷手
段とを含むことを特徴とする。本発明に従えば、入力側
スイッチング素子の他方出力電極には第1負荷手段と第
2負荷手段とが接続される。第1負荷手段は、第3電圧
レベルが入力信号の基準電圧レベルよりも第1電圧レベ
ル側に定められるときに動作する。第2負荷手段は、第
3電圧レベルが入力信号の基準電圧レベルよりも第2電
圧レベル側に定められるときに動作する。したがって、
第3電圧レベルが基準電圧レベルに対して第1電圧レベ
ル側であるか第2電圧レベル側であるかで、いずれか一
方の負荷手段が動作することとなり、第1負荷手段の特
性と第2負荷手段の特性とをそれぞれ異なる特性とする
ことで、第3電圧レベルとして供給される電圧レベルに
応じてレベル変換回路を動作させることができる。
【0025】また本発明における前記第1負荷手段およ
び前記第2負荷手段は並列に接続され、前記第3電圧レ
ベルが前記入力信号の基準電圧レベルよりも前記第1電
圧レベル側のときには、第2負荷手段の抵抗値は第1負
荷手段の抵抗値よりも大きくなり、前記第2電圧レベル
側のときには、第1負荷手段の抵抗値は第2負荷手段の
抵抗値よりも大きくなることを特徴とする。本発明に従
えば、入力側スイッチング素子の他方出力電極には第1
負荷手段と第2負荷手段とが並列に接続される。第1お
よび第2負荷手段の抵抗値は、第3電圧レベルが入力信
号の基準電圧レベルよりも第1電圧レベル側のときに
は、第2負荷手段の抵抗値が第1負荷手段の抵抗値より
も大きくなる。また、第3電圧レベルが入力信号の基準
電圧レベルよりも第2電圧レベル側のときには、第1負
荷手段の抵抗値が第2負荷手段の抵抗値よりも大きくな
る。したがって、第3電圧レベルが、基準電圧レベルに
対して第1電圧レベル側か第2電圧レベル側かに応じ
て、第1および第2負荷手段の抵抗値がそれぞれ定ま
り、いずれか一方の負荷手段が負荷として動作する。第
1負荷手段の特性と第2負荷手段の特性とをそれぞれ異
なる特性とすることで、第3電圧レベルとして供給され
る電圧レベルに応じてレベル変換回路を動作させること
ができる。
び前記第2負荷手段は並列に接続され、前記第3電圧レ
ベルが前記入力信号の基準電圧レベルよりも前記第1電
圧レベル側のときには、第2負荷手段の抵抗値は第1負
荷手段の抵抗値よりも大きくなり、前記第2電圧レベル
側のときには、第1負荷手段の抵抗値は第2負荷手段の
抵抗値よりも大きくなることを特徴とする。本発明に従
えば、入力側スイッチング素子の他方出力電極には第1
負荷手段と第2負荷手段とが並列に接続される。第1お
よび第2負荷手段の抵抗値は、第3電圧レベルが入力信
号の基準電圧レベルよりも第1電圧レベル側のときに
は、第2負荷手段の抵抗値が第1負荷手段の抵抗値より
も大きくなる。また、第3電圧レベルが入力信号の基準
電圧レベルよりも第2電圧レベル側のときには、第1負
荷手段の抵抗値が第2負荷手段の抵抗値よりも大きくな
る。したがって、第3電圧レベルが、基準電圧レベルに
対して第1電圧レベル側か第2電圧レベル側かに応じ
て、第1および第2負荷手段の抵抗値がそれぞれ定ま
り、いずれか一方の負荷手段が負荷として動作する。第
1負荷手段の特性と第2負荷手段の特性とをそれぞれ異
なる特性とすることで、第3電圧レベルとして供給され
る電圧レベルに応じてレベル変換回路を動作させること
ができる。
【0026】また本発明の前記第1負荷手段は、一方出
力電極、他方出力電極および制御電極を備え、一方出力
電極は前記第2電圧レベルの電源電圧に接続され、制御
電極は前記第3電圧レベルの電源電圧に接続され、他方
出力電極は前記入力側スイッチング素子の他方出力電極
側に接続されて常に導通状態となり、導通状態の抵抗値
が入力側スイッチング素子の導通状態の抵抗値よりも大
きく、遮断状態の抵抗値よりも小さい負荷素子を有する
ことを特徴とする。本発明に従えば、第1負荷手段にお
ける負荷素子の一方出力電極は前記第2電圧レベルの電
源電圧に接続され、他方出力電極は前記入力側スイッチ
ング素子の他方出力電極に接続される。第1負荷手段の
制御電極は、前記第3電圧レベルの電源電圧に接続され
ており、第1負荷手段は常に導通状態となっている。第
1負荷手段における負荷素子が導通状態であるときの抵
抗値は、入力側スイッチング素子が導通状態であるとき
の抵抗値よりも大きく、遮断状態であるときの抵抗値よ
りも小さい。したがって、入力側スイッチング素子が導
通状態であるときには、入力側スイッチング素子の一方
出力電極に与えられている第1電圧レベルである電源電
圧が、出力側スイッチング手段の制御端子に与えられる
電圧となる。遮断状態であるときには、第1負荷手段に
おける負荷素子の他方出力電極に与えられている第2電
圧レベルである電源電圧が出力側スイッチング手段の制
御端子に与えられる電圧となる。
力電極、他方出力電極および制御電極を備え、一方出力
電極は前記第2電圧レベルの電源電圧に接続され、制御
電極は前記第3電圧レベルの電源電圧に接続され、他方
出力電極は前記入力側スイッチング素子の他方出力電極
側に接続されて常に導通状態となり、導通状態の抵抗値
が入力側スイッチング素子の導通状態の抵抗値よりも大
きく、遮断状態の抵抗値よりも小さい負荷素子を有する
ことを特徴とする。本発明に従えば、第1負荷手段にお
ける負荷素子の一方出力電極は前記第2電圧レベルの電
源電圧に接続され、他方出力電極は前記入力側スイッチ
ング素子の他方出力電極に接続される。第1負荷手段の
制御電極は、前記第3電圧レベルの電源電圧に接続され
ており、第1負荷手段は常に導通状態となっている。第
1負荷手段における負荷素子が導通状態であるときの抵
抗値は、入力側スイッチング素子が導通状態であるとき
の抵抗値よりも大きく、遮断状態であるときの抵抗値よ
りも小さい。したがって、入力側スイッチング素子が導
通状態であるときには、入力側スイッチング素子の一方
出力電極に与えられている第1電圧レベルである電源電
圧が、出力側スイッチング手段の制御端子に与えられる
電圧となる。遮断状態であるときには、第1負荷手段に
おける負荷素子の他方出力電極に与えられている第2電
圧レベルである電源電圧が出力側スイッチング手段の制
御端子に与えられる電圧となる。
【0027】また本発明の前記第2負荷手段は、一方出
力電極、他方出力電極および制御電極を備え、一方出力
電極は前記第2電圧レベルの電源電圧に接続され、制御
電極は前記第1電圧レベルの電源電圧に接続され、他方
出力電極は前記入力側スイッチング素子の他方出力電極
側に接続されて常に導通状態となり、導通状態の抵抗値
が入力側スイッチング素子の導通状態の抵抗値よりも大
きく、遮断状態の抵抗値よりも小さい負荷素子を有する
ことを特徴とする。本発明に従えば、第2負荷手段にお
ける負荷素子の一方出力電極は前記第2電圧レベルの電
源電圧に接続され、他方出力電極は前記入力側スイッチ
ング素子の他方出力電極に接続される。第2負荷手段の
制御電極は、前記第1電圧レベルの電源電圧に接続され
ており、第2負荷手段は常に導通状態となっている。第
2負荷手段における負荷素子が導通状態であるときの抵
抗値は、入力側スイッチング素子が導通状態であるとき
の抵抗値よりも大きく、遮断状態であるときの抵抗値よ
りも小さい。したがって、入力側スイッチング素子が導
通状態であるときには、入力側スイッチング素子の一方
出力電極に与えられている第1電圧レベルである電源電
圧が、出力側スイッチング手段の制御端子に与えられる
電圧となる。遮断状態であるときには、第2負荷手段に
おける負荷素子の他方出力電極に与えられている第2電
圧レベルである電源電圧が出力側スイッチング手段の制
御端子に与えられる電圧となる。
力電極、他方出力電極および制御電極を備え、一方出力
電極は前記第2電圧レベルの電源電圧に接続され、制御
電極は前記第1電圧レベルの電源電圧に接続され、他方
出力電極は前記入力側スイッチング素子の他方出力電極
側に接続されて常に導通状態となり、導通状態の抵抗値
が入力側スイッチング素子の導通状態の抵抗値よりも大
きく、遮断状態の抵抗値よりも小さい負荷素子を有する
ことを特徴とする。本発明に従えば、第2負荷手段にお
ける負荷素子の一方出力電極は前記第2電圧レベルの電
源電圧に接続され、他方出力電極は前記入力側スイッチ
ング素子の他方出力電極に接続される。第2負荷手段の
制御電極は、前記第1電圧レベルの電源電圧に接続され
ており、第2負荷手段は常に導通状態となっている。第
2負荷手段における負荷素子が導通状態であるときの抵
抗値は、入力側スイッチング素子が導通状態であるとき
の抵抗値よりも大きく、遮断状態であるときの抵抗値よ
りも小さい。したがって、入力側スイッチング素子が導
通状態であるときには、入力側スイッチング素子の一方
出力電極に与えられている第1電圧レベルである電源電
圧が、出力側スイッチング手段の制御端子に与えられる
電圧となる。遮断状態であるときには、第2負荷手段に
おける負荷素子の他方出力電極に与えられている第2電
圧レベルである電源電圧が出力側スイッチング手段の制
御端子に与えられる電圧となる。
【0028】また本発明の前記出力側スイッチング手段
は、一方出力電極、他方出力電極および制御電極を備
え、一方出力電極は前記他方電源端子に接続され、他方
出力電極には前記信号出力端子が接続され、制御電極は
前記制御端子に接続され、前記第1電圧レベルと前記第
2電圧レベルとの間の電圧レベルのしきい値を有するス
イッチング素子と、スイッチング素子の他方出力電極と
前記一方電源端子との間に接続される出力側負荷手段と
を含むことを特徴とする。本発明に従えば、出力側スイ
ッチング手段は、スイッチング素子と出力側負荷手段と
を含んで構成される。スイッチング素子は、第1電圧レ
ベルと第2電圧レベルとの間の電圧レベルのしきい値を
有する。スイッチング素子の一方出力電極は他方電源端
子に接続され、他方出力電極は信号出力端子に接続さ
れ、制御電極は制御端子に接続される。スイッチング素
子の他方出力電極は、さらに出力側負荷手段を介して一
方電源端子に接続される。入力信号の電圧レベルが基準
電圧に対して第1電圧レベル側になるか第2電圧レベル
側になるかに応じて、第3および第4電圧レベルの電源
電圧を選択的に出力することができる。
は、一方出力電極、他方出力電極および制御電極を備
え、一方出力電極は前記他方電源端子に接続され、他方
出力電極には前記信号出力端子が接続され、制御電極は
前記制御端子に接続され、前記第1電圧レベルと前記第
2電圧レベルとの間の電圧レベルのしきい値を有するス
イッチング素子と、スイッチング素子の他方出力電極と
前記一方電源端子との間に接続される出力側負荷手段と
を含むことを特徴とする。本発明に従えば、出力側スイ
ッチング手段は、スイッチング素子と出力側負荷手段と
を含んで構成される。スイッチング素子は、第1電圧レ
ベルと第2電圧レベルとの間の電圧レベルのしきい値を
有する。スイッチング素子の一方出力電極は他方電源端
子に接続され、他方出力電極は信号出力端子に接続さ
れ、制御電極は制御端子に接続される。スイッチング素
子の他方出力電極は、さらに出力側負荷手段を介して一
方電源端子に接続される。入力信号の電圧レベルが基準
電圧に対して第1電圧レベル側になるか第2電圧レベル
側になるかに応じて、第3および第4電圧レベルの電源
電圧を選択的に出力することができる。
【0029】また本発明の前記出力側スイッチング手段
は、一方出力電極、他方出力電極および制御電極を備え
て前記入力側スイッチング素子と同一の導電型式を有
し、一方出力電極は前記一方電源端子に接続され、他方
出力電極には前記信号出力端子が接続され、制御電極は
前記制御端子に接続される一方スイッチング素子と、一
方出力電極、他方出力電極および制御電極を備えて前記
入力側スイッチング素子とは相補的な導電型式を有し、
一方出力電極は前記他方電源端子に接続され、他方出力
電極には前記信号出力端子が接続され、制御電極は前記
制御端子に接続される他方スイッチング素子とを含むこ
とを特徴とする。本発明に従えば、出力側スイッチング
手段は、入力側スイッチング素子と同一の導電型式であ
る一方スイッチング素子と、入力側スイッチング素子と
相補的な導電型式の他方スイッチング素子とを含んで構
成される。一方スイッチング素子の一方出力電極は一方
電源端子に接続され、他方出力電極は信号出力端子に接
続される。他方スイッチング素子の一方出力電極は他方
電源端子に接続され、他方出力電極は信号出力端子に接
続される。一方および他方スイッチング素子の制御電極
はともに制御端子に接続される。したがって、制御端子
を介して各制御電極に与えられる入力側スイッチング素
子の他方出力電極の電圧レベルに応じて、一方および他
方スイッチング素子のいずれか一方のみが導通して、信
号出力端子に電圧を出力することとなり、それぞれ異な
る電圧レベルの電源電圧が供給される一方および他方電
源端子間が導通することがなく、出力側スイッチング手
段を流れる電流を少なくすることができる。
は、一方出力電極、他方出力電極および制御電極を備え
て前記入力側スイッチング素子と同一の導電型式を有
し、一方出力電極は前記一方電源端子に接続され、他方
出力電極には前記信号出力端子が接続され、制御電極は
前記制御端子に接続される一方スイッチング素子と、一
方出力電極、他方出力電極および制御電極を備えて前記
入力側スイッチング素子とは相補的な導電型式を有し、
一方出力電極は前記他方電源端子に接続され、他方出力
電極には前記信号出力端子が接続され、制御電極は前記
制御端子に接続される他方スイッチング素子とを含むこ
とを特徴とする。本発明に従えば、出力側スイッチング
手段は、入力側スイッチング素子と同一の導電型式であ
る一方スイッチング素子と、入力側スイッチング素子と
相補的な導電型式の他方スイッチング素子とを含んで構
成される。一方スイッチング素子の一方出力電極は一方
電源端子に接続され、他方出力電極は信号出力端子に接
続される。他方スイッチング素子の一方出力電極は他方
電源端子に接続され、他方出力電極は信号出力端子に接
続される。一方および他方スイッチング素子の制御電極
はともに制御端子に接続される。したがって、制御端子
を介して各制御電極に与えられる入力側スイッチング素
子の他方出力電極の電圧レベルに応じて、一方および他
方スイッチング素子のいずれか一方のみが導通して、信
号出力端子に電圧を出力することとなり、それぞれ異な
る電圧レベルの電源電圧が供給される一方および他方電
源端子間が導通することがなく、出力側スイッチング手
段を流れる電流を少なくすることができる。
【0030】また本発明の前記出力側スイッチング手段
は、一方出力電極、他方出力電極および制御電極を備え
て前記入力側スイッチング素子と同一の導電型式を有
し、一方出力電極は前記第1電圧レベルの電源電圧に接
続され、制御電極に前記入力信号の基準電圧レベルが与
えられ、常に導通状態となっている第1スイッチング素
子と、一方出力電極、他方出力電極および制御電極を備
えて前記入力側スイッチング素子とは相補的な導電型式
を有し、一方出力電極は前記第2電圧レベルの電源電圧
に接続され、他方出力電極は第1スイッチング素子の他
方出力電極に接続され、制御電極は前記制御端子に接続
され、第1電圧レベルと第2電圧レベルとの間のしきい
値を有する第2スイッチング素子と、第1スイッチング
素子と同一の導電型式を有する第3および第4スイッチ
ング素子、および第2スイッチング素子と同一の導電型
式を有する第5および第6スイッチング素子によって形
成されるブリッジ回路であって、第5および第6スイッ
チング素子の一方出力電極は前記他方電源端子に接続さ
れ、第3および第4スイッチング素子の一方出力電極は
前記一方電源端子に接続され、第3および第5スイッチ
ング素子の他方出力電極および第4スイッチング素子の
制御電極が共通接続され、第4および第6スイッチング
素子の他方出力電極および第3スイッチング素子の制御
電極が共通接続されて前記信号出力端子に接続され、第
6スイッチング素子の制御電極は一方スイッチング素子
の他方出力電極に接続されるブリッジ回路とを含むこと
を特徴とする。本発明に従えば、出力側スイッチング手
段は、入力側スイッチング素子と同一の導電型式を有す
る第1スイッチング素子と、入力側スイッチング素子と
は相補的な導電型式を有する第2スイッチング素子と、
ブリッジ回路とを含んで構成される。第1および第2ス
イッチング素子の各他方出力電極は共通に接続されて第
6スイッチング素子の制御電極に接続される。第1スイ
ッチング素子の一方出力電極は、第1電圧レベルの電源
電圧に接続される。制御電極には、入力信号の基準電圧
レベルが与えられ、常に導通状態となっている。第2ス
イッチング素子は、第1電圧レベルと第2電圧レベルと
の間のしきい値を有する。第2スイッチング素子の一方
出力電極は、第2電圧レベルの電源電圧に接続され、制
御電極は制御端子に接続される。ブリッジ回路は、第1
スイッチング素子と同一の導電型式を有する第3および
第4スイッチング素子、および第2スイッチング素子と
同一の導電型式を有する第5および第6スイッチング素
子によって形成される。第5および第6スイッチング素
子の一方出力電極は、他方電源端子に接続され、第3お
よび第4スイッチング素子の一方出力電極は、一方電源
端子に接続される。第3および第5スイッチング素子の
他方出力電極および第4スイッチング素子の制御電極
は、共通に接続される。また、第4および第6スイッチ
ング素子の他方出力電極および第3スイッチング素子の
制御電極は共通に接続され、信号出力端子に接続され
る。したがって、第1および第2スイッチング素子で入
力側スイッチング素子の他方出力電極の電圧レベルを反
転させ、入力側スイッチング素子の他方出力電極の電圧
レベルと反転した電圧レベルとによって、ブリッジ回路
から出力される電圧レベルを定めているので、それぞれ
異なる電圧レベルの電源電圧が供給される一方および他
方電源端子間が導通することがなく、出力側スイッチン
グ手段を流れる電流を少なくすることができる。
は、一方出力電極、他方出力電極および制御電極を備え
て前記入力側スイッチング素子と同一の導電型式を有
し、一方出力電極は前記第1電圧レベルの電源電圧に接
続され、制御電極に前記入力信号の基準電圧レベルが与
えられ、常に導通状態となっている第1スイッチング素
子と、一方出力電極、他方出力電極および制御電極を備
えて前記入力側スイッチング素子とは相補的な導電型式
を有し、一方出力電極は前記第2電圧レベルの電源電圧
に接続され、他方出力電極は第1スイッチング素子の他
方出力電極に接続され、制御電極は前記制御端子に接続
され、第1電圧レベルと第2電圧レベルとの間のしきい
値を有する第2スイッチング素子と、第1スイッチング
素子と同一の導電型式を有する第3および第4スイッチ
ング素子、および第2スイッチング素子と同一の導電型
式を有する第5および第6スイッチング素子によって形
成されるブリッジ回路であって、第5および第6スイッ
チング素子の一方出力電極は前記他方電源端子に接続さ
れ、第3および第4スイッチング素子の一方出力電極は
前記一方電源端子に接続され、第3および第5スイッチ
ング素子の他方出力電極および第4スイッチング素子の
制御電極が共通接続され、第4および第6スイッチング
素子の他方出力電極および第3スイッチング素子の制御
電極が共通接続されて前記信号出力端子に接続され、第
6スイッチング素子の制御電極は一方スイッチング素子
の他方出力電極に接続されるブリッジ回路とを含むこと
を特徴とする。本発明に従えば、出力側スイッチング手
段は、入力側スイッチング素子と同一の導電型式を有す
る第1スイッチング素子と、入力側スイッチング素子と
は相補的な導電型式を有する第2スイッチング素子と、
ブリッジ回路とを含んで構成される。第1および第2ス
イッチング素子の各他方出力電極は共通に接続されて第
6スイッチング素子の制御電極に接続される。第1スイ
ッチング素子の一方出力電極は、第1電圧レベルの電源
電圧に接続される。制御電極には、入力信号の基準電圧
レベルが与えられ、常に導通状態となっている。第2ス
イッチング素子は、第1電圧レベルと第2電圧レベルと
の間のしきい値を有する。第2スイッチング素子の一方
出力電極は、第2電圧レベルの電源電圧に接続され、制
御電極は制御端子に接続される。ブリッジ回路は、第1
スイッチング素子と同一の導電型式を有する第3および
第4スイッチング素子、および第2スイッチング素子と
同一の導電型式を有する第5および第6スイッチング素
子によって形成される。第5および第6スイッチング素
子の一方出力電極は、他方電源端子に接続され、第3お
よび第4スイッチング素子の一方出力電極は、一方電源
端子に接続される。第3および第5スイッチング素子の
他方出力電極および第4スイッチング素子の制御電極
は、共通に接続される。また、第4および第6スイッチ
ング素子の他方出力電極および第3スイッチング素子の
制御電極は共通に接続され、信号出力端子に接続され
る。したがって、第1および第2スイッチング素子で入
力側スイッチング素子の他方出力電極の電圧レベルを反
転させ、入力側スイッチング素子の他方出力電極の電圧
レベルと反転した電圧レベルとによって、ブリッジ回路
から出力される電圧レベルを定めているので、それぞれ
異なる電圧レベルの電源電圧が供給される一方および他
方電源端子間が導通することがなく、出力側スイッチン
グ手段を流れる電流を少なくすることができる。
【0031】
【発明の実施の形態】図1は、本発明の実施の第1の形
態であるレベル変換回路31の回路図である。レベル変
換回路31は、スイッチング素子32と、負荷回路33
と、出力回路34とを含んで構成される。レベル変換回
路31では、スイッチング素子32としてPチャネルM
OSトランジスタP1を設け、負荷回路33としてNチ
ャネルMOSトランジスタN1を設けている。出力回路
34は、スイッチング素子であるとPチャネルMOSト
ランジスタP2と、出力側負荷手段であるNチャネルM
OSトランジスタN2とを含む。
態であるレベル変換回路31の回路図である。レベル変
換回路31は、スイッチング素子32と、負荷回路33
と、出力回路34とを含んで構成される。レベル変換回
路31では、スイッチング素子32としてPチャネルM
OSトランジスタP1を設け、負荷回路33としてNチ
ャネルMOSトランジスタN1を設けている。出力回路
34は、スイッチング素子であるとPチャネルMOSト
ランジスタP2と、出力側負荷手段であるNチャネルM
OSトランジスタN2とを含む。
【0032】レベル変換回路31において、入力端子T
1を介して入力された信号はPチャネルMOSトランジ
スタP1の制御電極であるゲートに供給される。Pチャ
ネルMOSトランジスタP1の他方出力電極であるドレ
インにはトランジスタN1のドレインが接続される。P
チャネルMOSトランジスタP1の一方出力電極である
ソースには第1電圧レベルである電圧V1が供給され
る。
1を介して入力された信号はPチャネルMOSトランジ
スタP1の制御電極であるゲートに供給される。Pチャ
ネルMOSトランジスタP1の他方出力電極であるドレ
インにはトランジスタN1のドレインが接続される。P
チャネルMOSトランジスタP1の一方出力電極である
ソースには第1電圧レベルである電圧V1が供給され
る。
【0033】PチャネルMOSトランジスタP1のしき
い値電圧と入力信号の振幅とは、前記しきい値電圧が入
力信号の振幅に含まれるように定められるので、入力信
号がローレベルであるときにはトランジスタP1は導通
し、ハイレベルであるときにはトランジスタP1は遮断
する。
い値電圧と入力信号の振幅とは、前記しきい値電圧が入
力信号の振幅に含まれるように定められるので、入力信
号がローレベルであるときにはトランジスタP1は導通
し、ハイレベルであるときにはトランジスタP1は遮断
する。
【0034】負荷回路33として動作するNチャネルM
OSトランジスタN1のゲートには電圧V5が与えられ
ており、常に導通状態となっている。NチャネルMOS
トランジスタN1のソースには第2電圧レベルである電
圧V2が供給される。トランジスタP1,N1の各ドレ
インの電圧は信号OUT1として、後述する信号入力端
子36を介してNチャネルMOSトランジスタN2のゲ
ートに与えれられる。電圧V1と電圧V2とは、電圧V
1の方が高電圧となるように定められ、かつ両電圧間に
NチャネルMOSトランジスタN2のしきい値電圧が含
まれる。
OSトランジスタN1のゲートには電圧V5が与えられ
ており、常に導通状態となっている。NチャネルMOS
トランジスタN1のソースには第2電圧レベルである電
圧V2が供給される。トランジスタP1,N1の各ドレ
インの電圧は信号OUT1として、後述する信号入力端
子36を介してNチャネルMOSトランジスタN2のゲ
ートに与えれられる。電圧V1と電圧V2とは、電圧V
1の方が高電圧となるように定められ、かつ両電圧間に
NチャネルMOSトランジスタN2のしきい値電圧が含
まれる。
【0035】したがって、電圧V1、電圧V2、および
NチャネルMOSトランジスタN2のしきい値電圧の関
係を式で表すと、 V2<NチャネルMOSトランジスタN2のしきい値電圧<V1 …(1) となる。
NチャネルMOSトランジスタN2のしきい値電圧の関
係を式で表すと、 V2<NチャネルMOSトランジスタN2のしきい値電圧<V1 …(1) となる。
【0036】出力回路34では、トランジスタP2のソ
ースには第3電圧レベルである電圧V3が与えられ、ト
ランジスタN2のソースには第4電圧レベルである電圧
V4が与えられている。トランジスタP2のドレインと
トランジスタN2のドレインとが接続されており、接続
点の電圧が出力信号OUTとして出力される。
ースには第3電圧レベルである電圧V3が与えられ、ト
ランジスタN2のソースには第4電圧レベルである電圧
V4が与えられている。トランジスタP2のドレインと
トランジスタN2のドレインとが接続されており、接続
点の電圧が出力信号OUTとして出力される。
【0037】トランジスタP2のゲートには電圧V6が
与えられており、常に導通状態となっている。トランジ
スタP2の抵抗値は、トランジスタN2のオン抵抗より
も充分に大きく定められており、トランジスタN2はロ
ードトランジスタとして動作する。トランジスタN2の
ゲートには、トランジスタP1,N1の接続点の電圧で
ある信号OUT1が与えられており、信号OUT1の信
号レベルに応じてトランジスタN2の導通/遮断が制御
される。信号OUT1がハイレベル、すなわち電圧V1
となるとトランジスタN2は導通し、出力信号OUTは
電圧V4となる。また、信号OUT1がローレベル、す
なわち電圧V2となるとトランジスタN2は遮断し、出
力信号OUTは電圧V3となる。電圧V3と電圧V4と
は電圧V3の方が高電圧となるように定められる。電圧
V3,V4によってレベル変換回路31から出力される
信号の振幅が定められる。
与えられており、常に導通状態となっている。トランジ
スタP2の抵抗値は、トランジスタN2のオン抵抗より
も充分に大きく定められており、トランジスタN2はロ
ードトランジスタとして動作する。トランジスタN2の
ゲートには、トランジスタP1,N1の接続点の電圧で
ある信号OUT1が与えられており、信号OUT1の信
号レベルに応じてトランジスタN2の導通/遮断が制御
される。信号OUT1がハイレベル、すなわち電圧V1
となるとトランジスタN2は導通し、出力信号OUTは
電圧V4となる。また、信号OUT1がローレベル、す
なわち電圧V2となるとトランジスタN2は遮断し、出
力信号OUTは電圧V3となる。電圧V3と電圧V4と
は電圧V3の方が高電圧となるように定められる。電圧
V3,V4によってレベル変換回路31から出力される
信号の振幅が定められる。
【0038】電圧V3および電圧V4の関係を式で表す
と、 V4<V3 …(2) となる。
と、 V4<V3 …(2) となる。
【0039】トランジスタN2,P2の各ドレインの電
圧は、共通に接続され後述するシフトレジスタ42に入
力される。出力端子T2を介してレベル変換回路31か
ら出力される信号OUTは、本実施の形態においては、
たとえば信号の振幅が5Vとなるように定められている
ので、シフトレジスタ42は低電圧で動作する構成とす
ることができる。
圧は、共通に接続され後述するシフトレジスタ42に入
力される。出力端子T2を介してレベル変換回路31か
ら出力される信号OUTは、本実施の形態においては、
たとえば信号の振幅が5Vとなるように定められている
ので、シフトレジスタ42は低電圧で動作する構成とす
ることができる。
【0040】NチャネルMOSトランジスタN1のゲー
トには、当該トランジスタN1のしきい値以上に定めら
れる電圧V5が供給されているので、当該トランジスタ
N1は常に導通状態となっている。したがって、電圧V
5とNチャネルMOSトランジスタN1のしきい値電圧
との関係を式で表すと、 V5≧NチャネルMOSトランジスタN1のしきい値電圧 …(3) となる。
トには、当該トランジスタN1のしきい値以上に定めら
れる電圧V5が供給されているので、当該トランジスタ
N1は常に導通状態となっている。したがって、電圧V
5とNチャネルMOSトランジスタN1のしきい値電圧
との関係を式で表すと、 V5≧NチャネルMOSトランジスタN1のしきい値電圧 …(3) となる。
【0041】トランジスタN1の抵抗値は、Pチャネル
MOSトランジスタP1のオン抵抗よりも充分大きくな
るように設計されており、ロードトランジスタとして構
成されている。
MOSトランジスタP1のオン抵抗よりも充分大きくな
るように設計されており、ロードトランジスタとして構
成されている。
【0042】一方、PチャネルMOSトランジスタP2
のゲートには、当該トランジスタP2のしきい値以下に
定められる電圧V6が供給されているので、当該トラン
ジスタP2は常に導通状態となっている。したがって、
電圧V6とPチャネルMOSトランジスタP2のしきい
値電圧との関係を式で表すと、 V6≦PチャネルMOSトランジスタP2のしきい値電圧 …(4) となる。
のゲートには、当該トランジスタP2のしきい値以下に
定められる電圧V6が供給されているので、当該トラン
ジスタP2は常に導通状態となっている。したがって、
電圧V6とPチャネルMOSトランジスタP2のしきい
値電圧との関係を式で表すと、 V6≦PチャネルMOSトランジスタP2のしきい値電圧 …(4) となる。
【0043】トランジスタP2の抵抗値はトランジスタ
N2のオン抵抗よりも充分大きくなるように設計されて
おり、上記トランジスタN1と同様ロードトランジスタ
として構成されている。
N2のオン抵抗よりも充分大きくなるように設計されて
おり、上記トランジスタN1と同様ロードトランジスタ
として構成されている。
【0044】上述の電圧V1〜V6は、それぞれ異なる
電圧値であってもよい。また、上述の各電圧についての
条件として定めた式(1)〜(4)を満たしていれば、
複数の電圧が同一の電圧値であってもよい。
電圧値であってもよい。また、上述の各電圧についての
条件として定めた式(1)〜(4)を満たしていれば、
複数の電圧が同一の電圧値であってもよい。
【0045】仮に入力端子に振幅5Vの信号が入力さ
れ、信号が5Vから0Vに変化した場合、PチャネルM
OSトランジスタP1は導通し、次段のNチャネルMO
SトランジスタN2のゲートには電圧V1が与えられて
トランジスタN2を導通させる。トランジスタN2が導
通することによって、レベル変換回路31からは電圧V
4が出力される。また、5Vの信号が入力された場合、
PチャネルMOSトランジスタP1が遮断されるので、
ゲートに電圧V5が与えられることで常に導通している
トランジスタN1を介して、電圧V2が次段のトランジ
スタN2に与えられる。前記電圧V2が与えられると、
トランジスタN2は遮断され、電圧V4は出力されなく
なる。しかしながら、電圧V6が与えられることで常に
導通しているトランジスタP2によって、レベル変換回
路31からは電圧V3が出力される。したがって、レベ
ル変換回路31から出力される信号は電圧V5と電圧V
6との間を振幅する。
れ、信号が5Vから0Vに変化した場合、PチャネルM
OSトランジスタP1は導通し、次段のNチャネルMO
SトランジスタN2のゲートには電圧V1が与えられて
トランジスタN2を導通させる。トランジスタN2が導
通することによって、レベル変換回路31からは電圧V
4が出力される。また、5Vの信号が入力された場合、
PチャネルMOSトランジスタP1が遮断されるので、
ゲートに電圧V5が与えられることで常に導通している
トランジスタN1を介して、電圧V2が次段のトランジ
スタN2に与えられる。前記電圧V2が与えられると、
トランジスタN2は遮断され、電圧V4は出力されなく
なる。しかしながら、電圧V6が与えられることで常に
導通しているトランジスタP2によって、レベル変換回
路31からは電圧V3が出力される。したがって、レベ
ル変換回路31から出力される信号は電圧V5と電圧V
6との間を振幅する。
【0046】図2は前記レベル変換回路31が設けられ
たゲートドライバ41の構成を示し、図3は表示装置5
1の構成を示し、図4はゲートドライバ41における入
力と出力との関係を示す。
たゲートドライバ41の構成を示し、図3は表示装置5
1の構成を示し、図4はゲートドライバ41における入
力と出力との関係を示す。
【0047】表示装置51は、ゲートドライバ41と、
ソースドライバ52と、液晶表示パネル53と、制御回
路54と、電源回路55とを含んで構成される。液晶表
示パネル53は、TFT(薄膜トランジスタ)型の液晶
表示パネルであり、互いに直行するようにソースライン
s1,s2,s3,…,sm(総称するときは参照符s
を用いる)と、ゲートラインg1,g2,g3,…,g
n(総称するときは参照符gを用いる)とが設けられて
いる。ソースラインsとゲートラインgとの交差する地
点の近傍にTFTk11,k12,…,knm(総称す
るときは参照符kを用いる)が設けられており、TFT
kのドレインに画素電極z11,z12,…,znm
(総称するときは参照符zを用いる)が設けられてい
る。画素電極zと液晶層を挟んで対向するように対向電
極が設けられる。
ソースドライバ52と、液晶表示パネル53と、制御回
路54と、電源回路55とを含んで構成される。液晶表
示パネル53は、TFT(薄膜トランジスタ)型の液晶
表示パネルであり、互いに直行するようにソースライン
s1,s2,s3,…,sm(総称するときは参照符s
を用いる)と、ゲートラインg1,g2,g3,…,g
n(総称するときは参照符gを用いる)とが設けられて
いる。ソースラインsとゲートラインgとの交差する地
点の近傍にTFTk11,k12,…,knm(総称す
るときは参照符kを用いる)が設けられており、TFT
kのドレインに画素電極z11,z12,…,znm
(総称するときは参照符zを用いる)が設けられてい
る。画素電極zと液晶層を挟んで対向するように対向電
極が設けられる。
【0048】ソースラインsおよびゲートラインgに信
号を印加するソースドライバ52およびゲートドライバ
41は、制御回路54から供給される信号に基づいて動
作が制御される。たとえば、ゲートドライバ41には少
なくともクロック信号CKとスタートパルスSPとが入
力される。前記各ドライバ41,52には電源回路55
から複数種類の電圧が供給される。
号を印加するソースドライバ52およびゲートドライバ
41は、制御回路54から供給される信号に基づいて動
作が制御される。たとえば、ゲートドライバ41には少
なくともクロック信号CKとスタートパルスSPとが入
力される。前記各ドライバ41,52には電源回路55
から複数種類の電圧が供給される。
【0049】図2に示すように、ゲートドライバ41
は、入力レベル変換回路31と、シフトレジスタ42
と、レベルシフタ43と、出力バッファ44とを含んで
構成されている。ゲートドライバ41において、前述の
ゲートドライバ11と同一の構成要素については説明を
省略し、入力レベル変換回路31を含めて異なる点につ
いて説明を行う。入力レベル変換回路31には、クロッ
ク信号CKおよびスタートパルスSPが入力される。ク
ロック信号CKは、そのままシフトレジスタ42に与え
られる。
は、入力レベル変換回路31と、シフトレジスタ42
と、レベルシフタ43と、出力バッファ44とを含んで
構成されている。ゲートドライバ41において、前述の
ゲートドライバ11と同一の構成要素については説明を
省略し、入力レベル変換回路31を含めて異なる点につ
いて説明を行う。入力レベル変換回路31には、クロッ
ク信号CKおよびスタートパルスSPが入力される。ク
ロック信号CKは、そのままシフトレジスタ42に与え
られる。
【0050】ゲートドライバ41には、電源回路55か
ら複数の電圧が供給されている。ゲートドライバ41
は、正電圧を基準のレベルとする表示装置において設け
られるゲートドライバであるので、出力バッファ44に
は電圧VDD,VSSが供給されており、レベルシフタ
43には電圧VDD,VSSが供給されており、シフト
レジスタ42には電圧VDD,VCCが供給されてい
る。入力レベル変換回路31には、図1を参照すると電
圧V3として電圧VDDが供給され、電圧V4として電
圧VCCが供給される。また、電圧V2,V6としては
グランド電圧が供給され、電圧V1,V5として電圧V
LSが供給される。ゲートドライバ41が正電圧を出力
する場合、たとえば電圧VDDは30Vであり、電圧V
CCは25Vであり、電圧VLSは5Vであり、電圧V
SSは0V、すなわちグランド電圧である。
ら複数の電圧が供給されている。ゲートドライバ41
は、正電圧を基準のレベルとする表示装置において設け
られるゲートドライバであるので、出力バッファ44に
は電圧VDD,VSSが供給されており、レベルシフタ
43には電圧VDD,VSSが供給されており、シフト
レジスタ42には電圧VDD,VCCが供給されてい
る。入力レベル変換回路31には、図1を参照すると電
圧V3として電圧VDDが供給され、電圧V4として電
圧VCCが供給される。また、電圧V2,V6としては
グランド電圧が供給され、電圧V1,V5として電圧V
LSが供給される。ゲートドライバ41が正電圧を出力
する場合、たとえば電圧VDDは30Vであり、電圧V
CCは25Vであり、電圧VLSは5Vであり、電圧V
SSは0V、すなわちグランド電圧である。
【0051】図4(a)に信号レベルを示すスタートパ
ルスSPは、ハイレベルが電圧VLSであって、ローレ
ベルが電圧VSSである。スタートパルスSPは、レベ
ル変換回路31によって、レベルが変換され図4(b)
に示す信号S11になる。信号S11は、ハイレベルが
電圧VDDでローレベルが電圧VCCである。信号S1
1は、レベルシフタ43に入力されてレベルがシフトさ
れ、図4(c)に示す信号S12となる。信号S12
は、ハイレベルが電圧VDDでローレベルが電圧VSS
である。レベルシフタ43から出力される信号S12
は、図4(d)に示す信号S13として、所定のタイミ
ングで出力バッファ44からゲートラインg1,g2,
…,gnに出力される。信号S13は、ハイレベルが電
圧VDDでローレベルが電圧VSSである。
ルスSPは、ハイレベルが電圧VLSであって、ローレ
ベルが電圧VSSである。スタートパルスSPは、レベ
ル変換回路31によって、レベルが変換され図4(b)
に示す信号S11になる。信号S11は、ハイレベルが
電圧VDDでローレベルが電圧VCCである。信号S1
1は、レベルシフタ43に入力されてレベルがシフトさ
れ、図4(c)に示す信号S12となる。信号S12
は、ハイレベルが電圧VDDでローレベルが電圧VSS
である。レベルシフタ43から出力される信号S12
は、図4(d)に示す信号S13として、所定のタイミ
ングで出力バッファ44からゲートラインg1,g2,
…,gnに出力される。信号S13は、ハイレベルが電
圧VDDでローレベルが電圧VSSである。
【0052】また、ゲートドライバ41が負電圧を出力
する場合、電圧VDD,VLSは5Vであり、電圧VC
Cは0Vであり、電圧VSSは−25Vである。ゲート
ドライバ41が負電圧を出力する場合、図4(e)に示
すスタートパルスSPは、ハイレベルが電圧VLSでロ
ーレベルが電圧VCCとなる。スタートパルスSPは、
レベル変換回路31によって図4(f)に示す信号S1
6に変換される。信号S16は、ハイレベルが電圧VL
Sでローレベルが電圧VCCである。信号S16は、レ
ベルシフタ43に入力されてレベルがシフトされ、図4
(g)に示す信号S17となる。信号S17は、ハイレ
ベルが電圧VDDでローレベルが電圧VSSである。レ
ベルシフタ43から出力される信号S17は、図4
(h)に示す信号S18として所定のタイミングで出力
バッファ44からゲートラインg1,g2,…,gnに
出力される。信号S18は、ハイレベルが電圧VDDで
ローレベルが電圧VSSである。
する場合、電圧VDD,VLSは5Vであり、電圧VC
Cは0Vであり、電圧VSSは−25Vである。ゲート
ドライバ41が負電圧を出力する場合、図4(e)に示
すスタートパルスSPは、ハイレベルが電圧VLSでロ
ーレベルが電圧VCCとなる。スタートパルスSPは、
レベル変換回路31によって図4(f)に示す信号S1
6に変換される。信号S16は、ハイレベルが電圧VL
Sでローレベルが電圧VCCである。信号S16は、レ
ベルシフタ43に入力されてレベルがシフトされ、図4
(g)に示す信号S17となる。信号S17は、ハイレ
ベルが電圧VDDでローレベルが電圧VSSである。レ
ベルシフタ43から出力される信号S17は、図4
(h)に示す信号S18として所定のタイミングで出力
バッファ44からゲートラインg1,g2,…,gnに
出力される。信号S18は、ハイレベルが電圧VDDで
ローレベルが電圧VSSである。
【0053】図5は、ゲートドライバ41における各信
号のタイミングチャートである。本タイミングチャート
において、前述のゲートラインgにそれぞれ与えられる
信号S18に対してゲートラインgと同一の参照符を付
して示した。クロック信号CKは予め定める周期毎に入
力される信号である。信号g1,g2,gnは、それぞ
れクロック信号CKの立下がりタイミングで出力され
る。スタートパルスSPは、クロック信号CKが少なく
ともn回立下がる毎に立上がる。
号のタイミングチャートである。本タイミングチャート
において、前述のゲートラインgにそれぞれ与えられる
信号S18に対してゲートラインgと同一の参照符を付
して示した。クロック信号CKは予め定める周期毎に入
力される信号である。信号g1,g2,gnは、それぞ
れクロック信号CKの立下がりタイミングで出力され
る。スタートパルスSPは、クロック信号CKが少なく
ともn回立下がる毎に立上がる。
【0054】図6は、正電源仕様である場合のレベル変
換回路31の動作を説明するための図である。(1)は
レベル変換回路31の入力段の構成を示し、(2)は正
電源仕様である場合のレベル変換回路31の入力段の等
価回路を示す。
換回路31の動作を説明するための図である。(1)は
レベル変換回路31の入力段の構成を示し、(2)は正
電源仕様である場合のレベル変換回路31の入力段の等
価回路を示す。
【0055】レベル変換回路31が正電源仕様、すなわ
ち電圧VLSとVCCとが等しく定められるとすると、
入力段を構成するトランジスタN1,P1は抵抗動作領
域で動作することとなる。トランジスタP1は、入力信
号INがローレベルであるときにはゲートにグランド電
圧GNDが与えられることとなり、等価的には抵抗RP
となる。またトランジスタN1は、電圧VLSとVCC
とが等しく定められることによって、信号OUT1の信
号レベルがゲートに与えられている電圧VCC以上にな
らないので、等価的には抵抗RNとなる。
ち電圧VLSとVCCとが等しく定められるとすると、
入力段を構成するトランジスタN1,P1は抵抗動作領
域で動作することとなる。トランジスタP1は、入力信
号INがローレベルであるときにはゲートにグランド電
圧GNDが与えられることとなり、等価的には抵抗RP
となる。またトランジスタN1は、電圧VLSとVCC
とが等しく定められることによって、信号OUT1の信
号レベルがゲートに与えられている電圧VCC以上にな
らないので、等価的には抵抗RNとなる。
【0056】入力信号INがローレベルであるときの信
号OUT1のレベルは、理想としては電圧VLSである
けれども、実際には電圧VLSを抵抗RP,RNに基づ
いて分割したレベルとなる。
号OUT1のレベルは、理想としては電圧VLSである
けれども、実際には電圧VLSを抵抗RP,RNに基づ
いて分割したレベルとなる。
【0057】図7は、レベル変換回路31における電圧
V5の電圧値と信号OUT1の信号レベルとの関係を示
す。横軸は電圧V5の電圧値(V)を示し、縦軸は信号
OUT1の信号レベル(V)を示す。トランジスタN1
のゲートに与えられる電圧V5の電圧値を示す特性線4
6が、電圧VCCから電圧VLSまで上昇するとき、信
号OUT1の信号レベルを示す特性線47も同様に上昇
する。電圧V5が電圧VCCに定められるときは正電源
仕様であり、電圧VLSに定められるときには負電源仕
様である。電圧VLSの電圧値と信号OUT1の信号レ
ベルとの関係は、等価的な抵抗RP,RNの抵抗値に基
づいて定められる。
V5の電圧値と信号OUT1の信号レベルとの関係を示
す。横軸は電圧V5の電圧値(V)を示し、縦軸は信号
OUT1の信号レベル(V)を示す。トランジスタN1
のゲートに与えられる電圧V5の電圧値を示す特性線4
6が、電圧VCCから電圧VLSまで上昇するとき、信
号OUT1の信号レベルを示す特性線47も同様に上昇
する。電圧V5が電圧VCCに定められるときは正電源
仕様であり、電圧VLSに定められるときには負電源仕
様である。電圧VLSの電圧値と信号OUT1の信号レ
ベルとの関係は、等価的な抵抗RP,RNの抵抗値に基
づいて定められる。
【0058】図8はゲートドライバ41aの構成を示
し、図9はゲートドライバ41aにおける入力と出力と
の関係を示す。
し、図9はゲートドライバ41aにおける入力と出力と
の関係を示す。
【0059】ゲートドライバ41aは、前述のゲートド
ライバ41が予め定める正電圧を基準の電圧としたゲー
トドライバであったのに対して、予め定める負電圧を基
準の電圧としたゲートドライバである。したがって、ゲ
ートドライバ41とは各構成要素に入力されている電圧
の種類が異なるだけであるので、参照符aを付して区別
し構成および動作についての説明は省略する。
ライバ41が予め定める正電圧を基準の電圧としたゲー
トドライバであったのに対して、予め定める負電圧を基
準の電圧としたゲートドライバである。したがって、ゲ
ートドライバ41とは各構成要素に入力されている電圧
の種類が異なるだけであるので、参照符aを付して区別
し構成および動作についての説明は省略する。
【0060】ゲートドライバ41aにおいて、出力バッ
ファ44aには電圧VDD,VSSが供給されており、
レベルシフタ43aには電圧VDD,VSSが供給され
ており、シフトレジスタ42aには電圧VSS,VCC
が供給されている。入力レベル変換回路31aには、図
1を参照すると電圧V3として電圧VCCが供給され、
電圧V4,V6として電圧VSSが供給される。また、
電圧V1,V5としては電圧VLSが供給され、電圧V
2としてはグランド電圧が供給される。ゲートドライバ
41aが正電圧を出力する場合、電圧VDDは30Vで
あり、電圧VCC,VLSは5Vであり、電圧VSSは
0V、すなわちグランド電圧である。
ファ44aには電圧VDD,VSSが供給されており、
レベルシフタ43aには電圧VDD,VSSが供給され
ており、シフトレジスタ42aには電圧VSS,VCC
が供給されている。入力レベル変換回路31aには、図
1を参照すると電圧V3として電圧VCCが供給され、
電圧V4,V6として電圧VSSが供給される。また、
電圧V1,V5としては電圧VLSが供給され、電圧V
2としてはグランド電圧が供給される。ゲートドライバ
41aが正電圧を出力する場合、電圧VDDは30Vで
あり、電圧VCC,VLSは5Vであり、電圧VSSは
0V、すなわちグランド電圧である。
【0061】図9(a)に信号レベルを示すスタートパ
ルスSPは、ハイレベルが電圧VLSでローレベルが電
圧VSSである。スタートパルスSPは、レベル変換回
路31aによって変換され、図9(b)に示す信号S2
1になる。信号S21は、ハイレベルが電圧VLSでロ
ーレベルが電圧VSSである。信号S21は、レベルシ
フタ43aに入力されてレベルがシフトされ、図9
(c)に示す信号S22となる。信号S22は、ハイレ
ベルが電圧VDDでローレベルが電圧VSSである。レ
ベルシフタ43aから出力される信号S22は、図9
(d)に示す信号S23として所定のタイミングで出力
バッファ44からゲートラインg1,g2,…,gnに
出力される。信号S23は、ハイレベルが電圧VDDで
ローレベルが電圧VSSである。
ルスSPは、ハイレベルが電圧VLSでローレベルが電
圧VSSである。スタートパルスSPは、レベル変換回
路31aによって変換され、図9(b)に示す信号S2
1になる。信号S21は、ハイレベルが電圧VLSでロ
ーレベルが電圧VSSである。信号S21は、レベルシ
フタ43aに入力されてレベルがシフトされ、図9
(c)に示す信号S22となる。信号S22は、ハイレ
ベルが電圧VDDでローレベルが電圧VSSである。レ
ベルシフタ43aから出力される信号S22は、図9
(d)に示す信号S23として所定のタイミングで出力
バッファ44からゲートラインg1,g2,…,gnに
出力される。信号S23は、ハイレベルが電圧VDDで
ローレベルが電圧VSSである。
【0062】また、ゲートドライバ41aが負電圧を出
力する場合、電圧VDD,VLSは5Vであり、電圧V
CCは−20Vであり、電圧VSSは−25Vである。
変換する前段の振幅を5V(ハイレベルが電圧VDD,
VLSで、ローレベルが0V)、変換後の振幅を30V
(ローレベルが電圧VSSでハイレベルが電圧VDD)
とした場合のレベル変換回路31aの動作を以下に説明
する。レベル変換回路31のNチャネルMOSトランジ
スタN1のゲートには、電圧VLSまたは電圧VDDが
供給されており、トランジスタN1は導通状態となって
いる。
力する場合、電圧VDD,VLSは5Vであり、電圧V
CCは−20Vであり、電圧VSSは−25Vである。
変換する前段の振幅を5V(ハイレベルが電圧VDD,
VLSで、ローレベルが0V)、変換後の振幅を30V
(ローレベルが電圧VSSでハイレベルが電圧VDD)
とした場合のレベル変換回路31aの動作を以下に説明
する。レベル変換回路31のNチャネルMOSトランジ
スタN1のゲートには、電圧VLSまたは電圧VDDが
供給されており、トランジスタN1は導通状態となって
いる。
【0063】入力端子に振幅5Vの信号が入力され、信
号が5Vから0Vに変化すると、PチャネルMOSトラ
ンジスタP1が導通し、次段のトランジスタN2を導通
させる。これによって、レベル変換回路31aからは、
電圧VSSからトランジスタN2のしきい値電圧分だけ
電圧レベルが上がったおよそ−25Vの電圧が出力され
る。入力端子に5Vの電圧が与えられると、Pチャネル
MOSトランジスタP1は遮断されることとなり、トラ
ンジスタN2にはトランジスタN1からの電圧V2が与
えられ、トランジスタN2は遮断される。トランジスタ
P2はゲートに電圧VSSが与えられているので常に導
通している。したがって、レベル変換回路31aからの
出力は電圧VCCとなる。レベル変換回路31aは、入
力信号INの信号レベルに応じて電圧VSS(−25
V)と電圧VCC(−20V)とを選択的に出力する。
号が5Vから0Vに変化すると、PチャネルMOSトラ
ンジスタP1が導通し、次段のトランジスタN2を導通
させる。これによって、レベル変換回路31aからは、
電圧VSSからトランジスタN2のしきい値電圧分だけ
電圧レベルが上がったおよそ−25Vの電圧が出力され
る。入力端子に5Vの電圧が与えられると、Pチャネル
MOSトランジスタP1は遮断されることとなり、トラ
ンジスタN2にはトランジスタN1からの電圧V2が与
えられ、トランジスタN2は遮断される。トランジスタ
P2はゲートに電圧VSSが与えられているので常に導
通している。したがって、レベル変換回路31aからの
出力は電圧VCCとなる。レベル変換回路31aは、入
力信号INの信号レベルに応じて電圧VSS(−25
V)と電圧VCC(−20V)とを選択的に出力する。
【0064】図9(e)に信号レベルを示すスタートパ
ルスSPは、ハイレベルが電圧VLSでローレベルが0
Vの信号である。スタートパルスSPは、レベル変換回
路31aによってレベルが変換され、図9(f)に示す
信号S26となる。信号S26は、ハイレベルが電圧V
CCでローレベルが電圧VSSである。信号S26は、
レベルシフタ43aに入力されてレベルがシフトされ、
図9(g)に示す信号S27となる。信号S27は、ハ
イレベルが電圧VDDでローレベルが電圧VSSであ
る。レベルシフタ43aから出力される信号S27は、
図9(h)に示す信号S28として、所定のタイミング
で出力バッファ44からゲートラインg1,g2,…,
gnに出力される。信号S28は、ハイレベルが電圧V
DDでローレベルが電圧VSSである。
ルスSPは、ハイレベルが電圧VLSでローレベルが0
Vの信号である。スタートパルスSPは、レベル変換回
路31aによってレベルが変換され、図9(f)に示す
信号S26となる。信号S26は、ハイレベルが電圧V
CCでローレベルが電圧VSSである。信号S26は、
レベルシフタ43aに入力されてレベルがシフトされ、
図9(g)に示す信号S27となる。信号S27は、ハ
イレベルが電圧VDDでローレベルが電圧VSSであ
る。レベルシフタ43aから出力される信号S27は、
図9(h)に示す信号S28として、所定のタイミング
で出力バッファ44からゲートラインg1,g2,…,
gnに出力される。信号S28は、ハイレベルが電圧V
DDでローレベルが電圧VSSである。
【0065】図10は、実施の第1形態の他の構成例で
あるレベル変換回路81を示す。レベル変換回路81に
おいて、レベル変換回路31と同一の構成要素には同一
の参照符を付して説明を省略する。レベル変換回路81
は、PチャネルMOSトランジスタP1と、Nチャネル
MOSトランジスタN1と、出力回路84とを含んで構
成される。レベル変換回路81の特徴は、レベル変換回
路31における出力回路34に置換えて出力回路84が
設けられていることである。
あるレベル変換回路81を示す。レベル変換回路81に
おいて、レベル変換回路31と同一の構成要素には同一
の参照符を付して説明を省略する。レベル変換回路81
は、PチャネルMOSトランジスタP1と、Nチャネル
MOSトランジスタN1と、出力回路84とを含んで構
成される。レベル変換回路81の特徴は、レベル変換回
路31における出力回路34に置換えて出力回路84が
設けられていることである。
【0066】出力回路84は、PチャネルMOSトラン
ジスタP3と、NチャネルMOSトランジスタN3とを
含んで構成されている。トランジスタP3のソースには
電圧V3が与えられており、ドレインはトランジスタN
3のドレインに接続されている。トランジスタN3のソ
ースには電圧V4が与えられている。トランジスタN
3,P3の各ゲートには信号OUT1が与えられてお
り、信号OUT1の信号レベルに応じてトランジスタN
3,P3のいずれかが導通する。トランジスタN3,P
3のドレインの電圧が出力信号OUTとして出力され
る。
ジスタP3と、NチャネルMOSトランジスタN3とを
含んで構成されている。トランジスタP3のソースには
電圧V3が与えられており、ドレインはトランジスタN
3のドレインに接続されている。トランジスタN3のソ
ースには電圧V4が与えられている。トランジスタN
3,P3の各ゲートには信号OUT1が与えられてお
り、信号OUT1の信号レベルに応じてトランジスタN
3,P3のいずれかが導通する。トランジスタN3,P
3のドレインの電圧が出力信号OUTとして出力され
る。
【0067】信号OUT1がハイレベル、すなわち電圧
V1となると、トランジスタN3が導通し、トランジス
タP3は遮断されるので、出力信号OUTの信号レベル
は電圧V4となる。また、信号OUT1がローレベル、
すなわち電圧V2となると、トランジスタP3が導通
し、トランジスタN3は遮断されるので、出力信号OU
Tの信号レベルは電圧V3となる。出力信号OUTの信
号レベルは、基準とするグランド電圧GNDに対して入
力信号INの信号レベルを反転させた側の電圧となる。
V1となると、トランジスタN3が導通し、トランジス
タP3は遮断されるので、出力信号OUTの信号レベル
は電圧V4となる。また、信号OUT1がローレベル、
すなわち電圧V2となると、トランジスタP3が導通
し、トランジスタN3は遮断されるので、出力信号OU
Tの信号レベルは電圧V3となる。出力信号OUTの信
号レベルは、基準とするグランド電圧GNDに対して入
力信号INの信号レベルを反転させた側の電圧となる。
【0068】出力回路84は、信号OUT1の信号レベ
ルに応じてトランジスタP3,N3のいずれか一方が導
通し、他方が遮断されることで出力信号OUTの信号レ
ベルが定まるので、トランジスタP3,N3が同時に導
通状態となることがなく、電圧V6−V5間に流れる貫
通電流を少なくすることができる。貫通電流が少なくな
ることによって、レベル変換回路81における消費電流
を低く抑えることができる。
ルに応じてトランジスタP3,N3のいずれか一方が導
通し、他方が遮断されることで出力信号OUTの信号レ
ベルが定まるので、トランジスタP3,N3が同時に導
通状態となることがなく、電圧V6−V5間に流れる貫
通電流を少なくすることができる。貫通電流が少なくな
ることによって、レベル変換回路81における消費電流
を低く抑えることができる。
【0069】図11は、実施の第1形態のさらに他の構
成例であるレベル変換回路91を示す。レベル変換回路
91において、レベル変換回路31と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路91は、PチャネルMOSトランジスタP1と、Nチ
ャネルMOSトランジスタN1と、出力回路94とを含
んで構成される。レベル変換回路91の特徴は、レベル
変換回路31における出力回路34に置換えて出力回路
94が設けられていることである。
成例であるレベル変換回路91を示す。レベル変換回路
91において、レベル変換回路31と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路91は、PチャネルMOSトランジスタP1と、Nチ
ャネルMOSトランジスタN1と、出力回路94とを含
んで構成される。レベル変換回路91の特徴は、レベル
変換回路31における出力回路34に置換えて出力回路
94が設けられていることである。
【0070】出力回路94は、PチャネルMOSトラン
ジスタP4,5,6と、NチャネルMOSトランジスタ
N4,5,6とを含んで構成されている。トランジスタ
P4のソースには電圧V1が与えられ、ドレインはトラ
ンジスタN4のドレインに接続される。また、トランジ
スタP4のゲートにはグランド電圧GNDが与えられて
おり、常に導通状態となっている。トランジスタN4の
ソースには電圧V2が与えられており、トランジスタN
4のゲートには信号OUT1が与えられている。トラン
ジスタN4,P4の接続点の電圧が信号OUT2として
トランジスタN6のゲートに与えられる。信号OUT1
と信号OUT2とは信号レベルが互いに反転している。
ジスタP4,5,6と、NチャネルMOSトランジスタ
N4,5,6とを含んで構成されている。トランジスタ
P4のソースには電圧V1が与えられ、ドレインはトラ
ンジスタN4のドレインに接続される。また、トランジ
スタP4のゲートにはグランド電圧GNDが与えられて
おり、常に導通状態となっている。トランジスタN4の
ソースには電圧V2が与えられており、トランジスタN
4のゲートには信号OUT1が与えられている。トラン
ジスタN4,P4の接続点の電圧が信号OUT2として
トランジスタN6のゲートに与えられる。信号OUT1
と信号OUT2とは信号レベルが互いに反転している。
【0071】トランジスタP5,P6のソースには電圧
V3が与えられており、ドレインはトランジスタN5,
N6のドレインにそれぞれ接続される。トランジスタP
5,P6のゲートは、トランジスタN6,N5のドレイ
ンにそれぞれ接続される。したがって、トランジスタN
5のドレインにはトランジスタP5のドレインとトラン
ジスタP6のゲートとが接続され、トランジスタN6の
ドレインにはトランジスタP6のドレインとトランジス
タP5のゲートとが接続されることとなる。トランジス
タP6,N6の接続点の電圧が出力信号OUTとして出
力される。トランジスタN5,N6のソースには電圧V
4が与えられている。
V3が与えられており、ドレインはトランジスタN5,
N6のドレインにそれぞれ接続される。トランジスタP
5,P6のゲートは、トランジスタN6,N5のドレイ
ンにそれぞれ接続される。したがって、トランジスタN
5のドレインにはトランジスタP5のドレインとトラン
ジスタP6のゲートとが接続され、トランジスタN6の
ドレインにはトランジスタP6のドレインとトランジス
タP5のゲートとが接続されることとなる。トランジス
タP6,N6の接続点の電圧が出力信号OUTとして出
力される。トランジスタN5,N6のソースには電圧V
4が与えられている。
【0072】信号OUT1がハイレベルであるときに
は、トランジスタN5は導通し、トランジスタN6は遮
断される。トランジスタN5が導通すると電圧V4がト
ランジスタP6のゲートに与えられ、トランジスタP6
が導通する。このとき、トランジスタN6は遮断されて
いるので、電圧V3が出力信号OUTとして出力され
る。信号OUT1がローレベルであるときには、トラン
ジスタN6は導通し、トランジスタN5は遮断される。
トランジスタN6が導通すると電圧V4がトランジスタ
P5のゲートに与えられ、トランジスタP5が導通す
る。このとき、トランジスタN5は遮断されているの
で、電圧V3がトランジスタP6のゲートに与えられ、
トランジスタP6は遮断される。したがって、電圧V4
が出力信号OUTとして出力される。
は、トランジスタN5は導通し、トランジスタN6は遮
断される。トランジスタN5が導通すると電圧V4がト
ランジスタP6のゲートに与えられ、トランジスタP6
が導通する。このとき、トランジスタN6は遮断されて
いるので、電圧V3が出力信号OUTとして出力され
る。信号OUT1がローレベルであるときには、トラン
ジスタN6は導通し、トランジスタN5は遮断される。
トランジスタN6が導通すると電圧V4がトランジスタ
P5のゲートに与えられ、トランジスタP5が導通す
る。このとき、トランジスタN5は遮断されているの
で、電圧V3がトランジスタP6のゲートに与えられ、
トランジスタP6は遮断される。したがって、電圧V4
が出力信号OUTとして出力される。
【0073】以上のように本実施の形態によれば、レベ
ル変換回路31,31a,81,91は電圧V3,V4
として与えられている電圧を入力信号のレベルに応じて
出力するので、レベル変換回路31などが設けられる、
たとえばゲートドライバ41,41aが含まれる表示装
置51が正および負のいずれの電圧のレベルを基準の電
圧として動作する構成であってもゲートドライバ41,
41aの構成を変更することなく用いることができる。
また、基準とする電圧が異なる表示装置ごとに別個にゲ
ートドライバを作成する必要がなくなり、ゲートドライ
バの製造コストを低減することができる。
ル変換回路31,31a,81,91は電圧V3,V4
として与えられている電圧を入力信号のレベルに応じて
出力するので、レベル変換回路31などが設けられる、
たとえばゲートドライバ41,41aが含まれる表示装
置51が正および負のいずれの電圧のレベルを基準の電
圧として動作する構成であってもゲートドライバ41,
41aの構成を変更することなく用いることができる。
また、基準とする電圧が異なる表示装置ごとに別個にゲ
ートドライバを作成する必要がなくなり、ゲートドライ
バの製造コストを低減することができる。
【0074】なお、本実施の形態における各トランジス
タは、それぞれ相補的な導電形式のトランジスタに置換
えることができる。レベル変換回路31における各MO
SトランジスタP1,P2,N1,N2の極性を逆にし
た構成としてもレベル変換回路31と同一の効果を得る
ことができる。NチャネルMOSトランジスタN1,N
2をそれぞれこの順番でPチャネルMOSトランジスタ
P1,P2と置換えたとすると、各電圧V1〜V6は以
下に示す式(5)〜(8)を満たすように定められる。
タは、それぞれ相補的な導電形式のトランジスタに置換
えることができる。レベル変換回路31における各MO
SトランジスタP1,P2,N1,N2の極性を逆にし
た構成としてもレベル変換回路31と同一の効果を得る
ことができる。NチャネルMOSトランジスタN1,N
2をそれぞれこの順番でPチャネルMOSトランジスタ
P1,P2と置換えたとすると、各電圧V1〜V6は以
下に示す式(5)〜(8)を満たすように定められる。
【0075】 V1<PチャネルMOSトランジスタP2のしきい値電圧<V2 …(5) V3<V4 …(6) V5≦PチャネルMOSトランジスタP1のしきい値電圧 …(7) V6≧NチャネルMOSトランジスタN2のしきい値電圧 …(8) またなお、入力側負荷としてトランジスタN1が設けら
れる構成を示したけれども、複数のトランジスタが直列
に設けられる構成であってもよい。
れる構成を示したけれども、複数のトランジスタが直列
に設けられる構成であってもよい。
【0076】図12は、正電源仕様および負電源仕様で
あるときのレベル変換回路31の等価回路である。
(1)はレベル変換回路31を正電源仕様で用いた場合
の等価回路401を示す。トランジスタN1は、等価的
に抵抗RNとして示される。(2)は、レベル変換回路
31を負電源仕様で用いた場合の等価回路402を示
す。負電源仕様である場合には、トランジスタN1は飽
和領域で動作を行うこととなり、等価的には定電流源C
Sとして示される。液晶表示パネル53は、等価的にコ
ンデンサCとして示される。
あるときのレベル変換回路31の等価回路である。
(1)はレベル変換回路31を正電源仕様で用いた場合
の等価回路401を示す。トランジスタN1は、等価的
に抵抗RNとして示される。(2)は、レベル変換回路
31を負電源仕様で用いた場合の等価回路402を示
す。負電源仕様である場合には、トランジスタN1は飽
和領域で動作を行うこととなり、等価的には定電流源C
Sとして示される。液晶表示パネル53は、等価的にコ
ンデンサCとして示される。
【0077】入力信号INがロー(L)レベルである間
はコンデンサCに電荷が充電され、入力信号がハイ
(H)レベルとなると充電された電荷の放電が開始され
る。等価回路401では、コンデンサCに対して直列に
接続されている抵抗RNを介して電荷が放電される。等
価回路402では、入力信号INがハイレベルになる
と、コンデンサCに対して直列に接続されている定電流
源CSを介して電荷が放電される。定電流源CSを介し
て電荷を放電する場合は、抵抗RNを介して電荷を放電
する場合に比べて放電に要する時間が長くなる。
はコンデンサCに電荷が充電され、入力信号がハイ
(H)レベルとなると充電された電荷の放電が開始され
る。等価回路401では、コンデンサCに対して直列に
接続されている抵抗RNを介して電荷が放電される。等
価回路402では、入力信号INがハイレベルになる
と、コンデンサCに対して直列に接続されている定電流
源CSを介して電荷が放電される。定電流源CSを介し
て電荷を放電する場合は、抵抗RNを介して電荷を放電
する場合に比べて放電に要する時間が長くなる。
【0078】また、電源電圧の範囲仕様によっては、電
源電圧がたとえば30Vから42Vに引上げられ、コン
デンサCに充電される電荷が多くなり、放電に要する時
間がさらに長くなる。
源電圧がたとえば30Vから42Vに引上げられ、コン
デンサCに充電される電荷が多くなり、放電に要する時
間がさらに長くなる。
【0079】図13〜図15は、本発明の実施の第2〜
第5の形態の概要を説明するための図である。実施の第
2〜第5の形態に示されるレベル変換回路の特徴は、入
力側負荷手段として負荷が並列に設けられることであ
る。
第5の形態の概要を説明するための図である。実施の第
2〜第5の形態に示されるレベル変換回路の特徴は、入
力側負荷手段として負荷が並列に設けられることであ
る。
【0080】図13は、レベル変換回路101の回路図
である。レベル変換回路101において、前述のレベル
変換回路31と同一の構成要素には同一の参照符を付し
て説明を省略する。レベル変換回路101は、Pチャネ
ルMOSトランジスタP1と、正電源用負荷102と、
負電源用負荷103と、出力回路34とを含んで構成さ
れる。
である。レベル変換回路101において、前述のレベル
変換回路31と同一の構成要素には同一の参照符を付し
て説明を省略する。レベル変換回路101は、Pチャネ
ルMOSトランジスタP1と、正電源用負荷102と、
負電源用負荷103と、出力回路34とを含んで構成さ
れる。
【0081】入力側スイッチング素子であるトランジス
タP1は、ゲートに入力信号INが与えられ、ソースに
第1電圧レベルである電圧V1が与えられており、ドレ
インには入力側負荷手段である正電源用負荷102およ
び負電源用負荷103を介して第2電圧レベルである電
圧V2が与えられる。正電源用負荷102および負電源
用負荷103はトランジスタP1のドレインに並列に接
続される。トランジスタP1のドレイン電圧が、信号O
UT1として出力回路34におけるトランジスタN2の
ゲートに与えられる。
タP1は、ゲートに入力信号INが与えられ、ソースに
第1電圧レベルである電圧V1が与えられており、ドレ
インには入力側負荷手段である正電源用負荷102およ
び負電源用負荷103を介して第2電圧レベルである電
圧V2が与えられる。正電源用負荷102および負電源
用負荷103はトランジスタP1のドレインに並列に接
続される。トランジスタP1のドレイン電圧が、信号O
UT1として出力回路34におけるトランジスタN2の
ゲートに与えられる。
【0082】正電源用負荷102と負電源用負荷103
とは、電圧V1,V3のどちらの電圧が高いかによって
どちらかが負荷として動作する。レベル変換回路101
を正電源仕様とする場合には、電圧V1と電圧V3とが
等しく定められ、正電源用負荷102が負荷として動作
する。また、レベル変換回路101を負電源仕様とする
場合には、電圧V3よりも電圧V1の方が大きく定めら
れ、負電源用負荷103が負荷として動作する。
とは、電圧V1,V3のどちらの電圧が高いかによって
どちらかが負荷として動作する。レベル変換回路101
を正電源仕様とする場合には、電圧V1と電圧V3とが
等しく定められ、正電源用負荷102が負荷として動作
する。また、レベル変換回路101を負電源仕様とする
場合には、電圧V3よりも電圧V1の方が大きく定めら
れ、負電源用負荷103が負荷として動作する。
【0083】図14は、レベル変換回路111の回路図
である。レベル変換回路111において、前述のレベル
変換回路81,101と同一の構成要素には同一の参照
符を付して説明を省略する。レベル変換回路111は、
PチャネルMOSトランジスタP1と、正電源用負荷1
02と、負電源用負荷103と、出力回路84とを含ん
で構成される。レベル変換回路111の入力段の構成
は、レベル変換回路101と同一であり、信号OUT1
1は出力回路84のトランジスタP3,N3の各ゲート
に与えられる。
である。レベル変換回路111において、前述のレベル
変換回路81,101と同一の構成要素には同一の参照
符を付して説明を省略する。レベル変換回路111は、
PチャネルMOSトランジスタP1と、正電源用負荷1
02と、負電源用負荷103と、出力回路84とを含ん
で構成される。レベル変換回路111の入力段の構成
は、レベル変換回路101と同一であり、信号OUT1
1は出力回路84のトランジスタP3,N3の各ゲート
に与えられる。
【0084】図15は、レベル変換回路121の回路図
である。レベル変換回路121において、前述のレベル
変換回路91,101と同一の構成要素には同一の参照
符を付して説明を省略する。レベル変換回路121は、
PチャネルMOSトランジスタP1と、正電源用負荷1
02と、負電源用負荷103と、出力回路94とを含ん
で構成される。レベル変換回路121の入力段の構成
は、レベル変換回路101と同一であり、信号OUT1
1は出力回路94のトランジスタP3,N3の各ゲート
に与えられる。信号OUT11の信号レベルを反転させ
た信号を信号OUT12とする。信号OUT12はトラ
ンジスタN6のゲートに与えられる。
である。レベル変換回路121において、前述のレベル
変換回路91,101と同一の構成要素には同一の参照
符を付して説明を省略する。レベル変換回路121は、
PチャネルMOSトランジスタP1と、正電源用負荷1
02と、負電源用負荷103と、出力回路94とを含ん
で構成される。レベル変換回路121の入力段の構成
は、レベル変換回路101と同一であり、信号OUT1
1は出力回路94のトランジスタP3,N3の各ゲート
に与えられる。信号OUT11の信号レベルを反転させ
た信号を信号OUT12とする。信号OUT12はトラ
ンジスタN6のゲートに与えられる。
【0085】図16は本発明の実施の第2の形態である
レベル変換回路131を示し、図17はレベル変換回路
131における入力信号と出力信号との関係を示す。
レベル変換回路131を示し、図17はレベル変換回路
131における入力信号と出力信号との関係を示す。
【0086】レベル変換回路131において、レベル変
換回路31と同一の構成要素には同一の参照符を付して
説明を省略する。レベル変換回路131は、Pチャネル
MOSトランジスタP1と、NチャネルMOSトランジ
スタN11,N12と、出力回路34とを含んで構成さ
れる。レベル変換回路131の特徴は、正電源用負荷1
02および負電源用負荷103として、トランジスタN
11,N12が設けられていることである。なお、レベ
ル変換回路131では、電圧V2,V4,V6として電
圧VSSを与え、電圧V1として電圧VLSを与え、電
圧V3として電圧VCCを与えている。
換回路31と同一の構成要素には同一の参照符を付して
説明を省略する。レベル変換回路131は、Pチャネル
MOSトランジスタP1と、NチャネルMOSトランジ
スタN11,N12と、出力回路34とを含んで構成さ
れる。レベル変換回路131の特徴は、正電源用負荷1
02および負電源用負荷103として、トランジスタN
11,N12が設けられていることである。なお、レベ
ル変換回路131では、電圧V2,V4,V6として電
圧VSSを与え、電圧V1として電圧VLSを与え、電
圧V3として電圧VCCを与えている。
【0087】トランジスタN11は、ドレインがトラン
ジスタP1のドレインに接続され、ソースに電圧VSS
が与えられ、ゲートに電圧VCCが与えられている。ト
ランジスタN12は、トランジスタN11と並列に接続
されており、ゲートには電圧VLSが与えられている。
トランジスタN11,N12の各抵抗値は、トランジス
タP1のオン抵抗に対して充分に大きく設定されてお
り、トランジスタN11,N12はロードトランジスタ
として動作する。
ジスタP1のドレインに接続され、ソースに電圧VSS
が与えられ、ゲートに電圧VCCが与えられている。ト
ランジスタN12は、トランジスタN11と並列に接続
されており、ゲートには電圧VLSが与えられている。
トランジスタN11,N12の各抵抗値は、トランジス
タP1のオン抵抗に対して充分に大きく設定されてお
り、トランジスタN11,N12はロードトランジスタ
として動作する。
【0088】前記電圧が、電圧VLS≫VCCとなるよ
うに定められると、レベル変換回路131は出力信号O
UTのローレベルが負の電圧となる、いわゆる負電源仕
様に定められる。このとき、たとえば電圧VLSは5V
であり、電圧VCCは−20Vであり、電圧VSSは−
25Vである。なお、入力信号INはハイレベルが電圧
VLSであって、ローレベルがグランド電圧GNDであ
る5Vの振幅を有する信号であるとする。
うに定められると、レベル変換回路131は出力信号O
UTのローレベルが負の電圧となる、いわゆる負電源仕
様に定められる。このとき、たとえば電圧VLSは5V
であり、電圧VCCは−20Vであり、電圧VSSは−
25Vである。なお、入力信号INはハイレベルが電圧
VLSであって、ローレベルがグランド電圧GNDであ
る5Vの振幅を有する信号であるとする。
【0089】入力信号INのレベルが、ハイレベルから
ローレベルに切換わると、トランジスタP1が導通して
信号OUT21として電圧VLSが出力回路34に与え
られる。出力回路34は、信号OUT21の信号レベル
が電圧VLSであるので、電圧VSSが出力信号OUT
として出力される。入力信号INのレベルが、ローレベ
ルからハイレベルへと切換わると、トランジスタP1は
遮断される。電圧VLS≫VCCであるので、トランジ
スタN12のオン抵抗がトランジスタN11のオン抵抗
よりも低くなり、トランジスタN12は導通する。導通
するトランジスタN12を介して電圧VSSが信号OU
T1として出力回路34に与えられる。
ローレベルに切換わると、トランジスタP1が導通して
信号OUT21として電圧VLSが出力回路34に与え
られる。出力回路34は、信号OUT21の信号レベル
が電圧VLSであるので、電圧VSSが出力信号OUT
として出力される。入力信号INのレベルが、ローレベ
ルからハイレベルへと切換わると、トランジスタP1は
遮断される。電圧VLS≫VCCであるので、トランジ
スタN12のオン抵抗がトランジスタN11のオン抵抗
よりも低くなり、トランジスタN12は導通する。導通
するトランジスタN12を介して電圧VSSが信号OU
T1として出力回路34に与えられる。
【0090】負電源仕様である場合、図17(1)に示
すように、たとえば電圧VLS−VSS間は5〜40V
に定められ、電圧VLS−GND間は3〜5Vに定めら
れ、電圧VCC−VSS間は3〜5Vに定められる。入
力信号INのハイレベルは電圧VLSであり、ローレベ
ルは電圧GNDである。レベル変換回路131の出力で
ある出力信号OUTのハイレベルは電圧VCCであり、
ローレベルは電圧VSSである。
すように、たとえば電圧VLS−VSS間は5〜40V
に定められ、電圧VLS−GND間は3〜5Vに定めら
れ、電圧VCC−VSS間は3〜5Vに定められる。入
力信号INのハイレベルは電圧VLSであり、ローレベ
ルは電圧GNDである。レベル変換回路131の出力で
ある出力信号OUTのハイレベルは電圧VCCであり、
ローレベルは電圧VSSである。
【0091】前記電圧が、電圧VLS=VCCに定めら
れると、レベル変換回路131は出力信号OUTのロー
レベルがグランド電圧GNDとなる、いわゆる正電源仕
様に定められる。このとき、たとえば電圧VLS,VC
Cは5Vであり、電圧VSSは0Vである。
れると、レベル変換回路131は出力信号OUTのロー
レベルがグランド電圧GNDとなる、いわゆる正電源仕
様に定められる。このとき、たとえば電圧VLS,VC
Cは5Vであり、電圧VSSは0Vである。
【0092】正電源仕様で動作する場合、トランジスタ
N11のオン抵抗がトランジスタN12のオン抵抗より
も充分に小さく設定されていることによって、主にトラ
ンジスタN11がロードトランジスタとして動作する。
信号OUT1の信号レベルは、負電源仕様の場合と同様
であるので説明を省略する。正電源仕様である場合、図
17(2)に示すように、たとえば電圧VLS−GND
間、電圧VLS−VSS間、電圧VCC−VSS間は3
〜5Vに定められる。入力信号INおよび出力信号OU
Tについては負電源仕様の場合と同様であるので説明を
省略する。
N11のオン抵抗がトランジスタN12のオン抵抗より
も充分に小さく設定されていることによって、主にトラ
ンジスタN11がロードトランジスタとして動作する。
信号OUT1の信号レベルは、負電源仕様の場合と同様
であるので説明を省略する。正電源仕様である場合、図
17(2)に示すように、たとえば電圧VLS−GND
間、電圧VLS−VSS間、電圧VCC−VSS間は3
〜5Vに定められる。入力信号INおよび出力信号OU
Tについては負電源仕様の場合と同様であるので説明を
省略する。
【0093】図18は、レベル変換回路131における
電圧VLSの電圧値と信号OUT21の信号レベルとの
関係を示す。電圧VLSの電圧値が特性線135に示す
ように電圧値VCCから電圧値VLSまで変化するとす
る。電圧VLSの電圧値が電圧値VCCであるときには
レベル変換回路131は正電源仕様となり、電圧値VL
Sであるときには負電源仕様となる。
電圧VLSの電圧値と信号OUT21の信号レベルとの
関係を示す。電圧VLSの電圧値が特性線135に示す
ように電圧値VCCから電圧値VLSまで変化するとす
る。電圧VLSの電圧値が電圧値VCCであるときには
レベル変換回路131は正電源仕様となり、電圧値VL
Sであるときには負電源仕様となる。
【0094】レベル変換回路131において、正電源用
負荷であるトランジスタN11のみが設けられていると
したときの信号OUT21の信号レベルの変化を特性線
136で示す。特性線136は、前述の特性線47と同
一である。また、負電源用負荷であるトランジスタN1
2のみが設けられているとしたときの信号OUT21の
信号レベルの変化を特性線137で示す。トランジスタ
N12のみが設けられている場合、電圧VLSの電圧値
が電圧値VCCから電圧値VLSまで変化するに従って
信号OUT1の信号レベルが低下する。電圧VLSが、
電圧値VCCと電圧値VSSとの間の電圧値VAとなる
とき特性線136,137は同一の信号レベルとなる。
特性線136,137が交わる電圧値VAは、トランジ
スタN11,N12の導通時の抵抗値によって定まる。
負荷であるトランジスタN11のみが設けられていると
したときの信号OUT21の信号レベルの変化を特性線
136で示す。特性線136は、前述の特性線47と同
一である。また、負電源用負荷であるトランジスタN1
2のみが設けられているとしたときの信号OUT21の
信号レベルの変化を特性線137で示す。トランジスタ
N12のみが設けられている場合、電圧VLSの電圧値
が電圧値VCCから電圧値VLSまで変化するに従って
信号OUT1の信号レベルが低下する。電圧VLSが、
電圧値VCCと電圧値VSSとの間の電圧値VAとなる
とき特性線136,137は同一の信号レベルとなる。
特性線136,137が交わる電圧値VAは、トランジ
スタN11,N12の導通時の抵抗値によって定まる。
【0095】トランジスタN11,N12が設けられて
いる場合の信号OUT21の信号レベルの変化を特性線
138で示す。レベル変換回路131では、トランジス
タN11,N12がともに設けられているので、信号O
UT21の信号レベルは特性線136,137のうちの
レベルの低い方に基づいて定まる。したがって、特性線
138は電圧VLSが電圧値VCCから電圧値VAまで
変化するときには、特性線136に沿って変化し、電圧
値VAから電圧値VLSまで変化するときには特性線1
37に沿って変化する。電圧VLSが電圧値VA以上の
電圧値をとるときには、トランジスタN12を流れる電
流に基づいて信号OUT21の信号レベルが定まり、信
号レベルの上昇を抑えることができる。
いる場合の信号OUT21の信号レベルの変化を特性線
138で示す。レベル変換回路131では、トランジス
タN11,N12がともに設けられているので、信号O
UT21の信号レベルは特性線136,137のうちの
レベルの低い方に基づいて定まる。したがって、特性線
138は電圧VLSが電圧値VCCから電圧値VAまで
変化するときには、特性線136に沿って変化し、電圧
値VAから電圧値VLSまで変化するときには特性線1
37に沿って変化する。電圧VLSが電圧値VA以上の
電圧値をとるときには、トランジスタN12を流れる電
流に基づいて信号OUT21の信号レベルが定まり、信
号レベルの上昇を抑えることができる。
【0096】図19は、実施の第2形態の他の構成例で
あるレベル変換回路141を示す。レベル変換回路14
1において、レベル変換回路131と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路141は、PチャネルMOSトランジスタP1と、N
チャネルMOSトランジスタN11,N12と、出力回
路84とを含んで構成される。レベル変換回路141の
入力段の構成はレベル変換回路131の入力段と同一の
構成であり、信号OUT21が出力回路84のトランジ
スタP3,N3の各ゲートに与えられる。
あるレベル変換回路141を示す。レベル変換回路14
1において、レベル変換回路131と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路141は、PチャネルMOSトランジスタP1と、N
チャネルMOSトランジスタN11,N12と、出力回
路84とを含んで構成される。レベル変換回路141の
入力段の構成はレベル変換回路131の入力段と同一の
構成であり、信号OUT21が出力回路84のトランジ
スタP3,N3の各ゲートに与えられる。
【0097】図20は、実施の第2形態のさらに他の構
成例であるレベル変換回路151を示す。レベル変換回
路151において、レベル変換回路131と同一の構成
要素には同一の参照符を付して説明を省略する。レベル
変換回路151は、PチャネルMOSトランジスタP1
と、NチャネルMOSトランジスタN11,N12と、
出力回路94とを含んで構成される。レベル変換回路1
51の入力段の構成はレベル変換回路131の入力段と
同一の構成であり、信号OUT21が出力回路94のト
ランジスタN4,N5の各ゲートに与えられる。
成例であるレベル変換回路151を示す。レベル変換回
路151において、レベル変換回路131と同一の構成
要素には同一の参照符を付して説明を省略する。レベル
変換回路151は、PチャネルMOSトランジスタP1
と、NチャネルMOSトランジスタN11,N12と、
出力回路94とを含んで構成される。レベル変換回路1
51の入力段の構成はレベル変換回路131の入力段と
同一の構成であり、信号OUT21が出力回路94のト
ランジスタN4,N5の各ゲートに与えられる。
【0098】出力回路94におけるトランジスタP4,
N4は、出力回路34のトランジスタP2,N2と類似
する構成であるけれども、トランジスタP4のゲートに
グランド電圧GNDが与えられ、ソースには電圧VLS
が与えられる。トランジスタP4,N4の接続点の電圧
である信号OUT22の信号レベルは、電圧VLS,V
SSのいずれかになる。信号OUT21と信号OUT2
2とは信号レベルが反転した関係となっている。
N4は、出力回路34のトランジスタP2,N2と類似
する構成であるけれども、トランジスタP4のゲートに
グランド電圧GNDが与えられ、ソースには電圧VLS
が与えられる。トランジスタP4,N4の接続点の電圧
である信号OUT22の信号レベルは、電圧VLS,V
SSのいずれかになる。信号OUT21と信号OUT2
2とは信号レベルが反転した関係となっている。
【0099】信号OUT21はトランジスタN5のゲー
トに与えられ、信号OUT22はトランジスタN6のゲ
ートに与えられているので、トランジスタN5,N6と
のいずれか一方が導通し、他方が遮断される。トランジ
スタN5,N6によって、ソースに電圧VCCが与えら
れているトランジスタP5,P6の導通/遮断が制御さ
れ、出力信号OUTの信号レベルが定められる。
トに与えられ、信号OUT22はトランジスタN6のゲ
ートに与えられているので、トランジスタN5,N6と
のいずれか一方が導通し、他方が遮断される。トランジ
スタN5,N6によって、ソースに電圧VCCが与えら
れているトランジスタP5,P6の導通/遮断が制御さ
れ、出力信号OUTの信号レベルが定められる。
【0100】図21はレベル変換回路151aを示す。
レベル変換回路151aは、レベル変換回路151にお
けるトランジスタN12に置換えて、ゲートにグランド
電圧GNDが与えられているトランジスタN13が設け
られている。動作については、レベル変換回路151と
同一である。
レベル変換回路151aは、レベル変換回路151にお
けるトランジスタN12に置換えて、ゲートにグランド
電圧GNDが与えられているトランジスタN13が設け
られている。動作については、レベル変換回路151と
同一である。
【0101】以上のように本実施の形態によれば、実施
の第1形態と同様の効果を得ることができるとともに、
レベル変換回路131,141,151,151aが負
電源仕様で動作する際に、負荷として動作するトランジ
スタN12をトランジスタN11に対して並列に設けて
いるので、等価的に示されるコンデンサCに蓄えられた
電荷を速やかに放電することができ、入力信号INが立
上がるときの信号の遅延時間を短くすることができる。
また、トランジスタN12が設けられることで、信号O
UT1の信号レベルが引下げられるので、コンデンサC
に蓄えられる電荷が少なくなり、電荷の放電に要する時
間が短くなり、入力信号INが立上がるときの信号の遅
延時間を短くすることができる。
の第1形態と同様の効果を得ることができるとともに、
レベル変換回路131,141,151,151aが負
電源仕様で動作する際に、負荷として動作するトランジ
スタN12をトランジスタN11に対して並列に設けて
いるので、等価的に示されるコンデンサCに蓄えられた
電荷を速やかに放電することができ、入力信号INが立
上がるときの信号の遅延時間を短くすることができる。
また、トランジスタN12が設けられることで、信号O
UT1の信号レベルが引下げられるので、コンデンサC
に蓄えられる電荷が少なくなり、電荷の放電に要する時
間が短くなり、入力信号INが立上がるときの信号の遅
延時間を短くすることができる。
【0102】図22は、本発明の実施の第3の形態であ
るレベル変換回路161に示す。レベル変換回路161
において、レベル変換回路31と同一の構成要素には同
一の参照符を付して説明を省略する。レベル変換回路1
61は、PチャネルMOSトランジスタP1と、Nチャ
ネルMOSトランジスタN11,N12,N14と、出
力回路34とを含んで構成される。
るレベル変換回路161に示す。レベル変換回路161
において、レベル変換回路31と同一の構成要素には同
一の参照符を付して説明を省略する。レベル変換回路1
61は、PチャネルMOSトランジスタP1と、Nチャ
ネルMOSトランジスタN11,N12,N14と、出
力回路34とを含んで構成される。
【0103】レベル変換回路161の特徴は、トランジ
スタN12のドレインとトランジスタP1のドレインと
の間でトランジスタN12に直列に、抵抗として動作す
るトランジスタN14が設けられていることである。ト
ランジスタN14のソースはトランジスタN12のドレ
インに接続されており、さらにドレインとゲートとが接
続されている。
スタN12のドレインとトランジスタP1のドレインと
の間でトランジスタN12に直列に、抵抗として動作す
るトランジスタN14が設けられていることである。ト
ランジスタN14のソースはトランジスタN12のドレ
インに接続されており、さらにドレインとゲートとが接
続されている。
【0104】レベル変換回路161におけるトランジス
タN11,N12の動作については、レベル変換回路1
31と同一であるので説明を省略する。レベル変換回路
161では、トランジスタN12に直列にトランジスタ
N14が接続されており、負電源用負荷としての抵抗値
が上昇している。トランジスタP1のドレイン電圧が信
号OUT31としてレベル変換回路34のトランジスタ
N2のゲートに与えられる。
タN11,N12の動作については、レベル変換回路1
31と同一であるので説明を省略する。レベル変換回路
161では、トランジスタN12に直列にトランジスタ
N14が接続されており、負電源用負荷としての抵抗値
が上昇している。トランジスタP1のドレイン電圧が信
号OUT31としてレベル変換回路34のトランジスタ
N2のゲートに与えられる。
【0105】図23は、実施の第3形態の他の構成例で
あるレベル変換回路171の回路図である。レベル変換
回路171において、レベル変換回路161と同一の構
成要素には同一の参照符を付して説明を省略する。レベ
ル変換回路171は、PチャネルMOSトランジスタP
1と、NチャネルMOSトランジスタN11,N12,
N14と、出力回路84とを含んで構成される。レベル
変換回路171の入力段は、レベル変換回路161の入
力段の構成と同一であり、信号OUT31が出力回路8
4のトランジスタP3,N3の各ゲートに与えられる。
あるレベル変換回路171の回路図である。レベル変換
回路171において、レベル変換回路161と同一の構
成要素には同一の参照符を付して説明を省略する。レベ
ル変換回路171は、PチャネルMOSトランジスタP
1と、NチャネルMOSトランジスタN11,N12,
N14と、出力回路84とを含んで構成される。レベル
変換回路171の入力段は、レベル変換回路161の入
力段の構成と同一であり、信号OUT31が出力回路8
4のトランジスタP3,N3の各ゲートに与えられる。
【0106】図24は、実施の第3形態のさらに他の構
成例であるレベル変換回路181の回路図である。レベ
ル変換回路181において、レベル変換回路161と同
一の構成要素には同一の参照符を付して説明を省略す
る。レベル変換回路181は、PチャネルMOSトラン
ジスタP1と、NチャネルMOSトランジスタN11,
N12,N14と、出力回路94とを含んで構成され
る。レベル変換回路181の入力段は、レベル変換回路
161の入力段の構成と同一であり、信号OUT31が
出力回路94のトランジスタN4,N5の各ゲートに与
えられる。信号OUT31の信号レベルを反転させた信
号OUT32はトランジスタN6のゲートに与えられ
る。
成例であるレベル変換回路181の回路図である。レベ
ル変換回路181において、レベル変換回路161と同
一の構成要素には同一の参照符を付して説明を省略す
る。レベル変換回路181は、PチャネルMOSトラン
ジスタP1と、NチャネルMOSトランジスタN11,
N12,N14と、出力回路94とを含んで構成され
る。レベル変換回路181の入力段は、レベル変換回路
161の入力段の構成と同一であり、信号OUT31が
出力回路94のトランジスタN4,N5の各ゲートに与
えられる。信号OUT31の信号レベルを反転させた信
号OUT32はトランジスタN6のゲートに与えられ
る。
【0107】図25はレベル変換回路181aを示す。
レベル変換回路181aは、レベル変換回路181にお
けるトランジスタN12に置換えて、ゲートにグランド
電圧GNDが与えられているトランジスタN13が設け
られている。動作についてはレベル変換回路181と同
一である。
レベル変換回路181aは、レベル変換回路181にお
けるトランジスタN12に置換えて、ゲートにグランド
電圧GNDが与えられているトランジスタN13が設け
られている。動作についてはレベル変換回路181と同
一である。
【0108】以上のように本実施例によれば、実施の第
1形態と同一の効果を得ることができるとともに、レベ
ル変換回路161,171,181,181aが正電源
仕様であるか負電源仕様であるかによって、導通時の抵
抗値が変化するトランジスタN12に直列に、抵抗とし
て動作するトランジスタN14が設けられているので、
負電源仕様で動作する際の合成抵抗の値をトランジスタ
N14の抵抗値で制御することができる。また、トラン
ジスタN14は正電源仕様の場合には信号OUT1の信
号レベルを引下げることができ、入力反転レベルのマー
ジンを増やすことができる。トランジスタを抵抗として
動作させているので、同一の抵抗値の抵抗を形成する場
合に比べて、レベル変換回路を小さく形成することがで
きる。
1形態と同一の効果を得ることができるとともに、レベ
ル変換回路161,171,181,181aが正電源
仕様であるか負電源仕様であるかによって、導通時の抵
抗値が変化するトランジスタN12に直列に、抵抗とし
て動作するトランジスタN14が設けられているので、
負電源仕様で動作する際の合成抵抗の値をトランジスタ
N14の抵抗値で制御することができる。また、トラン
ジスタN14は正電源仕様の場合には信号OUT1の信
号レベルを引下げることができ、入力反転レベルのマー
ジンを増やすことができる。トランジスタを抵抗として
動作させているので、同一の抵抗値の抵抗を形成する場
合に比べて、レベル変換回路を小さく形成することがで
きる。
【0109】図26は、本発明の実施の第4の形態であ
るレベル変換回路191を示す。レベル変換回路191
において、レベル変換回路31と同一の構成要素には同
一の参照符を付して説明を省略する。レベル変換回路1
91は、PチャネルMOSトランジスタP1と、Nチャ
ネルMOSトランジスタN11,N12と、抵抗R1
と、出力回路34とを含んで構成される。
るレベル変換回路191を示す。レベル変換回路191
において、レベル変換回路31と同一の構成要素には同
一の参照符を付して説明を省略する。レベル変換回路1
91は、PチャネルMOSトランジスタP1と、Nチャ
ネルMOSトランジスタN11,N12と、抵抗R1
と、出力回路34とを含んで構成される。
【0110】レベル変換回路191の特徴は、トランジ
スタN12のドレインとトランジスタP1のドレインと
の間で、トランジスタN12に直列に抵抗R1が設けら
れていることである。レベル変換回路191におけるト
ランジスタN11,N12の動作については、レベル変
換回路131と同一であるので説明を省略する。レベル
変換回路191では、トランジスタN12に直列に抵抗
R1が接続されており、負電源用負荷としての抵抗値が
上昇している。トランジスタP1のドレイン電圧が信号
OUT41として出力回路34のトランジスタN2のゲ
ートに与えられる。
スタN12のドレインとトランジスタP1のドレインと
の間で、トランジスタN12に直列に抵抗R1が設けら
れていることである。レベル変換回路191におけるト
ランジスタN11,N12の動作については、レベル変
換回路131と同一であるので説明を省略する。レベル
変換回路191では、トランジスタN12に直列に抵抗
R1が接続されており、負電源用負荷としての抵抗値が
上昇している。トランジスタP1のドレイン電圧が信号
OUT41として出力回路34のトランジスタN2のゲ
ートに与えられる。
【0111】図27は、実施の第4形態の他の構成例で
あるレベル変換回路201を示す。レベル変換回路20
1において、レベル変換回路191と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路201は、PチャネルMOSトランジスタP1と、N
チャネルMOSトランジスタN11,N12と、抵抗R
1と、出力回路84とを含んで構成される。レベル変換
回路201の入力段の構成は、レベル変換回路191の
入力段の構成と同一であり、信号OUT41が出力回路
84のトランジスタN3,P3のゲートに与えられる。
あるレベル変換回路201を示す。レベル変換回路20
1において、レベル変換回路191と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路201は、PチャネルMOSトランジスタP1と、N
チャネルMOSトランジスタN11,N12と、抵抗R
1と、出力回路84とを含んで構成される。レベル変換
回路201の入力段の構成は、レベル変換回路191の
入力段の構成と同一であり、信号OUT41が出力回路
84のトランジスタN3,P3のゲートに与えられる。
【0112】図28は、実施の第4形態のさらに他の構
成例であるレベル変換回路211の回路図である。レベ
ル変換回路211において、レベル変換回路191と同
一の構成要素には同一の参照符を付して説明を省略す
る。レベル変換回路211は、PチャネルMOSトラン
ジスタP1と、NチャネルMOSトランジスタN11,
N12と、抵抗R1と、出力回路94とを含んで構成さ
れる。レベル変換回路211の入力段の構成は、レベル
変換回路191の入力段の構成と同一であり、信号OU
T41が出力回路94のトランジスタN4,N5のゲー
トに与えられる。信号OUT41の信号レベルを反転さ
せた信号OUT42は、トランジスタN6のゲートに与
えられる。
成例であるレベル変換回路211の回路図である。レベ
ル変換回路211において、レベル変換回路191と同
一の構成要素には同一の参照符を付して説明を省略す
る。レベル変換回路211は、PチャネルMOSトラン
ジスタP1と、NチャネルMOSトランジスタN11,
N12と、抵抗R1と、出力回路94とを含んで構成さ
れる。レベル変換回路211の入力段の構成は、レベル
変換回路191の入力段の構成と同一であり、信号OU
T41が出力回路94のトランジスタN4,N5のゲー
トに与えられる。信号OUT41の信号レベルを反転さ
せた信号OUT42は、トランジスタN6のゲートに与
えられる。
【0113】図29はレベル変換回路211aを示す。
レベル変換回路211aは、レベル変換回路211にお
けるトランジスタN12に置換えて、ゲートにグランド
電圧GNDが与えられているトランジスタN13が設け
られている。動作についてはレベル変換回路211と同
一である。
レベル変換回路211aは、レベル変換回路211にお
けるトランジスタN12に置換えて、ゲートにグランド
電圧GNDが与えられているトランジスタN13が設け
られている。動作についてはレベル変換回路211と同
一である。
【0114】以上のように本実施の形態によれば、実施
の第1形態と同一の効果を得ることができるとともに、
レベル変換回路191,201,211,211aが正
電源仕様であるか負電源仕様であるかによって、導通時
の抵抗値が変化するトランジスタN12に直列に、抵抗
R1が設けられているので、負電源仕様で動作する際の
合成抵抗の値を、抵抗R1の抵抗値を制御することによ
って定めることができる。また、トランジスタN14は
正電源仕様の場合には信号OUT1の信号レベルを引下
げることができ、入力反転レベルのマージンを増やすこ
とができる。
の第1形態と同一の効果を得ることができるとともに、
レベル変換回路191,201,211,211aが正
電源仕様であるか負電源仕様であるかによって、導通時
の抵抗値が変化するトランジスタN12に直列に、抵抗
R1が設けられているので、負電源仕様で動作する際の
合成抵抗の値を、抵抗R1の抵抗値を制御することによ
って定めることができる。また、トランジスタN14は
正電源仕様の場合には信号OUT1の信号レベルを引下
げることができ、入力反転レベルのマージンを増やすこ
とができる。
【0115】図30は、本発明の実施の第5の形態であ
るレベル変換回路221を示す。レベル変換回路221
において、レベル変換回路101と同一の構成要素には
同一の参照符を付して説明を省略する。レベル変換回路
221は、PチャネルMOSトランジスタP1と、Nチ
ャネルMOSトランジスタN11と、抵抗回路222
と、出力回路34とを含んで構成される。レベル変換回
路221の特徴は、トランジスタN11に対して並列に
抵抗回路222が設けられていることである。
るレベル変換回路221を示す。レベル変換回路221
において、レベル変換回路101と同一の構成要素には
同一の参照符を付して説明を省略する。レベル変換回路
221は、PチャネルMOSトランジスタP1と、Nチ
ャネルMOSトランジスタN11と、抵抗回路222
と、出力回路34とを含んで構成される。レベル変換回
路221の特徴は、トランジスタN11に対して並列に
抵抗回路222が設けられていることである。
【0116】抵抗回路222は、抵抗接続されたn個の
NチャネルMOSトランジスタNT1〜NTn(nは2
以上の整数;総称するときには参照符NTを用いる)を
直列に接続することによって構成されている。直列に接
続されるトランジスタNT鋸数nは、以下に示す式
(9)に基づいて定められる。なお、各トランジスタN
Tのしきい値電圧を電圧Vthとする。
NチャネルMOSトランジスタNT1〜NTn(nは2
以上の整数;総称するときには参照符NTを用いる)を
直列に接続することによって構成されている。直列に接
続されるトランジスタNT鋸数nは、以下に示す式
(9)に基づいて定められる。なお、各トランジスタN
Tのしきい値電圧を電圧Vthとする。
【0117】 n×Vth = VCC×VSS …(9) 直列に接続されたトランジスタNTは、信号OUT51
の信号レベルが電圧VCCよりも高くなると抵抗として
動作する。したがって、トランジスタNTはレベル変換
回路221が負電源仕様で動作する場合のみ抵抗として
動作する。
の信号レベルが電圧VCCよりも高くなると抵抗として
動作する。したがって、トランジスタNTはレベル変換
回路221が負電源仕様で動作する場合のみ抵抗として
動作する。
【0118】図31は、実施の第5形態の他の構成例で
あるレベル変換回路231を示す。レベル変換回路23
1において、レベル変換回路111と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路231は、PチャネルMOSトランジスタP1と、N
チャネルMOSトランジスタN11と、抵抗回路222
と、出力回路84とを含んで構成される。レベル変換回
路231の入力段の構成は、レベル変換回路221の入
力段の構成と同一であり、信号OUT51が出力回路8
4のトランジスタP3,N3のゲートに与えられる。
あるレベル変換回路231を示す。レベル変換回路23
1において、レベル変換回路111と同一の構成要素に
は同一の参照符を付して説明を省略する。レベル変換回
路231は、PチャネルMOSトランジスタP1と、N
チャネルMOSトランジスタN11と、抵抗回路222
と、出力回路84とを含んで構成される。レベル変換回
路231の入力段の構成は、レベル変換回路221の入
力段の構成と同一であり、信号OUT51が出力回路8
4のトランジスタP3,N3のゲートに与えられる。
【0119】図32は、実施の第5形態のさらに他の構
成例であるレベル変換回路241の回路図である。レベ
ル変換回路241において、レベル変換回路121と同
一の構成要素には同一の参照符を付して説明を省略す
る。レベル変換回路241は、PチャネルMOSトラン
ジスタP1と、NチャネルMOSトランジスタN11
と、抵抗回路222と、出力回路94とを含んで構成さ
れる。レベル変換回路241の入力段の構成は、レベル
変換回路221の入力段の構成と同一であり、信号OU
T51が出力回路94のトランジスタN4,N5のゲー
トに与えられる。信号OUT51の信号レベルを反転さ
せた信号OUT52は、トランジスタN6のゲートに与
えられる。
成例であるレベル変換回路241の回路図である。レベ
ル変換回路241において、レベル変換回路121と同
一の構成要素には同一の参照符を付して説明を省略す
る。レベル変換回路241は、PチャネルMOSトラン
ジスタP1と、NチャネルMOSトランジスタN11
と、抵抗回路222と、出力回路94とを含んで構成さ
れる。レベル変換回路241の入力段の構成は、レベル
変換回路221の入力段の構成と同一であり、信号OU
T51が出力回路94のトランジスタN4,N5のゲー
トに与えられる。信号OUT51の信号レベルを反転さ
せた信号OUT52は、トランジスタN6のゲートに与
えられる。
【0120】以上のように本実施の形態によれば、実施
の第1形態と同一の効果を得ることができるとともに、
負電源仕様で動作する際に、電圧VCCと電圧VSSと
の差が大きく、トランジスタN11と並列に設ける抵抗
の抵抗値を大きく定める必要がある場合であっても、抵
抗として動作する複数個のトランジスタを直列に接続し
て、所望の抵抗値の抵抗を形成しているので、集積回路
化したときに基板の面積を小さくすることができる。
の第1形態と同一の効果を得ることができるとともに、
負電源仕様で動作する際に、電圧VCCと電圧VSSと
の差が大きく、トランジスタN11と並列に設ける抵抗
の抵抗値を大きく定める必要がある場合であっても、抵
抗として動作する複数個のトランジスタを直列に接続し
て、所望の抵抗値の抵抗を形成しているので、集積回路
化したときに基板の面積を小さくすることができる。
【0121】なお、上述の各実施の形態において、入力
段を構成するトランジスタP1,N1などは、高電圧が
印加されないので耐圧の低い構成とすることができ、2
0〜40Vの電圧が印加される出力段の構成よりも回路
部分が小さくなり、レベル変換回路の面積を小さくする
ことができる。また、レベル変換回路を構成する入力段
および出力段のトランジスタを20〜40Vの電圧が印
加されても動作可能な、いわゆる中耐圧の構成とするこ
とによって、入力段と出力段とを異なる耐圧の構成とす
る場合に比べて特性のばらつきを抑えることができる。
段を構成するトランジスタP1,N1などは、高電圧が
印加されないので耐圧の低い構成とすることができ、2
0〜40Vの電圧が印加される出力段の構成よりも回路
部分が小さくなり、レベル変換回路の面積を小さくする
ことができる。また、レベル変換回路を構成する入力段
および出力段のトランジスタを20〜40Vの電圧が印
加されても動作可能な、いわゆる中耐圧の構成とするこ
とによって、入力段と出力段とを異なる耐圧の構成とす
る場合に比べて特性のばらつきを抑えることができる。
【0122】
【発明の効果】以上のように本発明によれば、第3電圧
レベルを基準電圧レベルから第1電圧レベル側とするか
第2電圧レベル側とするかによって、入力信号の信号レ
ベルに応じて出力される信号のレベルを基準電圧レベル
に対して、たとえば正の電圧か負の電圧とすることがで
き、出力側スイッチング手段に供給する電圧に応じて入
力信号のレベルを正負いずれにも変換することができ
る。
レベルを基準電圧レベルから第1電圧レベル側とするか
第2電圧レベル側とするかによって、入力信号の信号レ
ベルに応じて出力される信号のレベルを基準電圧レベル
に対して、たとえば正の電圧か負の電圧とすることがで
き、出力側スイッチング手段に供給する電圧に応じて入
力信号のレベルを正負いずれにも変換することができ
る。
【0123】また本発明によれば、第3電圧レベルが基
準電圧レベルに対して第1電圧レベル側であるか第2電
圧レベル側であるかで、第3電圧レベルが入力信号の基
準電圧レベルよりも第1電圧レベル側に定められるとき
に動作する第1負荷手段、および第3電圧レベルが入力
信号の基準電圧レベルよりも第2電圧レベル側に定めら
れるときに動作する第2負荷手段のうちのいずれか一方
の負荷手段が動作することとなるので、第1負荷手段の
特性と第2負荷手段の特性とをそれぞれ異なる特性とす
ることで、第3電圧レベルとして供給される電圧レベル
に応じて、入力信号のレベルを基準電圧レベルに対し
て、たとえば正負いずれに変換する場合でも適合する特
性の負荷手段を動作させることができる。
準電圧レベルに対して第1電圧レベル側であるか第2電
圧レベル側であるかで、第3電圧レベルが入力信号の基
準電圧レベルよりも第1電圧レベル側に定められるとき
に動作する第1負荷手段、および第3電圧レベルが入力
信号の基準電圧レベルよりも第2電圧レベル側に定めら
れるときに動作する第2負荷手段のうちのいずれか一方
の負荷手段が動作することとなるので、第1負荷手段の
特性と第2負荷手段の特性とをそれぞれ異なる特性とす
ることで、第3電圧レベルとして供給される電圧レベル
に応じて、入力信号のレベルを基準電圧レベルに対し
て、たとえば正負いずれに変換する場合でも適合する特
性の負荷手段を動作させることができる。
【0124】さらに本発明によれば、第3電圧レベルが
基準電圧レベルに対して第1電圧レベル側か第2電圧レ
ベル側かに応じて、第1および第2負荷手段の抵抗値が
それぞれ定まり、いずれか一方の負荷手段が負荷として
動作するので、第1負荷手段の特性と第2負荷手段の特
性とをそれぞれ異なる特性とすることで、第3電圧レベ
ルとして供給される電圧レベルに応じて、入力信号のレ
ベルを基準電圧レベルに対して、たとえば正負いずれに
変換する場合でも適合する特性の負荷手段を動作させる
ことができる。
基準電圧レベルに対して第1電圧レベル側か第2電圧レ
ベル側かに応じて、第1および第2負荷手段の抵抗値が
それぞれ定まり、いずれか一方の負荷手段が負荷として
動作するので、第1負荷手段の特性と第2負荷手段の特
性とをそれぞれ異なる特性とすることで、第3電圧レベ
ルとして供給される電圧レベルに応じて、入力信号のレ
ベルを基準電圧レベルに対して、たとえば正負いずれに
変換する場合でも適合する特性の負荷手段を動作させる
ことができる。
【0125】またさらに本発明によれば、常に導通状態
になるように制御電極に第1電圧レベルの電源電圧が与
えられている第1負荷手段の抵抗値は、入力側スイッチ
ング素子が導通状態であるときの抵抗値よりも大きく、
遮断状態であるときの抵抗値よりも小さく定められてい
るので、出力側スイッチング手段の制御端子には入力側
スイッチング素子が導通状態であるときには、入力側ス
イッチング素子の一方出力電極に与えられている第1電
圧レベルである電源電圧を与え、遮断状態であるときに
は、第1負荷手段における負荷素子の他方出力電極に与
えられている第2電圧レベルである電源電圧を与えるこ
とができる。
になるように制御電極に第1電圧レベルの電源電圧が与
えられている第1負荷手段の抵抗値は、入力側スイッチ
ング素子が導通状態であるときの抵抗値よりも大きく、
遮断状態であるときの抵抗値よりも小さく定められてい
るので、出力側スイッチング手段の制御端子には入力側
スイッチング素子が導通状態であるときには、入力側ス
イッチング素子の一方出力電極に与えられている第1電
圧レベルである電源電圧を与え、遮断状態であるときに
は、第1負荷手段における負荷素子の他方出力電極に与
えられている第2電圧レベルである電源電圧を与えるこ
とができる。
【0126】またさらに本発明によれば、常に導通状態
になるように制御電極に第1電圧レベルの電源電圧が与
えられている第2負荷手段の抵抗値は、入力側スイッチ
ング素子が導通状態であるときの抵抗値よりも大きく、
遮断状態であるときの抵抗値よりも小さく定められてい
るので、出力側スイッチング手段の制御端子には入力側
スイッチング素子が導通状態であるときには、入力側ス
イッチング素子の一方出力電極に与えられている第1電
圧レベルである電源電圧を与え、遮断状態であるときに
は、第1負荷手段における負荷素子の他方出力電極に与
えられている第2電圧レベルである電源電圧を与えるこ
とができる。
になるように制御電極に第1電圧レベルの電源電圧が与
えられている第2負荷手段の抵抗値は、入力側スイッチ
ング素子が導通状態であるときの抵抗値よりも大きく、
遮断状態であるときの抵抗値よりも小さく定められてい
るので、出力側スイッチング手段の制御端子には入力側
スイッチング素子が導通状態であるときには、入力側ス
イッチング素子の一方出力電極に与えられている第1電
圧レベルである電源電圧を与え、遮断状態であるときに
は、第1負荷手段における負荷素子の他方出力電極に与
えられている第2電圧レベルである電源電圧を与えるこ
とができる。
【0127】またさらに本発明によれば、入力信号の電
圧レベルが基準電圧に対して第1電圧レベル側になるか
第2電圧レベル側になるかに応じて、第3および第4電
圧レベルの電源電圧を選択的に出力することができる。
圧レベルが基準電圧に対して第1電圧レベル側になるか
第2電圧レベル側になるかに応じて、第3および第4電
圧レベルの電源電圧を選択的に出力することができる。
【0128】またさらに本発明によれば、制御端子を介
して各制御電極に与えられる入力側スイッチング素子の
他方出力電極の電圧レベルに応じて、一方および他方ス
イッチング素子のいずれか一方のみを導通させて信号出
力端子に電圧を出力しているので、それぞれ異なる電圧
レベルの電源電圧が制御電極に供給される一方および他
方電源端子間が導通することがなく、出力側スイッチン
グ手段を流れる電流を少なくすることができる。
して各制御電極に与えられる入力側スイッチング素子の
他方出力電極の電圧レベルに応じて、一方および他方ス
イッチング素子のいずれか一方のみを導通させて信号出
力端子に電圧を出力しているので、それぞれ異なる電圧
レベルの電源電圧が制御電極に供給される一方および他
方電源端子間が導通することがなく、出力側スイッチン
グ手段を流れる電流を少なくすることができる。
【0129】またさらに本発明によれば、出力側スイッ
チング手段は第1スイッチング素子と第2スイッチング
素子とブリッジ回路とを含んで構成されており、第1お
よび第2スイッチング素子の各他方出力電極の電圧レベ
ルがブリッジ回路に供給される。ブリッジ回路は、第1
スイッチング素子と同一の導電型式を有する第3および
第4スイッチング素子、および第2スイッチング素子と
同一の導電型式を有する第5および第6スイッチング素
子によって形成される。第5および第6スイッチング素
子の一方出力電極は、他方電源端子に接続され、第3お
よび第4スイッチング素子の一方出力電極は、一方電源
端子に接続される。第3および第5スイッチング素子の
他方出力電極および第4スイッチング素子の制御電極
は、共通に接続される。また、第4および第6スイッチ
ング素子の他方出力電極および第3スイッチング素子の
制御電極は共通に接続され、信号出力端子に接続され
る。入力側スイッチング素子の他方出力電極の電圧レベ
ルと反転した電圧レベルとによって、ブリッジ回路から
出力される電圧レベルを定めているので、それぞれ異な
る電圧レベルの電源電圧が供給される一方および他方電
源端子間が導通することがなく、出力側スイッチング手
段を流れる電流を少なくすることができる。
チング手段は第1スイッチング素子と第2スイッチング
素子とブリッジ回路とを含んで構成されており、第1お
よび第2スイッチング素子の各他方出力電極の電圧レベ
ルがブリッジ回路に供給される。ブリッジ回路は、第1
スイッチング素子と同一の導電型式を有する第3および
第4スイッチング素子、および第2スイッチング素子と
同一の導電型式を有する第5および第6スイッチング素
子によって形成される。第5および第6スイッチング素
子の一方出力電極は、他方電源端子に接続され、第3お
よび第4スイッチング素子の一方出力電極は、一方電源
端子に接続される。第3および第5スイッチング素子の
他方出力電極および第4スイッチング素子の制御電極
は、共通に接続される。また、第4および第6スイッチ
ング素子の他方出力電極および第3スイッチング素子の
制御電極は共通に接続され、信号出力端子に接続され
る。入力側スイッチング素子の他方出力電極の電圧レベ
ルと反転した電圧レベルとによって、ブリッジ回路から
出力される電圧レベルを定めているので、それぞれ異な
る電圧レベルの電源電圧が供給される一方および他方電
源端子間が導通することがなく、出力側スイッチング手
段を流れる電流を少なくすることができる。
【図1】本発明の実施の第1の形態であるレベル変換回
路31の構成を示す回路図である。
路31の構成を示す回路図である。
【図2】ゲートドライバ41の構成を示すブロック図で
ある。
ある。
【図3】表示装置51の構成を示すブロック図である。
【図4】ゲートドライバ41における入力と出力との関
係を示す図である。
係を示す図である。
【図5】ゲートドライバ41における各信号のタイミン
グチャートである。
グチャートである。
【図6】正電源仕様である場合のレベル変換回路31の
動作を説明するための図である。
動作を説明するための図である。
【図7】レベル変換回路31における電圧VLSの電圧
値と信号OUT1の信号レベルとの関係を示すグラフで
ある。
値と信号OUT1の信号レベルとの関係を示すグラフで
ある。
【図8】ゲートドライバ41aの構成を示すブロック図
である。
である。
【図9】ゲートドライバ41aにおける入力と出力との
関係を示す図である。
関係を示す図である。
【図10】実施の第1形態の他の構成例であるレベル変
換回路81の回路図である。
換回路81の回路図である。
【図11】実施の第1形態のさらに他の構成例であるレ
ベル変換回路91の回路図である。
ベル変換回路91の回路図である。
【図12】正電源仕様および負電源仕様であるときのレ
ベル変換回路31,81,91の等価回路図である。
ベル変換回路31,81,91の等価回路図である。
【図13】レベル変換回路101の回路図である。
【図14】レベル変換回路111の回路図である。
【図15】レベル変換回路121の回路図である。
【図16】本発明の実施の第2の形態であるレベル変換
回路131の構成を示す回路図である。
回路131の構成を示す回路図である。
【図17】レベル変換回路131における入力信号と出
力信号との関係を示す図である。
力信号との関係を示す図である。
【図18】レベル変換回路131における電圧VLSの
電圧値と信号OUT21の信号レベルとの関係を示す図
である。
電圧値と信号OUT21の信号レベルとの関係を示す図
である。
【図19】実施の第2形態の他の構成例であるレベル変
換回路141の回路図である。
換回路141の回路図である。
【図20】実施の第2形態のさらに他の構成例であるレ
ベル変換回路151の回路図である。
ベル変換回路151の回路図である。
【図21】レベル変換回路151に類似するレベル変換
回路151aの回路図である。
回路151aの回路図である。
【図22】本発明の実施の第3の形態であるレベル変換
回路161の構成を示す回路図である。
回路161の構成を示す回路図である。
【図23】実施の第3形態の他の構成例であるレベル変
換回路171の回路図である。
換回路171の回路図である。
【図24】実施の第3形態のさらに他の構成例であるレ
ベル変換回路181の回路図である。
ベル変換回路181の回路図である。
【図25】レベル変換回路181に類似するレベル変換
回路181aの回路図である。
回路181aの回路図である。
【図26】本発明の実施の第4の形態であるレベル変換
回路191の構成を示す回路図である。
回路191の構成を示す回路図である。
【図27】実施の第4形態の他の構成例であるレベル変
換回路201の回路図である。
換回路201の回路図である。
【図28】実施の第4形態のさらに他の構成例であるレ
ベル変換回路211の回路図である。
ベル変換回路211の回路図である。
【図29】レベル変換回路211に類似するレベル変換
回路211aの回路図である。
回路211aの回路図である。
【図30】本発明の実施の第5の形態であるレベル変換
回路221の構成を示す回路図である。
回路221の構成を示す回路図である。
【図31】実施の第5形態の他の構成例であるレベル変
換回路231の回路図である。
換回路231の回路図である。
【図32】実施の第5形態のさらに他の構成例であるレ
ベル変換回路241の回路図である。
ベル変換回路241の回路図である。
【図33】従来、一般的に用いられているゲートドライ
バ11の構成を示すブロック図である。
バ11の構成を示すブロック図である。
【図34】ゲートドライバ11に含まれるレベルシフタ
13の回路図である。
13の回路図である。
【図35】ゲートドライバ11における入力と出力との
関係を示す図である。
関係を示す図である。
【図36】従来の他の技術であるゲートドライバ11a
の構成を示すブロック図である。
の構成を示すブロック図である。
【図37】ゲートドライバ11aに含まれるレベルシフ
タ17の回路図である。
タ17の回路図である。
【図38】ゲートドライバ11aにおける入力と出力と
の関係を示す図である。
の関係を示す図である。
20,31,81,91,101,111,121,1
31,141,151,151a,161,171,1
81,181a,191,201,211,211a,
221,231,241 レベル変換回路 32 スイッチング素子 33 負荷 34,84,94 出力回路 36 制御端子 37 一方電源端子 38 他方電源端子 39 信号出力端子 41,41a ゲートドライバ 42,42a シフトレジスタ 43,43a レベルシフタ 44,44a 出力バッファ 51 表示装置 52 ソースドライバ 53 液晶表示パネル 54 制御回路 55 電源回路 P1〜P6 PチャネルMOSトランジスタ N1〜N6,N11〜N14,NT1〜NTn Nチャ
ネルMOSトランジスタ
31,141,151,151a,161,171,1
81,181a,191,201,211,211a,
221,231,241 レベル変換回路 32 スイッチング素子 33 負荷 34,84,94 出力回路 36 制御端子 37 一方電源端子 38 他方電源端子 39 信号出力端子 41,41a ゲートドライバ 42,42a シフトレジスタ 43,43a レベルシフタ 44,44a 出力バッファ 51 表示装置 52 ソースドライバ 53 液晶表示パネル 54 制御回路 55 電源回路 P1〜P6 PチャネルMOSトランジスタ N1〜N6,N11〜N14,NT1〜NTn Nチャ
ネルMOSトランジスタ
Claims (8)
- 【請求項1】 信号入力端子に与えられ、第1電圧レベ
ルと第2電圧レベルとの間を基準電圧レベルとして、所
定振幅内で変化する入力信号を、異なる電圧レベルを基
準とするように変換するレベル変換回路において、 一方出力電極、他方出力電極および制御電極を備え、一
方出力電極は第1電圧レベルの電源電圧に接続され、他
方出力電極には第2電圧レベルの電源電圧が供給され、
制御電極は信号入力端子に接続され、入力信号の所定振
幅内の電圧レベルをしきい値とし、入力信号が第1電圧
レベル側となるか第2電圧レベル側となるかに応じて、
一方出力電極および他方出力電極間が遮断または導通す
るようにそれぞれ変化する入力側スイッチング素子と、 入力側スイッチング素子の他方出力電極と第2電圧レベ
ルの電源電圧との間に接続される入力側負荷手段と、 一方電源端子、他方電源端子、信号出力端子および制御
端子を備え、一方電源端子には第3電圧レベルの電源電
圧が供給され、他方電源端子には第2電圧レベルが第1
電圧レベルから異なる方向に、第3電圧レベルとは異な
る第4電圧レベルの電源電圧が供給され、制御端子は入
力側スイッチング素子の他方出力電極に接続され、第1
電圧レベルと第2電圧レベルとの間の電圧レベルのしき
い値を有し、他方出力電極の電圧レベルがしきい値より
も第1電圧レベル側となるか第2電圧レベル側になるか
に応じて、信号出力端子から第3電圧レベル寄りまたは
第4電圧レベル寄りの電圧をそれぞれ導出する出力側ス
イッチング手段とを含むことを特徴とするレベル変換回
路。 - 【請求項2】 前記入力側負荷手段は、前記第3電圧レ
ベルが前記入力信号の基準電圧レベルよりも前記第1電
圧レベル側のときに動作する第1負荷手段と、前記第2
電圧レベル側のときに動作する第2負荷手段とを含むこ
とを特徴とする請求項1記載のレベル変換回路。 - 【請求項3】 前記第1負荷手段および前記第2負荷手
段は並列に接続され、前記第3電圧レベルが前記入力信
号の基準レベルよりも前記第1電圧レベル側のときに
は、第2負荷手段の抵抗値は第1負荷手段の抵抗値より
も大きくなり、前記第2電圧レベル側のときには、第1
負荷手段の抵抗値は第2負荷手段の抵抗値よりも大きく
なることを特徴とする請求項2記載のレベル変換回路。 - 【請求項4】 前記第1負荷手段は、一方出力電極、他
方出力電極および制御電極を備え、一方出力電極は前記
第2電圧レベルの電源電圧に接続され、制御電極は前記
第3電圧レベルの電源電圧に接続され、他方出力電極は
前記入力側スイッチング素子の他方出力電極側に接続さ
れて常に導通状態となり、導通状態の抵抗値が入力側ス
イッチング素子の導通状態の抵抗値よりも大きく、遮断
状態の抵抗値よりも小さい負荷素子を有することを特徴
とする請求項3記載のレベル変換回路。 - 【請求項5】 前記第2負荷手段は、一方出力電極、他
方出力電極および制御電極を備え、一方出力電極は前記
第2電圧レベルの電源電圧に接続され、制御電極は前記
第1電圧レベルの電源電圧に接続され、他方出力電極は
前記入力側スイッチング素子の他方出力電極側に接続さ
れて常に導通状態となり、導通状態の抵抗値が入力側ス
イッチング素子の導通状態の抵抗値よりも大きく、遮断
状態の抵抗値よりも小さい負荷素子を有することを特徴
とする請求項3記載のレベル変換回路。 - 【請求項6】 前記出力側スイッチング手段は、 一方出力電極、他方出力電極および制御電極を備え、一
方出力電極は前記他方電源端子に接続され、他方出力電
極には前記信号出力端子が接続され、制御電極は前記制
御端子に接続され、前記第1電圧レベルと前記第2電圧
レベルとの間の電圧レベルのしきい値を有するスイッチ
ング素子と、 スイッチング素子の他方出力電極と前記一方電源端子と
の間に接続される出力側負荷手段とを含むことを特徴と
する請求項1記載のレベル変換回路。 - 【請求項7】 前記出力側スイッチング手段は、 一方出力電極、他方出力電極および制御電極を備えて前
記入力側スイッチング素子と同一の導電型式を有し、一
方出力電極は前記一方電源端子に接続され、他方出力電
極には前記信号出力端子が接続され、制御電極は前記制
御端子に接続される一方スイッチング素子と、 一方出力電極、他方出力電極および制御電極を備えて前
記入力側スイッチング素子とは相補的な導電型式を有
し、一方出力電極は前記他方電源端子に接続され、他方
出力電極には前記信号出力端子が接続され、制御電極は
前記制御端子に接続される他方スイッチング素子とを含
むことを特徴とする請求項1記載のレベル変換回路。 - 【請求項8】 前記出力側スイッチング手段は、 一方出力電極、他方出力電極および制御電極を備えて前
記入力側スイッチング素子と同一の導電型式を有し、一
方出力電極は前記第1電圧レベルの電源電圧に接続さ
れ、制御電極に前記入力信号の基準電圧レベルが与えら
れ、常に導通状態となっている第1スイッチング素子
と、 一方出力電極、他方出力電極および制御電極を備えて前
記入力側スイッチング素子とは相補的な導電型式を有
し、一方出力電極は前記第2電圧レベルの電源電圧に接
続され、他方出力電極は第1スイッチング素子の他方出
力電極に接続され、制御電極は前記制御端子に接続さ
れ、第1電圧レベルと第2電圧レベルとの間のしきい値
を有する第2スイッチング素子と、 第1スイッチング素子と同一の導電型式を有する第3お
よび第4スイッチング素子、および第2スイッチング素
子と同一の導電型式を有する第5および第6スイッチン
グ素子によって形成されるブリッジ回路であって、 第5および第6スイッチング素子の一方出力電極は前記
他方電源端子に接続され、第3および第4スイッチング
素子の一方出力電極は前記一方電源端子に接続され、第
3および第5スイッチング素子の他方出力電極および第
4スイッチング素子の制御電極が共通接続され、第4お
よび第6スイッチング素子の他方出力電極および第3ス
イッチング素子の制御電極が共通接続されて前記信号出
力端子に接続され、第6スイッチング素子の制御電極は
一方スイッチング素子の他方出力電極に接続されるブリ
ッジ回路とを含むことを特徴とする請求項1記載のレベ
ル変換回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21032496A JP3233580B2 (ja) | 1995-09-05 | 1996-08-08 | レベル変換回路 |
KR1019960038340A KR0173075B1 (ko) | 1995-09-05 | 1996-09-05 | 레벨 변환 회로 |
US09/012,456 US6107857A (en) | 1995-09-05 | 1998-01-23 | Level converting circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-228417 | 1995-09-05 | ||
JP22841795 | 1995-09-05 | ||
JP21032496A JP3233580B2 (ja) | 1995-09-05 | 1996-08-08 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09135161A JPH09135161A (ja) | 1997-05-20 |
JP3233580B2 true JP3233580B2 (ja) | 2001-11-26 |
Family
ID=26517985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21032496A Expired - Fee Related JP3233580B2 (ja) | 1995-09-05 | 1996-08-08 | レベル変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6107857A (ja) |
JP (1) | JP3233580B2 (ja) |
KR (1) | KR0173075B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101632047B (zh) * | 2007-04-27 | 2011-10-05 | 佳能株式会社 | 显影辊、电子照相处理盒和电子照相图像形成设备 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3412131B2 (ja) * | 1998-06-23 | 2003-06-03 | 株式会社日立製作所 | 液晶表示装置 |
JP3609977B2 (ja) * | 1999-07-15 | 2005-01-12 | シャープ株式会社 | レベルシフト回路および画像表示装置 |
US6191636B1 (en) * | 1999-09-22 | 2001-02-20 | Cypress Semiconductor Corp. | Input buffer/level shifter |
JP3734664B2 (ja) * | 2000-02-24 | 2006-01-11 | 株式会社日立製作所 | 表示デバイス |
US6906557B1 (en) * | 2000-06-30 | 2005-06-14 | Intel Corporation | Fuse sense circuit |
JP4194247B2 (ja) * | 2001-03-02 | 2008-12-10 | 三洋電機株式会社 | マイクロコンピュータ |
US6545521B2 (en) | 2001-06-29 | 2003-04-08 | International Business Machines Corporation | Low skew, power sequence independent CMOS receiver device |
TWI309831B (en) | 2002-09-25 | 2009-05-11 | Semiconductor Energy Lab | Clocked inverter, nand, nor and shift register |
JP4326215B2 (ja) * | 2002-12-26 | 2009-09-02 | 株式会社 日立ディスプレイズ | 表示装置 |
US7301370B1 (en) * | 2003-05-22 | 2007-11-27 | Cypress Semiconductor Corporation | High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion |
KR100728776B1 (ko) * | 2003-11-27 | 2007-06-19 | 삼성에스디아이 주식회사 | 레벨 시프터 |
US6982571B2 (en) * | 2003-12-04 | 2006-01-03 | Hewlett-Packard Development Company, L.P. | Systems and methods for translating voltage levels of digital signals |
US8223137B2 (en) * | 2006-12-14 | 2012-07-17 | Lg Display Co., Ltd. | Liquid crystal display device and method for driving the same |
US7635854B1 (en) | 2008-07-09 | 2009-12-22 | Institut National D'optique | Method and apparatus for optical level sensing of agitated fluid surfaces |
JP5506301B2 (ja) * | 2009-09-09 | 2014-05-28 | ローム株式会社 | ミュート回路およびそれを用いたオーディオ処理回路 |
US8004339B2 (en) * | 2009-11-19 | 2011-08-23 | Integrated Device Technology, Inc. | Apparatuses and methods for a level shifter with reduced shoot-through current |
US8319540B2 (en) | 2010-07-01 | 2012-11-27 | Integrated Device Technology, Inc. | Apparatuses and methods for a voltage level shifting |
DE102011084985A1 (de) | 2010-11-12 | 2012-05-16 | Samsung Electronics Co., Ltd. | Pegelschieber sowie System-auf-Chip und Multimedia-Bauelement mit selbigem |
US8384431B2 (en) | 2010-12-09 | 2013-02-26 | Integrated Device Technology, Inc. | Voltage level shifting apparatuses and methods |
US11283444B2 (en) * | 2018-03-28 | 2022-03-22 | Intel Corporation | Techniques for multiple signal fan-out |
CN109639138A (zh) * | 2018-12-26 | 2019-04-16 | 河北新华北集成电路有限公司 | 一种正负电平转换电路 |
CN111833792B (zh) * | 2019-04-15 | 2023-08-08 | 矽创电子股份有限公司 | 准位转换器 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5313852A (en) * | 1976-07-23 | 1978-02-07 | Toshiba Corp | Level conversion circuit |
JPS6229315A (ja) * | 1985-07-31 | 1987-02-07 | Nec Corp | スイツチ回路 |
FR2648643B1 (fr) * | 1989-06-20 | 1991-08-30 | Thomson Composants Microondes | Circuit d'interface entre deux circuits numeriques de natures differentes |
JPH0332217A (ja) * | 1989-06-29 | 1991-02-12 | Fujitsu Ltd | 半導体装置用レベルシフト回路 |
JP2567172B2 (ja) * | 1992-01-09 | 1996-12-25 | 株式会社東芝 | 半導体回路の出力段に配置される出力回路 |
JPH06269719A (ja) * | 1993-03-16 | 1994-09-27 | Citizen Watch Co Ltd | 粘性材料塗布装置 |
-
1996
- 1996-08-08 JP JP21032496A patent/JP3233580B2/ja not_active Expired - Fee Related
- 1996-09-05 KR KR1019960038340A patent/KR0173075B1/ko not_active IP Right Cessation
-
1998
- 1998-01-23 US US09/012,456 patent/US6107857A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101632047B (zh) * | 2007-04-27 | 2011-10-05 | 佳能株式会社 | 显影辊、电子照相处理盒和电子照相图像形成设备 |
Also Published As
Publication number | Publication date |
---|---|
US6107857A (en) | 2000-08-22 |
KR970019071A (ko) | 1997-04-30 |
KR0173075B1 (ko) | 1999-03-30 |
JPH09135161A (ja) | 1997-05-20 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080921 Year of fee payment: 7 |
|
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