JP3998278B2 - 内部電位発生回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置に内蔵され、内部電位を発生する内部電位発生回路および昇圧電位発生ユニットに関し、特に、低消費電力化を実現できる内部電位発生回路および昇圧電位発生ユニットに関する。
【0002】
【従来の技術】
図29は、従来の内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【0003】
図30は、図29の従来の昇圧電位発生回路の動作を説明するためのタイミング図である。
【0004】
図29および図30を参照して、図29の従来の昇圧電位発生回路の動作を説明する。時刻ta以前において、入力ノードN1の電位が接地電位GNDであり、中間ノードN2の電位が、電源電位Vccであるとする。また、スイッチS2、S3もオフになっている。時刻taにおいて、PMOSトランジスタM1bのゲートに、GNDレベルのクロックφ1bが入力されているとき、NMOSトランジスタM1aのゲートには、GNDレベルのクロックφ1aが入力される。このため、入力ノードN1の電位は、電源電位Vccになる。そして中間ノードN2の電位は、キャパシタC1による容量カップリングを受けて、2Vccになる。
【0005】
次に、スイッチS3がオンになると、昇圧電位ノードNppに、2Vcc−Vppの電荷が注入される。すなわち、第1回目の電荷の注入である。ここで、昇圧電位ノードNppの対向電極48が、接地電位GNDである場合には、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1、キャパシタC1、中間ノードN2、スイッチS3を介して、昇圧電位ノードNppの対向電極(接地電位GND)へ、(2Vcc−Vpp)・Cの電荷が移動する。すなわち、2Vcc−Vppの電荷が消費される。これは、第1回目の電荷の消費である。なお、キャパシタC1の容量をCとしている。
【0006】
時刻tbにおいて、NMOSトランジスタM1aのゲートに、Vccレベルのクロックφ1aが入力されているとき、PMOSトランジスタM1bのゲートにVccレベルのクロックφ1bが入力されたときには、入力ノードN1の電位は、接地電位GNDになる。そして、中間ノードN2の電位は、キャパシタC1による容量カップリングを受けて、昇圧電位Vppから、電源電位Vcc分下がってしまう。すなわち、中間ノードN2の電位は、Vpp−Vccとなる。なお、時刻tb前にスイッチS3は、オフになる。
【0007】
次に、時刻tbを経過した後、スイッチS2がオンにされる。このため、電源電位Vccを有するノードから、スイッチS2、中間ノードN2、キャパシタC1、入力ノードN1、NMOSトランジスタM1bを介して、接地電位GNDを有するノードに(2Vcc−Vpp)・Cの電荷が移動する。すなわち、2Vcc−Vppの電荷が消費されたことになる。これは、第2回目の電荷の消費である。
【0008】
時刻tcにおいて、次のサイクルが開始する。すなわち、時刻taから時刻tcで、1サイクルが終了する。なお、時刻tcの前にスイッチS2はオフになる。
【0009】
以上のことをまとめると、1サイクルの間で、2C・(2Vcc−Vpp)の電荷が消費され、2Vcc−Vppの電荷が昇圧電位ノードNppに供給されたことになる。したがって、電荷効率は、1/2、すなわち、50%である。
【0010】
ここで、電荷効率が50%であることから、たとえば、1サイクルで、昇圧電位ノードNppに、電荷Iを供給するためには、2Iの電荷が必要となる。したがって、昇圧電位ノードNppに、電荷Iを供給するためには、2I・Vccの消費電力が必要となる。これらのことから、電荷効率をよくすれば、消費電力を低減できることがわかる。
【0011】
図31は、従来の内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【0012】
図31を参照して、従来の基板電位発生回路は、電源電位Vccを有するノードと入力ノードN1との間に接続されるPMOSトランジスタM1a、入力ノードN1と接地電位GNDを有するノードとの間に接続されるNMOSトランジスタM1b、入力ノードN1と中間ノードN2との間に接続されるキャパシタC1、基板電位ノードNbbと中間ノードN2との間に接続されるPMOSトランジスタM3および中間ノードN2と接地電位GNDを有するノードとの間に接続されるPMOSトランジスタM2を含む。PMOSトランジスタM1a、M2、M3およびNMOSトランジスタM1bは、それぞれ、クロックφ1a、φ2、φ3およびφ1bによって制御される。
【0013】
図32は、図31の従来の基板電位発生回路の動作を説明するためのタイミング図である。
【0014】
クロックφ1aとφ1bの振幅はVccである。時刻taf以前に、入力ノードN1が、接地電位GNDであり、中間ノードN2が基板電位Vbbである状態を考える。
【0015】
時刻tafで、クロックφ1bを、接地電位GNDにして、NMOSトランジスタM1bをオフにする。そして、時刻taで、クロックφ1aを接地電位GNDにしてPMOSトランジスタM1aをオンにする。その結果、入力ノードN1の電位が電源電位Vccになる。そして、中間ノードN2の電位が、キャパシタC1による容量カップリングを受けて、Vbb+Vccに昇圧される。
【0016】
時刻tadで、クロックφ2を−Vccにして、PMOSトランジスタM2をオンにする。そして、中間ノードN2の電荷を接地電位GNDを有するノードに放電する。この際、(Vcc+Vbb)・Cの電荷、すなわち、(Vcc−|Vbb|)・Cの電荷が、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1、キャパシタC1、中間ノードN2、PMOSトランジスタM2を介して、接地電位GNDを有するノードに移動する。すなわち、(Vcc+Vbb)・Cの電荷が、消費されることになる。なお、キャパシタC1の容量をCとしている。
【0017】
時刻tbfにおいて、クロックφ1aを、電源電位Vccにして、PMOSトランジスタM1aをオフにする。時刻tbで、クロックφ1bを電源電位VccにしてNMOSトランジスタM1bをオンにする。その結果、入力ノードN1の電位が、接地電位GNDになる。そして、中間ノードN2の電位が、キャパシタC1による容量カップリングを受けて、接地電位GNDから、−Vccに降圧される。
【0018】
時刻tbdで、クロックφ3を−Vccにして、PMOSトランジスタM3をオンにする。そして、中間ノードN2を、基板電位Vbbに充電する。この際、(Vcc+Vbb)・Cの電荷が、基板電位ノードNbbの対向電極(接地電位GND)から、基板電位ノードNbb、PMOSトランジスタM3、中間ノードN2、キャパシタC1、入力ノードN1、NMOSトランジスタM1bを介して、接地電位を有するノードに移動する。ここで、−(Vcc+Vbb)・Cの電荷が、基板電位ノードNbbに放出される。これは、基板電位ノードへの電荷の供給である。しかし、接地電位GNDを有するノードから接地電位GNDを有するノードへの電荷移動であるため、電力消費はない。
【0019】
時刻tcfで、次のサイクルが開始する。すなわち、時刻tafから時刻tcfまでで、1サイクルの動作が終了する。
【0020】
以上のことをまとめると、1サイクルで、電源電位Vccを有するノードから、接地電位GNDを有するノードへ消費された全電荷は、(Vcc+Vbb)・Cとなる。なお、基板電位Vbbは、負の値を有する。一方、基板電位ノードNbbに供給される電荷は、−(Vcc+Vbb)・Cである。したがって、電荷効率は、100%である。
【0021】
電荷効率が、100%であることから、たとえば、1サイクルで、基板電位ノードNbbに電荷Iを注入する場合には、電荷Iを消費することになる。したがって、1サイクルで、基板電位ノードNbbに、電荷Iを注入する場合には、I・Vccの電力が消費されることになる。これらのことから、電荷効率をよくすれば、低消費電力化を実現できることがわかる。
【0022】
【発明が解決しようとする課題】
上述のように、従来の昇圧電位発生回路においては、電荷効率が50%である。また、従来の基板電位発生回路の電荷効率は、100%である。
【0023】
したがって、低消費電力化を実現するためには、昇圧電位発生回路の電荷効率を50%より向上させ、基板電位発生回路の電荷効率を100%より向上させることが要求される。
【0024】
この発明は、以上のような観点からなされたもので、電荷効率を向上させ、消費電力の低減化を図ることのできる内部電位発生回路(昇圧電位発生回路、基板電位発生回路)を提供することを目的とする。
【0026】
【課題を解決するための手段】
この発明の第1の発明に係る内部電位発生回路は、内部電位ノードに内部電位を発生するものである。この内部電位発生回路は、第1のチャージポンピング手段および第2のチャージポンピング手段を備えている。第1および第2のチャージポンピング手段は、内部電位ノードに電荷を注入することにより内部電位を発生する。
【0027】
第1のチャージポンピング手段は、第1の入力ノード、第1の中間ノード、第1の容量手段、第1の注入手段および第1の供給手段を含む。第1の入力ノードには、第1の電源電位が与えられる。第1の中間ノードの電位は、第1の入力ノードの電位変化に応答して、変化する。第1の容量手段は、第1の入力ノードと、第1の中間ノードとの間に接続される。第1の注入手段は、第1の中間ノードから内部電位ノードに電荷を注入する。第1の供給手段は、第1の中間ノードに第1の電源電位を供給する。
【0028】
第2のチャージポンピング手段は、第2の入力ノードと、第2の中間ノードと、第2の容量手段、第2の注入手段および第2の供給手段を含む。第2の入力ノードには、第2の電源電位が与えられる。第2の中間ノードの電位は、第2の入力ノードの電位変化に応答して、変化する。第2の容量手段は、第2の入力ノードと、第2の中間ノードとの間に接続される。第2の注入手段は、第2の中間ノードから内部電位ノードに電荷を注入する。第2の供給手段は、第2の中間ノードに第1の電源電位を供給する。
【0029】
内部電位発生回路は、第1の入力ノードの電位と、第2の入力ノードの電位とをイコライズする第1のイコライズ手段と、第1の中間ノードの電位と、第2の中間ノードの電位とをイコライズする第2のイコライズ手段とをさらに備える。
【0030】
第1の注入手段と、第2の注入手段とは、交互に、内部電位ノードへ電荷を注入する。第1の注入手段からの電荷の注入および第2の供給手段からの第1の電源電位の供給の後に、第2のイコライズ手段によるイコライズを行なってから、第1のイコライズ手段によりイコライズが開始されるとともに、第2の注入手段による電荷の注入および第1の供給手段による第1の電源電位の供給が行なわれる。
【0031】
その後、前記第2のイコライズ手段によりイコライズが開始される。
【0032】
以上のように、この発明の第1の発明に係る内部電位発生回路では、第1の供給手段による第1の電源電位の供給および第2の注入手段による電荷の注入の開始とともに、第1のチャージポンピング手段の第1の入力ノード電位と、第2のチャージポンピング手段の第2の入力ノードの電位とをイコライズする。したがって、第1の供給手段によって第1の中間ノードへ供給された第1の電源電位を、すなわち、電荷を、第2の注入手段による内部電位ノードへの電荷の注入に利用できる。つまり、第1のチャージポンピング手段で消費される電荷を、第2のチャージポンピング手段で再利用できる。
【0033】
このため、この発明の第1の発明に係る内部電位発生回路では、消費電荷を小さくすることができ、内部電位の発生効率、すなわち、電荷効率を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【0034】
また、この発明の第1の発明に係る内部電位発生回路では、第1の入力ノードの電位と、第2の入力ノードの電位とをイコライズした後に、第1および第2の入力ノードに電位変化を与えることができるため、発生し得る内部電位の最大値を絶対値において小さくできる。つまり、内部電位発生回路の内部で発生される電位の最大値を絶対値において小さくできる。
【0035】
このため、この発明の第1の発明に係る内部電位発生回路では、その内部で、不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。
【0036】
この発明の第2の発明に係る内部電位発生ユニットは、昇圧電位ノードに昇圧電位を発生するものである。この昇圧電位発生ユニットは、検知手段、昇圧電位発生手段および接続供給手段を備える。検知手段は、外部電源電位のレベルを検知する。昇圧電位発生手段は、外部電源電位を昇圧して、昇圧電位を発生する。接続供給手段は、昇圧電位ノードと外部電源電位を有するノードとの間に設けられる。
【0037】
外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、外部電源電位を、接続供給手段を介して、昇圧電位として、昇圧電位ノードに供給すする。この場合には、昇圧電位発生手段は動作を停止している。
【0038】
外部電源電位のレベルが、発生しようとする昇圧電位のレベル以下である場合には、昇圧電位発生手段によって、昇圧電位ノードに、昇圧電位が発生される。この場合には、接続供給手段は、昇圧電位ノードと、外部電源電位を有するノードとの間の接続を断っている。
【0039】
以上のように、この発明の第2の発明に係る内部電位発生ユニットでは、外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、外部電源電位を、接続供給手段を介して直接、昇圧電位として、昇圧電位ノードに供給する。
【0040】
このため、この発明の第2の発明に係る内部電位発生ユニットでは、外部電源電位のレベルが、発生しようとする昇圧電位のレベルより高い場合には、昇圧電位発生手段の動作を停止することができ、消費電力を低減することができる。
【0041】
【発明の実施の形態】
以下、本発明による内部電位発生回路(昇圧電位発生回路、基板電位発生回路)および昇圧電位発生ユニットについて図面を参照しながら説明する。
【0042】
(実施の形態1)
図1は、本発明の実施の形態1による昇圧電位発生回路(Vpp発生回路)を内蔵するダイナミック・ランダム・アクセス・メモリ(以下、「DRAM」という)を示す概略ブロック図である。
【0043】
図1を参照して、DRAMは、アドレス信号入力端子群1、ロウアドレスバッファ3、ロウプリデコーダ5、ロウデコーダ7、コラムアドレスバッファ9、コラムプリデコーダ11、コラムデコーダ13、メモリセルアレイ15、センスアンプ17、BLIドライバ19、基板電位発生回路(Vbb発生回路)21および昇圧電位発生回路23を含む。
【0044】
アドレス信号入力端子群1は、アドレス信号を受ける。ロウアドレスバッファ3は、アドレス信号入力端子群1からのアドレス信号のうち行アドレス信号をロウプリデコーダ5に与える。ロウプリデコーダ5およびロウデコーダ7は、行アドレス信号に基づき、複数のワード線WLのうち1つを選択して駆動する。コラムアドレスバッファ9は、アドレス信号入力端子群1からのアドレス信号のうち列アドレス信号をコラムプリデコーダ11に与える。コラムプリデコーダ11およびコラムデコーダ13は、複数のビット線対BL,/BLのうちの1つを選択する。
【0045】
選択されたワード線WLに接続される図示しないメモリセルからビット線対BL,/BLにデータが読出される。このため、ビット線対間には、電位差が生じ、この電位差は、センスアンプ17によって増幅される。そして、センスアンプ17による増幅の後、コラムデコーダ13によって選択されたビット線対BL,/BLのデータが、読出データDATAとして出力される。BLIドライバ19は、ビット線対BL,/BLとセンスアンプ17を分離するための回路である。
【0046】
昇圧電位発生回路23は、チップ内部で発生され使用される内部電源電位intVccあるいは、外部から供給される外部電源電位extVccより高い内部電位としての昇圧電位Vppを発生する。昇圧電位発生回路23からの昇圧電位Vppは、ロウデコーダ7を介して、ワード線WLに供給されるとともにBLIドライバ19を介して、ビット線アイソレーション信号伝達線BLIに供給される。この昇圧電位発生回路23が、実施の形態1による内部電位発生回路としての昇圧電位発生回路である。
【0047】
基板電位発生回路21は、チップの接地電位GNDより電位の低い内部電位としての基板電位Vbbを発生する。基板電位発生回路21からの基板電位Vbbは、P型半導体基板25に供給される。後で詳しく説明するが、昇圧電位発生回路23および基板電位発生回路21は、外部クロックあるいはリングオシレータからの基準クロックを受けて、昇圧電位Vppや基板電位Vbbを発生する。
【0048】
図2は、図1のロウデコーダ7またはBLIドライバ19の詳細を示す回路図である。
【0049】
図2を参照して、ロウデコーダまたはBLIドライバは、負荷27、PMOSトランジスタ29およびNMOSトランジスタ31を含む。負荷27と接地電位GNDを有するノードとの間にPMOSトランジスタ29およびNMOSトランジスタ31が直列に接続される。PMOSトランジスタ29およびNMOSトランジスタ31のゲートには、ワード線活性化信号/WAが入力される。
【0050】
負荷27は、抵抗、スイッチまたは配線である。昇圧電位発生回路23からの昇圧電位Vppは、負荷27を介して、PMOSトランジスタ29のソースに与えられる。すなわち、PMOSトランジスタ29のソースには、昇圧電位Vppまたは昇圧電位Vppに準ずる電位が与えられることになる。
【0051】
「L」レベルのワード線活性化信号/WAが入力されたときには、PMOSトランジスタ29はオンになり、NMOSトランジスタ31はオフになる。これにより、昇圧電位Vppまたは昇圧電位Vppに準ずる電位は、PMOSトランジスタ29を介して、ノードNに供給される。図2の回路がロウデコーダ7の場合には、ノードNは、ワード線WLである。図2の回路が、BLIドライバ19である場合には、ノードNは、ビット線アイソレーション信号伝達線BLIである。
【0052】
図3は、一般的なDRAMにおいて、昇圧電位Vppが供給される部分の詳細を示す回路図である。
【0053】
図3を参照して、ビット線BL2とビット線BL3とは、NMOSトランジスタ35を介して接続される。ビット線/BL2とビット線/BL3とは、NMOSトランジスタ37を介して接続される。NMOSトランジスタ35,37のゲートは、ビット線アイソレーション信号伝達線BLI2に接続される。ビット線アイソレーション信号伝達線BLI2は、寄生容量Cを有する。
【0054】
ビット線BL3とビット線BL1とは、NMOSトランジスタ39を介して接続される。ビット線/BL3とビット線/BL1とは、NMOSトランジスタ41を介して接続される。NMOSトランジスタ39,41のゲートは、ビット線アイソレーション信号伝達線BLI1に接続される。ビット線アイソレーション信号伝達線BLI1は、寄生容量Cを有する。
【0055】
ワード線WLとビット線BL1との交点には、NMOSトランジスタ43およびキャパシタ47からなるメモリセルが接続される。なお、キャパシタ47の片側は、固定電位となっている。また、ワード線WLは、寄生容量Cを有する。ビット線BL3とビット線/BL3との間に、NMOSトランジスタ45が設けられる。NMOSトランジスタ45のゲートは、ビット線イコライズ信号伝達線EQLに接続される。
【0056】
ビット線アイソレーション信号伝達線BLI1は、ビット線対BL1,/BL1とセンスアンプ33とを分離するために用いる、すなわち、ビット線対BL1,/BL1とビット線対BL3,/BL3とを分離するために用いるビット線アイソレーション信号を伝達するためのものである。なお、ビット線アイソレーション信号伝達線BLI2についても同様である。
【0057】
ビット線イコライズ信号伝達線EQLは、ビット線BL3の電位とビット線/BL3の電位とのイコライズを制御するためのビット線イコライズ信号を伝達するためのものである。昇圧電位発生回路23が発生する昇圧電位Vppは、このようなビット線アイソレーション信号伝達線BLI1,BLI2、ワード線WLおよびビット線イコライズ信号伝達線EQLに供給されるものである。したがって、昇圧電位Vppは、ビット線(BL1,/BL1,BL2,/BL2,BL3,/BL3)の電位(振幅)の上限より、トランジスタ35〜43のしきい値電圧Vth以上である必要がある。ビット線の電位の上限は、通常、メモリセルアレイの電源電圧Vccに等しい。このため、昇圧電位Vppは以下の関係を満たす必要がある。
【0058】
Vpp≧Vcc+Vth (1)
ここで、実施の形態1による昇圧電位発生回路は、消費電力の低減化を図ることを目的としている。以下、実施の形態1による昇圧電位発生回路が、どのような観点から消費電力の低減化を図っているかを、一般的な昇圧電位発生回路に基づいて説明する。
【0059】
DRAMで使用されている、一般的な昇圧電位発生回路では、回路の制約上、昇圧電位Vppは、以下の要件を満たす必要がある。
【0060】
Vpp<2・Vcc (2)
したがって、一般的な昇圧電位発生回路から発生される昇圧電位Vppは、式(2)を満たす範囲に設定されている。このため、当然、しきい値電圧Vthも、以下の条件を満たしている。
【0061】
Vcc>Vth (3)
ここで、近年、内部動作電源の電位は、外部から供給される外部電源電位extVccを降圧して用いる場合が多い。このため、特に、メモリセルアレイ部分の動作電源の電位、すなわち、内部電源電位intVccは、外部電源電位extVccよりかなり低い場合が一般的となっている。ここで、外部電源電位extVccと内部電源電位intVccとの電位差をVeidとする。こうした場合に、以下の関係を満たせば、特に、昇圧電位発生回路を用いる必要はない。
【0062】
Veid≧Vth (4)
式(1)において、電源電位Vccを、内部電源電位intVccとし、式(2)の電源電位Vccを外部電源電位intVccとした場合に、式(1)および式(2)から、以下の関係が導かれる。
【0063】
Vth<intVcc+2Veid (5)
近年、DRAMの大容量化および低電圧化に伴い、そこに内蔵される昇圧電位発生回路の消費電力のチップ全体の消費電力に占める割合は増大している。したがって、DRAMにおいて、昇圧電位発生回路の消費電力の低減が急務となっている。DRAMの実際の使用状態では、式(4)は満足しない。しかし、式(5)は、満足する。しかも、式(5)については、ぎりぎりで満足するのでなく、余裕をもって満足する。ここで、VeidとintVcc+2Veidとの中間の電位Vmを仮定し、式(4)を満足しないという事実と、式(5)から、以下の関係が導かれる。
【0064】
Vied<Vth<Vm<intVcc+2Veid (6)
したがって、しきい値電圧Vthは、以下の範囲にあればよい。
【0065】
Vied<Vth<Vm (7)
すなわち、式(1)を考慮すると、昇圧電位Vppは、intVcc+Vm以上であればよく、intVcc+(intVcc+2Veid)以上である必要はない。言い換えると、昇圧電位発生回路は、intVcc+(intVcc+2Veid)という電位より大きな電位を発生する必要はなく、それより小さなintVcc+Vmという電位を発生すれば十分であることを意味する。
【0066】
たとえば、図28の従来の昇圧電位発生回路では、昇圧電位Vppを発生するために2Vccの電位をその内部で発生させており、また、最大で2Vccの昇圧電位Vppを発生できるものである。したがって、発生し得る昇圧電位Vppの電位を、2Vccより小さくすれば、図28に示した従来の昇圧電位発生回路よりも、消費電力の小さな昇圧電位発生回路を実現できることになる。以上の観点および、電荷効率向上という観点から考え出された実施の形態1による昇圧電位発生回路について詳しく説明する。
【0067】
図4は、本発明の実施の形態1による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【0068】
図4を参照して、実施の形態1による昇圧電位発生回路は、PMOSトランジスタM1a、NMOSトランジスタM1c,M1b、キャパシタC1a,C1bおよびスイッチS3a,S2a,S3b,S2bを含む。
【0069】
PMOSトランジスタM1aおよびNMOSトランジスタM1c,M1bは、電源電位Vccを有するノードと接地電位GNDを有するノードとの間に直列に接続される。PMOSトランジスタM1aのゲートは、クロックφ1aを受ける。NMOSトランジスタM1cのゲートは、クロックφ1cを受ける。NMOSトランジスタM1bのゲートは、クロックφ1bを受ける。キャパシタC1aは、入力ノードN1aと中間ノードN2aとの間に接続される。キャパシタC1bは、入力ノードN1bと中間ノードN2bとの間に接続される。スイッチS3aは、昇圧電位ノードNppと中間ノードN2aとの間に設けられる。スイッチS2aは、中間ノードN2aと電源電位Vccを有するノードとの間に設けられる。スイッチS3bは、昇圧電位ノードNppと中間ノードN2bとの間に設けられる。スイッチS2bは、中間ノードN2bと電源電位Vccを有するノードとの間に設けられる。この基板電位発生回路は、昇圧電位ノードNppに昇圧電位Vppを発生するものである。
【0070】
図5は、図4の基板電位発生回路の動作を説明するためのタイミング図である。以下の説明では、Vpp−Vcc=Vdifとし、キャパシタC1a,C1bの効率を100%と仮定する。また、キャパシタC1a,C1bの容量をCとする。
【0071】
クロックφ1aとφ1bは、相補クロックであり、振幅はVccである。また、クロックφ1cは、φ1aおよびφ1bの同一の周波数を用い、振幅はVccである。
【0072】
時刻taf以前において、入力ノードN1aが、電源電位Vccであり、入力ノードN1bが、接地電位GNDであり、中間ノードN2aが昇圧電位Vppであり、中間ノードN2bが電源電位Vccである状態を考える。
【0073】
時刻tafにおいて、クロックφ1aを電源電位Vccまで上昇させ、クロックφ1bを接地電位GNDまで下降させる。こうすることで、入力ノードN1aを電源電位Vccを有するノードから切り離すとともに、入力ノードN1bを、接地電位GNDを有するノードから切り離す。時刻taにおいて、クロックφ1cが、電源電位Vccまで上昇することで、NMOSトランジスタM1cがオンする。この結果、ノードN1aの電位と、ノードN1bの電位とがイコライズされ、各ノードの電位は(1/2)Vccとなる。さらに、時刻taでは、入力ノードN1aの電位が(1/2)Vccまで下降するため、中間ノードN2aの電位は、キャパシタC1aによる容量カップリングを受けて(1/2)Vcc+Vdifとなる。また、時刻taでは、入力ノードN1bの電位が、(1/2)Vccまで上昇するため、中間ノードN2bの電位は、キャパシタC1bによる容量カップリングを受け、(3/2)Vccとなる。
【0074】
時刻taの直後から、中間ノードN2aは、スイッチS2aにより、電源電位Vccにまで充電される。これと同時に、中間ノードN2bは、スイッチS3bによって昇圧電位Vppにまで放電される。すなわち、スイッチS3bを介して、昇圧電位ノードNppに電荷{(1/2)Vcc−Vdif}・Cが供給される。これは、第1回目の電荷供給である。
【0075】
この場合において、昇圧電位ノードNppの対向電極48が、接地電位GNDである場合、電源電位Vccを有するノードから、スイッチS2a、中間ノードN2a、キャパシタC1a、入力ノードN1a、NMOSトランジスタM1c、入力ノードN1b、キャパシタC1b、中間ノードN2bおよびスイッチS3bを介して、昇圧電位ノードNppの対向電極(接地電位GND)へ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第1回目の電荷の消費である。
【0076】
時刻tbfにおいて、NMOSトランジスタM1cがオフした後、時刻tbにおいて、クロックφ1aが、接地電位GNDまで下降することで、入力ノードN1aは充電され、その電位は電源電位Vccとなる。一方、時刻tbでは、クロックφ1bが電源電位Vccまで上昇することで、入力ノードN1bが放電され、その電位は、接地電位GNDとなる。以上のことから、時刻tbでは、中間ノードN2aが容量カップリングを受け、その電位が(3/2)Vccとなり、中間ノードN2bが容量カップリングを受け、その電位が(1/2)Vcc+Vdifとなる。
時刻tbの直後から、中間ノードN2aは、スイッチS3aによって、昇圧電位Vppにまで放電される。すなわち、スイッチS3aを介して、昇圧電位ノードNppに、電荷{(1/2)Vcc−Vdif}・Cが供給される。これは、第2回目の電荷の供給である。これと同時に、ノードN2bは、スイッチS2bによって、電源電位Vccにまで充電される。
【0077】
この場合において、昇圧電位ノードNppの対向電極が接地電位GNDである場合、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2a、スイッチS3aを介して、昇圧電位ノードNppの対向電極(接地電位GND)へ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。これは、第2回目の電荷の消費である。これと同時に、電源電位Vccを有するノードから、スイッチS2b、中間ノードN2b、キャパシタC1b、入力ノードN1bおよびNMOSトランジスタM1bを介して、接地電位GNDを有するノードへ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。これは、第3回目の電荷の消費である。なお、第2、第3回目の電荷消費は同時である。
【0078】
時刻tcfにおいては、クロックφ1aが、電源電位Vccまで上昇し、クロックφ1bが接地電位GNDまで下降し、次のサイクルの動作が開始する。したがって、時刻tafから、時刻tcfまでで、1サイクルの動作が終了する。
【0079】
以上のことから、1サイクルの間に、電源電位Vccを有するノードから、接地電位GNDを有するノードへ消費されたすべての消費電荷は、{(3/2)Vcc−3Vdif}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は、{Vcc−2Vdif}・Cである。したがって、1サイクルの間での、電荷効率は、2/3である。すなわち、実施の形態1による昇圧電位発生回路の電荷効率は、図29に示した従来の昇圧電位発生回路の電荷効率である50%を超える。
【0080】
ここで、たとえば、実施の形態1による昇圧電位発生回路において、1サイクルの間に昇圧電位ノードNppへ供給される電荷をIとすると、その電荷の供給のためには、(3/2)Iの電荷が消費されることになる。このため、1サイクルの間での消費電力は、(3/2)I・Vccとなる。これは、図29に示した従来の昇圧電位発生回路が1サイクルの間に、昇圧電位ノードNppに電荷Iを供給するとき消費する電力である2I・Vccよりも小さくなっている。
【0081】
また、図29に示した従来の昇圧電位発生回路は、昇圧電位Vppを発生するのに、最大2Vccまでの電位をその内部で発生する必要があり、また、発生し得る最大の昇圧電位は、2Vccであるのに対し、実施の形態1による昇圧電位発生回路では、昇圧電位Vppを発生するのに最大で(3/2)Vccを発生し、また、発生し得る最大の昇圧電位は、(3/2)Vccである。すなわち、実施の形態1による昇圧電位発生回路が発生し得る昇圧電位は、従来の昇圧電位発生回路が発生し得る昇圧電位よりも小さくなっている。このため、実施の形態1による昇圧電位発生回路の消費電力は、図29に示した従来の昇圧電位発生回路よりも小さくなる。
【0082】
次に、対向電極48が、電源電位Vccである場合を考える。昇圧電位ノードNppへの電荷供給時には、電流は、昇圧電位ノードNppの対向電極(電源電位Vcc)に流れるため、上記のような第1回目および第2回目の電荷の消費がないことになる。このことを考慮して、電荷効率を算出する。1サイクルの動作の間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ消費される全消費電荷は、{(1/2)Vcc−Vdif}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は、{Vcc−2Vdif}・Cである。したがって、電荷効率は2である。すなわち、電荷効率は200%に達し、低消費電力化を図ることができる。
【0083】
実施の形態1による昇圧電位発生回路が、消費電力を低減できることについて、概念的に説明する。図29の従来の昇圧電位発生回路では、1サイクルの間で、2度電荷を消費し、1度電荷を昇圧電位ノードNppに供給する。これに対し、実施の形態1による昇圧電位発生回路は、1サイクルの間で、3度電荷を消費し、昇圧電位ノードNppに2度電荷を供給する。したがって、実施の形態1による昇圧電位発生回路が、2度昇圧電位ノードNppに電荷を供給するという意味では、図29に示した従来の昇圧電位発生回路を2つ並列に設けた場合と対比して説明することができる。図29に示した従来の基板電位発生回路を2つ設けた場合には、1サイクルの間に、4度電荷を消費し、2度昇圧電位ノードNppに電荷を供給することになる。このことから、実施の形態1による昇圧電位発生回路においては、従来の昇圧電位発生回路を2つ設ける場合に比し、電荷の消費が1回少ない。これが、実施の形態1による昇圧電位発生回路が低消費電力化を実現できる原因となっている。詳しくは以下の理由による。
【0084】
図4および図5を参照して、時刻taで、NMOSトランジスタM1cがオンになった後、すなわち、イコライズ手段としてのNMOSトランジスタM1cにより、入力ノードN1aの電位と入力ノードN1bの電位とのイコライズが開始された後に、スイッチS2aにより、電源電位Vcc、すなわち、電荷が中間ノードN2aに供給される。一方、スイッチS2aがオンになると同時に、スイッチS3bがオンになり、中間ノードN2bの電荷が、昇圧電位ノードNppに供給される。このとき、昇圧電位ノードNppの対向電極48が、接地電位GNDの場合には、電荷が消費されることになる。このような、スイッチS3bを介して対向電極48へ移動する電荷として、電源電位Vccを有するノードから中間ノードN2aへ、スイッチS2aを介して供給される電荷を用いることができる。これは、NMOSトランジスタM1cによりイコライズが行なわれているからである。
【0085】
すなわち、キャパシタC1aおよびスイッチS3a,S2aからなる第1のチャージポンピング回路に供給される電荷(第1のチャージポンピング回路で消費される電荷)を、キャパシタC1bおよびスイッチS3b,S2bからなる第2のチャージポンピング回路で再利用することにより、従来の昇圧電位発生回路を2つ設けた場合に比し、電荷の消費を1回少なくしている。これにより、実施の形態1による昇圧電位発生回路は、消費電力の低減化を図っている。
【0086】
図6は、図4のクロックφ1a、φ1c、φ1bを発生するためのクロック発生回路の詳細を示す回路図である。
【0087】
図6を参照して、クロック発生回路は、インバータ49,51,53,55,57,59、遅延回路61、AND回路63およびOR回路65を含む。
【0088】
インバータ49〜57は、ノードNC1とノードNC2との間に直列に接続される。ノードNC1とノードNC2との間には遅延回路61が設けられる。AND回路63およびOR回路65の一方入力ノードは、ノードNC1と接続される。AND回路63およびOR回路65の他方入力ノードは、ノードNC2に接続される。OR回路65の出力ノードは、インバータ59の入力ノードに接続される。
【0089】
図6を参照して、インバータ49〜57からなるリングオシレータによって、ノードNC1にクロックφAが生じる。遅延回路61は、クロックφAを遅延したクロックφBをノードNC2に出力する。AND回路63によって、クロックφAとクロックφBとのAND演算を求めることで、クロックφ1cが生成される。OR回路65によって、クロックφAとクロックφBとのOR演算を求めることで、クロックφ1aが形成される。OR回路65からのクロックφ1aを、インバータ59によって、位相を反転することで、クロックφ1bが生成される。
【0090】
図7は、図6のクロック発生回路が発生するクロックφA,φB,φ1a,φ1b,φ1cのタイミング図である。
【0091】
図7を参照して、時刻tafにおいて、クロックφAが「H」レベルになる。そして、遅延回路61による遅延の後、すなわち、時刻taにおいて、クロックφBが「H」レベルになる。
【0092】
時刻tbfにおいて、クロックφAが「L」レベルになる。そして、遅延回路61による遅延の後、すなわち、時刻tbで、クロックφBが「L」レベルになる。
【0093】
このような、クロックφAおよびクロックφBのレベルに応じて、クロックφ1a,φ1b,φ1cのレベルが決定される。
【0094】
以上のように、実施の形態1による内部電圧発生回路としての昇圧電位発生回路では、キャパシタC1aおよびスイッチS3a,S2aからなる第1のチャージポンピング回路と、キャパシタC1bおよびスイッチS3b,S2bからなる第2のチャージポンピング回路とを、相補的に動作させている。そして、さらに、イコライズ手段としてのNMOSトランジスタM1cによるイコライズの開始後に、すなわち、時刻taの後に、第1のチャージポンピング回路のスイッチS2aを介して、中間ノードN2aに、電源電位Vcc、すなわち、電荷が供給される。これと同時に、第2のチャージポンピング回路のスイッチS3bを介して、中間ノードN2bの電荷が、昇圧電位ノードNppに注入される。
【0095】
このため、実施の形態1による昇圧電位発生回路では、第1のチャージポンピング回路に供給された電荷(第1のチャージポンピング回路で消費される電荷)を、NMOSトランジスタM1cを介して、中間ノードN2bに供給できる。したがって、第1のチャージポンピング回路に供給された電荷(第1のチャージポンピング回路で消費される電荷)を、第2のチャージポンピング回路のスイッチS3bから昇圧電位ノードNppへ注入する電荷として、再利用することができる。
【0096】
その結果、実施の形態1による昇圧電位発生回路では、電荷効率(昇圧電位ノードNppへ注入された電荷/消費電荷)を向上させることができ、消費電力の低減化を実現できる。
【0097】
また、実施の形態1による昇圧電位発生回路では、入力ノードN1aの電位と、入力ノードN1bの電位とをイコライズした後、時刻tbにおいて、入力ノードN1a,N1bの電位を変化させる。このため、時刻tbにおける入力ノードN1a,N1bの電位の変化は(1/2)・Vccである。したがって、中間ノードN2a,N2bの時刻tbにおける電位変化も(1/2)・Vccであり、昇圧電位Vppの発生のために内部で発生する電位の最大値、すなわち、発生し得る昇圧電位Vppの最大値を小さくできる。なお、図29に示した従来の昇圧電位発生回路の中間ノードN2の電位変化はVccであり、発生し得る昇圧電位の最大値は、2Vccであるのに対し、本実施の形態による昇圧電位発生回路が発生し得る昇圧電位の最大値は、3/2Vccである。
【0098】
このように、実施の形態1による昇圧電位発生回路では、その内部で不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。なお、図4の昇圧電位発生回路の電源電位Vccは、外部電源電位extVccでもいいし、内部電源電位intVccでもよい。
【0099】
(実施の形態2)
実施の形態2による内部電位発生回路としての昇圧電位発生回路は、図4の昇圧電位発生回路(実施の形態1)のスイッチS2a,S2b,S3a,S3bを、具体的な電気回路で置換えたものである。したがって、実施の形態2による昇圧電位発生回路の動作は、実施の形態1による昇圧電位発生回路の動作と同様である。このため、実施の形態2による昇圧電位発生回路は、実施の形態1による昇圧電位発生回路と同様の効果を奏する。
【0100】
図8は、実施の形態2による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図4と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0101】
図8を参照して、図4のスイッチS2aに相当するのが、NMOSトランジスタM2a,M4aおよびキャパシタC2aからなる電気回路である。NMOSトランジスタM2aは、電源電位Vccを有するノードと、中間ノードN2aとの間に接続される。NMOSトランジスタM2aのゲートは、ノードN4aに接続される。NMOSトランジスタM4aは、電源電位Vccを有するノードとノードN4aとの間に接続される。NMOSトランジスタM4aのゲートは、電源電位Vccを有するノードに接続される。キャパシタC2aは、ノードN4aに接続されるとともに、クロックφ2aを受ける。
【0102】
図4のスイッチS3aに相当するのは、NMOSトランジスタM3a,M5aおよびキャパシタC3aからなる電気回路である。NMOSトランジスタM3aは、中間ノードN2aと昇圧電位ノードNppとの間に接続される。NMOSトランジスタM3aのゲートは、ノードN5aに接続される。NMOSトランジスタM5aは、電源電位Vccを有するノードと、ノードN5aとの間に接続される。NMOSトランジスタM5aのゲートは、電源電位Vccを有するノードに接続される。キャパシタC3aは、ノードN5aに接続されるとともに、クロックφ3aを受ける。
【0103】
図4のスイッチS2bに相当するのは、NMOSトランジスタM2b,M4bおよびキャパシタC2bからなる電気回路である。NMOSトランジスタM2bは、電源電位Vccを有するノードと中間ノードN2bとの間に接続される。NMOSトランジスタM2bのゲートは、ノードN4bに接続される。NMOSトランジスタM4bは、電源電位Vccを有するノードと、ノードN4bとの間に接続される。NMOSトランジスタM4bのゲートは、電源電位Vccを有するノードに接続される。キャパシタC2bは、ノードN4bに接続されるとともに、クロックφ2bを受ける。
【0104】
図4のスイッチS3bに相当するのは、NMOSトランジスタM3b,M5bおよびキャパシタC3bからなる電気回路である。NMOSトランジスタM3bは、中間ノードN2bと昇圧電位ノードNppとの間に接続される。NMOSトランジスタM3bのゲートは、ノードN5bに接続される。NMOSトランジスタM5bは、電源電位Vccを有するノードと、ノードN5bとの間に接続される。NMOSトランジスタM5bのゲートは、電源電位Vccを有するノードに接続される。キャパシタC3bは、ノードN5bに接続されるとともに、クロックφ3bを受ける。
【0105】
図9は、図8の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Vpp−Vcc=Vdifとする。
【0106】
図9を参照して、時刻tafおよびtaの動作は実施の形態1による昇圧電位発生回路と同一である。すなわち、時刻taでは、クロックφ1cを電源電位Vccに上昇させ、NMOSトランジスタM1aをオンにして、入力ノードN1aの電位と入力ノードN1bの電位とをイコライズする。この結果、入力ノードN1a,N1bの電位は、(1/2)Vccとなる。
【0107】
時刻tadにおいて、クロックφ2aおよびφ3bを電源電位Vccまで上昇させることで、ノードN4aおよびノードN5bを、容量結合で、2Vcc−Vthまで昇圧する。これによって、NMOSトランジスタM2a,M3bをオン状態とする。このとき、中間ノードN2aは、NMOSトランジスタM2aによって電源電位Vccにまで充電され、中間ノードN2bは、NMOSトランジスタM3bによって昇圧電位Vppにまで放電される。
【0108】
この場合において、NMOSトランジスタM3bを介して、昇圧電位ノードNppに電荷{(1/2)Vcc−Vdif}・Cが供給される。すなわち、第1回目の昇圧電位ノードNppへの電荷の供給である。ここで、昇圧電位ノードNppの対向電極48が接地電位GNDである場合、電源電位Vccを有するノードから、NMOSトランジスタM2a、中間ノードN2a、キャパシタC1a、入力ノードN1a、NMOSトランジスタM1c、入力ノードN1b、キャパシタC1b、中間ノードN2bおよびNMOSトランジスタM3bを介して、昇圧電位ノードNppの対向電極48(接地電位GND)へ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第1回目の電荷の消費である。
【0109】
時刻tbfにおいて、NMOSトランジスタM1cがオフした後、時刻tbで、クロックφ1aが、接地電位GNDまで下降することで、入力ノードN1aが電源電位Vccに充電される。したがって、中間ノードN2aがキャパシタC1aによる容量カップリングを受け、中間ノードN2aの電位が(3/2)Vccになる。
【0110】
一方、時刻tbでは、クロックφ1bが電源電位Vccまで上昇することで、入力ノードN1bが接地電位GNDまで放電される。したがって、中間ノードN2bがキャパシタC1bによる容量カップリングを受け、中間ノードN2bの電位が(1/2)Vcc+Vdifとなる。
【0111】
時刻tbdにおいて、クロックφ3aおよびクロックφ2bを電源電位Vccまで上昇させることで、ノードN5aおよびノードN4bを容量結合で2Vcc−Vthまで昇圧する。これによって、NMOSトランジスタM3aおよびM2bをオン状態とする。このとき、中間ノードN2aはNMOSトランジスタM3aによって、昇圧電位Vppにまで放電され、中間ノードN2bは、NMOSトランジスタM2bによって、電源電位Vccにまで充電される。この場合には、NMOSトランジスタM3aを介して、昇圧電位ノードNppに電荷{(1/2)Vcc−Vdif}・Cが供給される。すなわち、第2回目の昇圧電位ノードNppへの電荷の供給である。この場合において、昇圧電位ノードNppの対向電極48が接地電位GNDである場合、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2aおよびNMOSトランジスタM3aを介して、昇圧電位ノードNppの対向電極48(接地電位GND)へ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第2回目の電荷の消費である。これと同時に、電源電位Vccを有するノードから、NMOSトランジスタM2b、中間ノードN2b、キャパシタC1b、入力ノードN1bおよびNMOSトランジスタM1bを介して、接地電位GNDを有するノードへ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第3回目の電荷の消費である。なお、第2、第3回目の電荷消費は同時である。
【0112】
時刻tcfにおいて、クロックφ1a,φ1bが遷移することで、次のサイクルが開始する。すなわち、時刻tafから時刻tcfで1サイクルが終了する。
【0113】
1サイクルの間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されたすべての消費電荷は、{(3/2)Vcc−3Vdif}・Cとなる。一方、昇圧電位ノードNppに供給される電荷は{Vcc−2Vdif}・Cである。したがって、電荷効率は2/3である。すなわち、電荷効率は、図29に示した従来の昇圧電位発生回路の電荷効率である50%を超えている。したがって、従来に比し、低消費電力化を実現できる。なお、以上のことは、昇圧電位ノードNppの対向電極48が接地電位GNDである場合である。
【0114】
昇圧電位ノードNppの対向電極48が、電源電位Vccである場合、第1回目と第2回目の電荷の消費がないことになるので、1サイクルの動作の間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されるすべての消費電荷は{(1/2)Vcc−Vdif}・Cとなる。一方、昇圧電位ノードNppに供給される電荷は、{Vcc−2Vdif}・Cである。したがって、電荷効率は2である。すなわち、電荷効率は200%に達する。
【0115】
以上は、実施の形態2による昇圧電位発生回路の特徴的な動作を中心に説明したが、他の動作については、実施の形態1による昇圧電位発生回路の動作と同様である。
【0116】
(実施の形態3)
実施の形態3による内部電位発生回路としての昇圧電位発生回路は、図8の昇圧電位発生回路におけるクロックφ2a,φ2b,φ3a,φ3bをレベル変換して、キャパシタC2a,C2b,C3a,C3bに入力するようにしたものである。したがって、実施の形態3による昇圧電位発生回路の動作は、実施の形態2による昇圧電位発生回路の動作と同様である。このため、実施の形態3による昇圧電位発生回路は、実施の形態2による昇圧電位発生回路と同様の効果を奏する。
【0117】
図10は、実施の形態3による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図8と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0118】
図10を参照して、実施の形態3による昇圧電位発生回路は、図8の昇圧電位発生回路に、レベル変換回路67,69を設けたものである。キャパシタC3aには、クロックφ3aが、レベル変換回路67によってレベル変換されたクロックφ5aが入力される。キャパシタC3bには、クロックφ3bが、レベル変換回路69によってレベル変換されたクロックφ5bが入力される。
【0119】
レベル変換回路67は、電圧振幅が電源電位Vccであるクロックφ3aをレベル変換して、電圧振幅が昇圧電位Vppであるクロックφ5aにする。レベル変換回路69は、電圧振幅が電源電位Vccであるクロックφ3bをレベル変換して、電圧振幅が昇圧電位Vppであるクロックφ5bにする。このため、NMOSトランジスタM3a,M3bのゲート電圧を制御するノードN5a,N5bの電位は、Vcc+Vpp−Vth(=2Vcc+Vdif−Vth)にまで上昇し、実施の形態2による昇圧電位発生回路に比較して、ノードN5a,N5bの電位が高く、NMOSトランジスタM3a,M3bのしきい値電圧Vthによる電圧降下を防ぐことができる。
【0120】
図11は、図10の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、図10の昇圧電位発生回路の動作は、図8の昇圧電位発生回路の動作と同様であるので、特徴的な動作についてのみ説明する。
【0121】
図11を参照して、時刻tadにおいて、クロックφ3bが、電源電位Vccにまで昇圧される。そして、レベル変換回路69は、電源電位Vccであるクロックφ3bを、レベル変換して、昇圧電位Vppであるクロックφ5bをキャパシタC3bに出力する。これに応じて、ノードN5bの電位はVcc+Vpp−Vthになる。
【0122】
時刻tbdにおいて、クロックφ3aが電源電位Vccまで昇圧される。このとき、レベル変換回路67は、電源電位Vccであるクロックφ3aをレベル変換して、昇圧電位Vppであるクロックφ5aをキャパシタC3aに出力する。これに応じて、ノードN5aの電位が、Vcc+Vpp−Vthになる。
【0123】
以上のように、実施の形態3による昇圧電位発生回路では、レベル変換され電圧が大きくなったクロックφ5a,φ5bを、キャパシタC3a,C3bに入力することで、NMOSトランジスタM3a,M3bをオンすることにしている。
【0124】
このため、実施の形態3による昇圧電位発生回路では、NMOSトランジスタM3a,M3bのしきい値電圧Vthによる電圧降下を防ぐことができ、効率よく昇圧電位ノードNppに電荷を注入することができる。
【0125】
(実施の形態4)
図12は、実施の形態4による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図4と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0126】
図12を参照して、実施の形態4による昇圧電位発生回路は、図4のPMOSトランジスタM1aをスイッチS1aにし、図4のNMOSトランジスタM1bをスイッチS1bにし、図4のNMOSトランジスタM1cをスイッチS1cにしたものである。スイッチS1aは、図4のクロックφ1aと同様のクロックφ1aに応じて、図4のPMOSトランジスタM1aと同様の動作をするものである。スイッチS1bは、図4のクロックφ1bと同様のクロックφ1bに応じて、図4のNMOSトランジスタM1bと同様の動作をするものである。スイッチS1cは、図4のクロックφ1cと同様のクロックφ1cに応じて、図4のNMOSトランジスタM1cと同様の動作をするものである。
【0127】
以上のように、実施の形態4による昇圧電位発生回路は、実施の形態1による昇圧電位発生回路と同様の動作をする。したがって、実施の形態4による昇圧電位発生回路は、実施の形態1による昇圧電位発生回路と同様の効果を奏する。
【0128】
(実施の形態5)
図13は、実施の形態5による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図4と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0129】
図13を参照して、実施の形態5による昇圧電位発生回路は、PMOSトランジスタM1a,M1c、NMOSトランジスタM1b、キャパシタC1a,C1bおよびダイオードD2a,D2b,D3a,D3bを含む。PMOSトランジスタM1cは、入力ノードN1aと入力ノードN1bとの間に接続される。PMOSトランジスタM1cのゲートには、クロック/φ1cが入力される。ここでキャパシタC1a,C1bはMOSキャパシタである。MOSキャパシタC1aのゲートは、入力ノードN1aに接続され、ソースおよびドレインは、中間ノードN2aに接続される。MOSキャパシタC1bのゲートは、入力ノードN1bに接続され、ソースおよびドレインは中間ノードN2bに接続される。ダイオードD3aのカソードは、昇圧電位ノードNppに接続され、アノードは、中間ノードN2aに接続される。ダイオードD2aのカソードは中間ノードN2aに接続され、アノードは、電源電位Vccを有するノードに接続される。ダイオードD3bのカソードは、昇圧電位ノードNppに接続され、アノードは中間ノードN2bに接続される。ダイオードD2bのカソードは、中間ノードN2bに接続され、アノードは電源電位Vccを有するノードに接続される。
【0130】
実施の形態5による昇圧電位発生回路は、図4のNMOSトランジスタM1c、キャパシタC1a、キャパシタC1b、スイッチS3a、スイッチS2a、スイッチS3bおよびスイッチS2bを、それぞれ、同様の働きをする、PMOSトランジスタM1c、MOSキャパシタC1a、MOSキャパシタC1b、ダイオードD3a、ダイオードD2a、ダイオードD3bおよびダイオードD2bにしたものである。したがって、実施の形態5による昇圧電位発生回路の動作は、実施の形態4による昇圧電位発生回路の動作と同様である。但し、実施の形態5による昇圧電位発生回路では、図4のNMOSトランジスタM1cを、PMOSトランジスタM1cに変えたことから、PMOSトランジスタM1cに入力されるクロック/φ1cは、図4のクロックφ1cを反転した信号である。
【0131】
図14は、図13の昇圧電位発生回路の動作を説明するためのタイミング図である。上述のように、PMOSトランジスタM1cに入力されるクロック/φ1cは、図4のクロックφ1cを反転した信号であるため、時刻taにおいて、電源電位Vccから接地電位GNDへ降圧され、時刻tbfで、接地電位GNDから電源電位Vccに昇圧されるものである。他のクロックφ1a,φ1bの遷移のタイミングやノードN1a,N1b,N2a,N2bの電位変化は、図5に示したものと同様である。
【0132】
以上のように、実施の形態5による昇圧電位発生回路では、イコライズ手段として、図4のNMOSトランジスタM1cの代わりに、PMOSトランジスタM1cを設けているため、本実施の形態による昇圧電位発生回路は、イコライズ手段に入力されるクロックの極性が図4の昇圧電位発生回路と異なるだけで、全体動作は同様である。したがって、実施の形態5による昇圧電位発生回路は、実施の形態1による昇圧電位発生回路と同様の効果を奏する。
【0133】
さらに、実施の形態5による昇圧電位発生回路では、図8のNMOSトランジスタM2a,M4aおよびキャパシタC2aからなる電気回路の代わりにダイオードD2aを設け、図8のNMOSトランジスタM3a,M5aおよびキャパシタC3aからなる電気回路の代わりにダイオードD3aを設け、図8のNMOSトランジスタM2b,M4bおよびキャパシタC2bからなる電気回路の代わりにダイオードD2bを設け、図8のNMOSトランジスタM3b,M5bおよびキャパシタC3bからなる電気回路の代わりにダイオードD3bを設けている。
【0134】
このため、実施の形態5による昇圧電位発生回路では、実施の形態2による昇圧電位発生回路で必要なクロックφ2a,φ2b,φ3a,φ3bのような制御クロックが不要になる。
【0135】
なお、実施の形態5による昇圧電位発生回路は、図1のDRAMの昇圧電位発生回路23として用いることができる。
【0136】
(実施の形態6)
実施の形態6による内部電位発生回路としての昇圧電位発生回路は、図4の昇圧電位発生回路の中間ノードN2aと中間ノードN2bとの間にNMOSトランジスタを設け、そのNMOSトランジスタをクロックで制御するようにしたものである。
【0137】
図15は、本発明の実施の形態6による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図4と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0138】
図15を参照して、実施の形態6による昇圧電位発生回路は、中間ノードN2aと中間ノードN2bとの間にNMOSトランジスタM2cを設ける。NMOSトランジスタM2cのゲートには、クロックφ2cが入力される。
【0139】
図16は、図15の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Vpp−Vcc=Vdifとする。
【0140】
図15および図16を参照して、時刻teにおいて、クロックφ2cが、Vcc+αまで上昇する。このため、中間ノードN2aの電位と中間ノードN2bの電位とが、イコライズ手段としてのNMOSトランジスタM2cによってイコライズされ、中間ノードN2a,N2bの電位が{Vcc+(1/2)Vdif}にされる。この結果、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2a、NMOSトランジスタM2c、中間ノードN2b、キャパシタC1b、入力ノードN1bおよびNMOSトランジスタM1bを介して、接地電位GNDを有するノードへ、1/2Vdifの電荷が移動する。すなわち、第1回目の電荷の消費である。
【0141】
時刻taにおいて、クロックφ1cが、電源電位Vccまで上昇することで、イコライズ手段としてのNMOSトランジスタM1cがオンする。この結果、入力ノードN1aの電位と、入力ノードN1bの電位とがイコライズされ、入力ノードN1a,N1bの電位は、(1/2)Vccとなる。このように、時刻taにおいて、入力ノードN1aが(1/2)Vccまで下降することで、中間ノードN2aは、キャパシタC1aによる容量カップリングを受ける。このため、中間ノードN2aの電位は、(1/2)Vppとなる。一方、時刻taにおいて、入力ノードN1bが(1/2)Vccまで上昇することで、中間ノードN2bが、キャパシタC1bによる容量カップリングを受ける。このため、中間ノードN2bの電位は、(1/2)Vpp+Vccとなる。
【0142】
時刻taの直後から、中間ノードN2aは、スイッチS2aによって電源電位Vccにまで充電され、中間ノードN2bは、スイッチS3bによって昇圧電位Vppにまで放電される。このとき、スイッチS3bを介して、昇圧電位ノードNppに{(1/2)(Vcc−Vdif)}・Cの電荷が供給される。すなわち、第1回目の昇圧電位ノードNppへの電荷の供給である。この場合において、昇圧電位ノードNppの対向電極48が接地電位GNDである場合、電源電位Vccを有するノードから、スイッチS2a、中間ノードN2a、キャパシタC1a、入力ノードN1a、NMOSトランジスタM1c、入力ノードN1b、キャパシタC1b、中間ノードN2bおよびスイッチS3bを介して、昇圧電位ノードNppの対向電極48(接地電位GND)へ、{(1/2)(Vcc−Vdif)}・Cの電荷が移動する。これは、第2回目の電荷の消費である。なお、昇圧電位ノードNppの対向電極48が電源電位Vccである場合は、電源電位Vccを有するノードから接地電位GNDを有するノードへの電荷の移動はない。
【0143】
時刻tdにおいて、クロックφ2cが電源電位Vcc+αまで上昇し、中間ノードN2aの電位と中間ノードN2bの電位とがイコライズされ、中間ノードN2a,N2bの電位が{Vcc+(1/2)Vdif}にされる。ここでの、電源電位Vccから接地電位GNDへの電荷の移動はない。また、NMOSトランジスタM2cでのイコライズ中は、クロックφ1cがVccレベルであるため、NMOSトランジスタM1cによるイコライズも行なわれている。
【0144】
時刻tbで、クロックφ1aが、接地電位GNDまで下降することで、ノードN1aは充電され、その電位が電源電位Vccになる。このため、中間ノードN2aは、キャパシタC1aによる容量カップリングを受け、その電位が(1/2)(3Vcc+Vdif)となる。一方、時刻tbにおいて、クロックφ1bが電源電位Vccまで上昇することで、入力ノードN1bが放電され、その電位が接地電位GNDとなる。このため、中間ノードN2bが、キャパシタC1bによる容量カップリングを受け、この電位が、(1/2)(Vcc+Vdif)となる。
【0145】
時刻tbの直後から、中間ノードN2aは、スイッチS3aによって昇圧電位Vppにまで放電され、中間ノードN2bは、スイッチS2bによって電源電位Vccまで充電される。このとき、スイッチS3aを介して、昇圧電位ノードNppに電荷{(1/2)(Vcc−Vdif)}・Cが供給される。すなわち、第2回目の昇圧電位ノードNppへの電荷の供給である。この場合において、昇圧電位ノードNppの対向電極48が接地電位GNDである場合、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2aおよびスイッチS3bを介して、昇圧電位ノードNppの対向電極48(接地電位GND)へ、{(1/2)(Vcc−Vdif)}・Cの電荷が移動する。すなわち、第3回目の電荷の消費である。なお、昇圧電位ノードNppの対向電極48が電源電位Vccである場合、電源電位Vccを有するノードから接地電位GNDを有するノードへの電荷の移動はない。
【0146】
さらに、これらのことに加えて、昇圧電位ノードNppの対向電極48が接地電位GNDであっても電源電位Vccであっても、電源電位Vccを有するノードから、スイッチS2b、中間ノードN2b、キャパシタC1b、入力ノードN1bおよびNMOSトランジスタM1bを介して、接地電位GNDを有するノードへ、{(1/2)(Vcc−Vdif)}・Cの電荷が移動する。すなわち、第4回目の電荷の消費である。なお、第3、第4回目の電荷の消費は同時である。
【0147】
上記動作で1サイクルの動作が終了する。1サイクルの間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されたすべての消費電荷は、{(3/2)Vcc−Vdif}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は、{Vcc−Vdif}・Cである。したがって、たとえば、Vdif=(1/4)Vccのとき、電荷効率は3/5である。すなわち、実施の形態6による昇圧電位発生回路の電荷効率は、図29に示した従来の昇圧電位発生回路の電荷効率である50%を超える。このため、従来より消費電力を低減できる。
【0148】
さらに、昇圧電位ノードNppの対向電極48が電源電位Vccである場合、第2回目と第3回目の電荷の消費がないことになるため、1サイクルの間に電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されるすべての消費電荷は、{(1/2)Vcc}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は、{Vcc−Vdif}・Cである。したがって、Vdif=(1/4)Vccのとき、電荷効率は3/2である。すなわち、電荷効率は150%に達する。
【0149】
ここで、実施の形態6による昇圧電位発生回路が発生し得る最大の昇圧電位Vppの大きさは、図16からもわかるように、2Vccである。すなわち、図16を参照して、1/2(Vcc−Vdif)=0になるまで昇圧電位Vppを発生できる。
【0150】
このように、実施の形態6による昇圧電位発生回路が発生し得る最大の昇圧電位Vppは、図29に示した従来の昇圧電位発生回路が発生し得る最大の昇圧電位Vppと同じである。しかし上述のように、実施の形態6による昇圧電位発生回路は従来のものよりも電荷効率は良い。
【0151】
以上のように、実施の形態6による昇圧電位発生回路では、スイッチS2aによる中間ノードN2aへの電源電位Vcc(電荷)の供給およびスイッチS3bによる昇圧電位ノードNppへの電荷の注入の開始前に、すなわち、時刻taにおいて、入力ノードN1aの電位と入力ノードN1bの電位とを、イコライズ手段としてのNMOSトランジスタM1cによりイコライズする。したがって、中間ノードN2aへ、スイッチS2aによって供給された電源電位Vcc(電荷)を、スイッチS3bによる昇圧電位ノードNppへの電荷の注入に利用できる。すなわち、キャパシタC1aおよびスイッチS3a,S2aからなる第1のチャージポンピング回路に供給される電荷(第1のチャージポンピング回路で消費される電荷)を、キャパシタC1bおよびスイッチS3b,S2bからなる第2のチャージポンピング回路で再利用できる。
【0152】
このため、実施の形態6による昇圧電位発生回路では、消費電荷を小さくすることができ、昇圧電位Vppの発生効率(電荷効率)を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【0153】
また、実施の形態6による昇圧電位発生回路では、スイッチS3bによる昇圧電位ノードNppへの電荷の注入およびスイッチS2aによる中間ノードN2aへの電源電位Vcc(電荷)の供給が開始された後に、すなわち、時刻tdにおいて、イコライズ手段としてのNMOSトランジスタM2cにより、中間ノードN2aの電位と中間ノードN2bの電位とのイコライズが開始される。このため、中間ノードN2aの電位は、(1/2)Vdifだけ上昇し、中間ノードN2bの電位は(1/2)・Vdifだけ下降する。
一方、NMOSトランジスタM2cによるイコライズ中は、すなわち、時刻td以後は、クロックφ1cが電源電位Vccになっているため、NMOSトランジスタM1cによるイコライズも同時に行なわれていることになる。したがって、時刻tbにおいて、入力ノードN1aが電源電位Vccになると、容量カップリングにより、中間ノードN2aの電位は、Vcc+(1/2)Vdifから(1/2)Vccだけ上昇することになる。なお、図4の昇圧電位発生回路では、図5を参照して、時刻tbにおいて、中間ノードN2aは電源電位Vccから(1/2)Vccだけ上昇する。
【0154】
したがって、実施の形態6による昇圧電位発生回路では、発生し得る昇圧電位Vppの最大値を、実施の形態1〜5による昇圧電位発生回路が発生し得る昇圧電位Vppの最大値より大きくすることができる。すなわち、図29に示した従来の昇圧電位発生回路が発生し得る昇圧電位の最大値と同じにすることができる。しかし、図29に示した従来の昇圧電位発生回路よりも、昇圧電位の発生効率(電荷効率)は良い。
【0155】
このように、実施の形態6による昇圧電位発生回路では、低消費電力化という面では、実施の形態1〜5による昇圧電位発生回路より悪いが(従来の昇圧電位発生回路よりは良い)、大きな昇圧電位Vppが要求される場合に特に有用となる。
【0156】
次に、実施の形態6による昇圧電位発生回路の変形例について説明する。実施の形態6による昇圧電位発生回路の変形例の回路構成は、図15に示した実施の形態6による昇圧電位発生回路と同じである。
【0157】
図17は、実施の形態6による昇圧電位発生回路の変形例の動作を説明するためのタイミング図である。
【0158】
図17を参照して、実施の形態6による昇圧電位発生回路の変形例におけるクロックの特徴は、クロックφ1c,φ2cにある。言い換えると、実施の形態6による昇圧電位発生回路のクロックφ1c,φ2cが、図15の実施の形態6による昇圧電位発生回路のクロックφ1c,φ2cと異なるため、この2つの昇圧電位発生回路はその動作が異なることになる。なお、図16のクロックφ2cの周波数は、図17のクロックφ2cの周波数の2倍になっている。
【0159】
図17を参照して、時刻taf以前において、入力ノードN1aが電源電位Vccであり、入力ノードN1bが接地電位GNDであり、中間ノードN2aが昇圧電位Vppであり、中間ノードN2bが電源電位Vccである状態を考える。
【0160】
時刻taにおいて、クロックφ1cが、電源電位Vccまで上昇することで、NMOSトランジスタM1cがオンする。その結果、入力ノードN1aの電位と入力ノードN1bの電位とが、イコライズ手段としてのNMOSトランジスタM1cによりイコライズされ、入力ノードN1a,N1bの電位は、(1/2)Vccとなる。さらに、時刻taで、入力ノードN1aの電位が(1/2)Vccまで下降することで、中間ノードN2aが、キャパシタC1aによる容量カップリングを受ける。このため、中間ノードN2aの電位が、(1/2)Vcc+Vdifになる。一方、時刻taでは、入力ノードN1bの電位が(1/2)Vccまで上昇することで、中間ノードN2bの電位が、キャパシタC1bによる容量カップリングを受ける。このため、中間ノードN2bの電位は、(3/2)Vccとなる。
【0161】
時刻taの直後から、中間ノードN2aは、スイッチS2aによって、電源電位Vccにまで充電され、中間ノードN2bは、スイッチS3bによって昇圧電位Vppにまで放電される。このとき、スイッチS3bを介して、昇圧電位ノードNppに電荷{(1/2)Vcc−Vdif}・Cが供給される。すなわち、第1回目の、昇圧電位ノードNppへの電荷の供給である。この場合において、昇圧電位ノードNppの対向電極48が接地電位GNDである場合、電源電位Vccを有するノードから、スイッチS2a、中間ノードN2a、キャパシタC1a、入力ノードN1a、NMOSトランジスタM1c、入力ノードN1b、キャパシタC1b、中間ノードN2bおよびスイッチS3bを介して、昇圧電位ノードNppの対向電極48(接地電位GND)へ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第1回目の電荷の消費である。
【0162】
時刻tdにおいて、クロックφ2cが、電源電位Vcc+αまで上昇することで、NMOSトランジスタM2cがオンする。この結果、中間ノードN2aの電位と中間ノードN2bの電位とが、イコライズ手段としてのNMOSトランジスタM2cによりイコライズされる。このため、中間ノードN2a,N2bの電位はVcc+(1/2)Vdifとなる。さらに、時刻tdにおいて、中間ノードN2aが変動することで、入力ノードN1aが容量カップリングを受ける。このため、入力ノードN1aの電位は(1/2){Vcc+Vdif}となる。一方、時刻tdにおいて、中間ノードN2bが変動することで、入力ノードN1bが容量カップリングを受ける。このため、入力ノードN1bの電位が(1/2){Vcc−Vdif}となる。このとき、電源電位Vccを有するノードから接地電位GNDを有するノードへの電荷の移動はない。
【0163】
なお、時刻tdからNMOSトランジスタM2cによりイコライズが行なわれている間は、クロックφ1cが接地電位GNDであるため、イコライズ手段としてのNMOSトランジスタM1cはオフになっている。このため、中間ノードN2a,N2bの変動により入力ノードN1a,N1bが容量カップリングを受けるのである。
【0164】
時刻tbにおいて、クロックφ1aが、接地電位GNDまで下降することで、入力ノードN1aが充電され、その電位が電源電位Vccとなる。このため、中間ノードN2aが容量カップリングを受け、その電位が、(3/2)Vccとなる。一方、時刻tbにおいて、クロックφ1bが、電源電位Vccまで上昇することで、入力ノードN1bが放電され、その電位が接地電位GNDとなる。このため、中間ノードN2bが容量カップリングを受け、その電位が、(1/2)Vcc+Vdifとなる。
【0165】
時刻tbの直後から、中間ノードN2aは、スイッチS3aによって昇圧電位Vppにまで放電され、中間ノードN2bは、スイッチS2bによって、電源電位Vccにまで充電される。このとき、スイッチS3aを介して、昇圧電位ノードNppに電荷{(1/2)Vcc−Vdif}・Cが供給される。すなわち、第2回目の昇圧電位ノードNppへの電荷の供給である。この場合において、昇圧電位ノードNppの対向電極48が接地電位GNDである場合、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2aおよびスイッチS3aを介して、昇圧電位ノードNppの対向電極48(接地電位GND)へ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第2回目の電荷の消費である。これと同時に、電源電位Vccを有するノードから、スイッチS2b、中間ノードN2b、キャパシタC1b、入力ノードN1bおよびNMOSトランジスタM1bを介して、接地電位GNDを有するノードへ、{(1/2)Vcc−Vdif}・Cの電荷が移動する。すなわち、第3回目の電荷の消費である。なお、第2、第3回目の電荷消費は同時である。
【0166】
時刻tcfにおいて次のサイクルの動作が開始する。すなわち、時刻taf〜時刻tcfで1サイクルの動作が終了する。対向電極48が接地電位GNDである場合に、1サイクルの間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ、消費されたすべての消費電荷は、{(3/2)Vcc−3Vdif}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は{Vcc−2Vdif}・Cである。したがって、電荷効率は2/3である。すなわち、図29に示した従来の昇圧電位発生回路の電荷効率である50%を超える。このため、従来より、低消費電力化が図れる。
【0167】
昇圧電位ノードNppの対向電極48が電源電位Vccである場合は、昇圧電位ノードNppへの電荷供給時は、電流は、対向電極48(電源電位Vcc)に流れるため、電荷の移動はない。すなわち、第1回目および第2回目の電荷の消費はないことになる。したがって、対向電極48が電源電位Vccである場合、1サイクルの間に電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されるすべての消費電荷は{(1/2)Vcc−Vdif}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は{Vcc−2Vdif}・Cである。したがって、電荷効率は2である。すなわち、電荷効率は200%に達する。
【0168】
以上のように、実施の形態6による昇圧電位発生回路の変形例では、スイッチS2aにより中間ノードN2aへの電源電位Vcc(電荷)の供給およびスイッチS3bによる昇圧電位ノードNppへの電荷の注入の開始前に、すなわち、時刻taにおいて、イコライズ手段としてのNMOSトランジスタM1cにより、入力ノードN1aの電位と入力ノードN1bの電位とをイコライズする。したがって、スイッチS2aによって中間ノードN2aへ供給された電源電位Vcc(電荷)を、スイッチS3bによる昇圧電位ノードNppへの電荷の注入に利用できる。すなわち、キャパシタC1aおよびスイッチS3a,S2aからなる第1のチャージポンピング回路で消費される電荷を、キャパシタC1bおよびスイッチS3b,S2bからなる第2のチャージポンピング回路で再利用できる。このため、実施の形態6による昇圧電位発生回路の変形例では、消費電荷を小さくすることができ、昇圧電位Vppの発生効率(電荷効率)を向上させることが可能となる。言い換えると、低消費電力化を実現できる。
【0169】
また、実施の形態6による昇圧電位発生回路の変形例では、イコライズ手段としてのNMOSトランジスタM2cによるイコライズが開始される前に、イコライズ手段としてのNMOSトランジスタM1cはオフにされる。このため、時刻tdで、NMOSトランジスタM2cによるイコライズが開始され、ノードN2a,ノードN2bの電位が変動すると、容量カップリングにより、入力ノードN1a,N1bの電位が変動する。よって、時刻tbにおいて、入力ノードN1aを電源電位Vccに、入力ノードN1bの電位を接地電位GNDにする場合においても、入力ノードN1a,N1bの電位変化は小さくなる。このため、昇圧電位を発生するため、昇圧電位発生回路の内部で発生される電位の最大値、つまり、発生し得る昇圧電位Vppの最大値を、図29に示した従来の昇圧電位発生回路に比し小さくできる。
【0170】
したがって、実施の形態6による昇圧電位発生回路の変形例では、その内部で不要な大きさの電位の発生を防止でき、低消費電力化を実現することが可能となる。なお、本実施の形態の変形例が発生できる昇圧電位の最大値は(3/2)Vccであり、図29の従来例では2Vccである。
【0171】
(実施の形態7)
図18は、実施の形態7による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【0172】
図18を参照して、本発明の実施の形態7による昇圧電位発生回路は、PMOSトランジスタM1a,M1b、NMOSトランジスタM1c,M1d,M1e,M3a,M2a,M3b,M2b,M3d,M2d,M3e,M2eおよびキャパシタC1a,C1b,C1d,C1eを含む。
【0173】
PMOSトランジスタM1a、PMOSトランジスタM1b、NMOSトランジスタM1c、NMOSトランジスタM1dおよびNMOSトランジスタM1eは、電源電位Vccを有するノードと接地電位GNDを有するノードとの間に直列に接続される。PMOSトランジスタM1a,M1bおよびNMOSトランジスタM1c,M1d,M1eのゲートには、それぞれ、クロック/φ1a,/φ1b,φ1a,φ1b,φ1eが入力される。入力ノードN1aと中間ノードN2aとの間にキャパシタC1aが設けられる。入力ノードN1bと中間ノードN2bとの間にキャパシタC1bが設けられる。入力ノードN1dと中間ノードN2dとの間にキャパシタC1dが設けられる。入力ノードN1eと中間ノードN2eとの間にキャパシタC1eが設けられる。
【0174】
NMOSトランジスタM3aおよびNMOSトランジスタM2aは、昇圧電位ノードNppと電源電位Vccを有するノードとの間に直列に設けられる。NMOSトランジスタM3bおよびNMOSトランジスタM2bは、昇圧電位ノードNppと電源電位Vccを有するノードとの間に直列に設けられる。NMOSトランジスタM3dおよびNMOSトランジスタM2dは昇圧電位ノードNppと電源電位Vccを有するノードとの間に直列に設けられる。NMOSトランジスタM3eおよびNMOSトランジスタM2eは昇圧電位ノードNppと電源電位Vccを有するノードとの間に直列に設けられる。NMOSトランジスタM3a,M2a,M3b,M2b,M3d,M2d,M3e,M2eのゲートには、それぞれ、クロックφ3,φ2,φ2,φ3,φ3,φ2,φ2,φ3が入力される。
【0175】
図19は、図18の昇圧電位発生回路の動作を説明するためのタイミング図である。なお、Vpp−Vcc=Vdifとする。
【0176】
図19を参照して、クロックφ1aと/φ1aは、相補クロックであり、φ1bと/φ1bは相補クロックである。そして、クロックφ1a,/φ1a,φ1b,/φ1bの振幅は電源電位Vccである。
【0177】
時刻taf以前において、入力ノードN1a,N1bが(3/4)Vcc、入力ノードN1d,N1eが(1/4)Vcc、中間ノードN2a,N2dがVccおよび中間ノードN2b,N2eがVppである状態を考える。
【0178】
まず、入力ノードN1a,N1b,N1d,N1eについて考える。
時刻tafにおいて、φ1bを接地電位GNDまで下降することで、PMOSトランジスタM1bおよびNMOSトランジスタM1dをオフにする。時刻taにおいて、クロックφ1aを電源電位Vccまで上昇することで、PMOSトランジスタM1aおよびNMOSトランジスタM1c,M1eをオンにする。この結果、時刻taにおいては、入力ノードN1aが電源電位Vccに充電され、入力ノードN1bの電位と入力ノードN1dの電位とが、(1/2)Vccにイコライズされ、入力ノードN1eが接地電位GNDに放電される。
【0179】
時刻tbfにおいては、クロックφ1aを接地電位GNDまで下降することで、PMOSトランジスタM1a、NMOSトランジスタM1c、NMOSトランジスタM1eをオフにする。さらに、時刻tbにおいて、クロックφ1bを電源電位Vccまで上昇することで、PMOSトランジスタM1bおよびNMOSトランジスタM1dをオンにする。その結果、時刻tbにおいては、入力ノードN1aの電位と入力ノードN1bの電位とが(3/4)Vccにイコライズされ、入力ノードN1dの電位と入力ノードN1eの電位とが(1/4)Vccにイコライズされる。時刻tcfにおいて、次のサイクルの動作が開始する。すなわち時刻tcfでは、時刻tafと同様の動作が行なわれる。以上で1サイクルの動作が終了する。つまり、時刻taf〜時刻tcfで1サイクルの動作が終了することになる。
【0180】
以上のことをまとめると、入力ノードN1a,N1b,N1d,N1eは、各々、振幅(1/4)Vccで、周期tc〜taで振動する。
【0181】
次に、中間ノードN2a,N2b,N2d,N2eについて考える。
時刻ta以前では、中間ノードN2b,N2eの電位は、昇圧電位ノードNppであり、中間ノードN2a,N2dの電位は電源電位Vccである。時刻taにおいて、中間ノードN2a,N2dは、入力ノードN1a,N1dの容量カップリングを受け、電位が電源電位Vccから(5/4)Vccに変動する。また、時刻taにおいては、中間ノードN2b,N2eは、入力ノードN1b,N1eの容量カップリングを受け、電位が昇圧電位VppからVpp−(1/4)Vccに変動する。
【0182】
時刻tadにおいて、クロックφ3の活性化により、すなわち、「H」レベルへの変化により、NMOSトランジスタM3a,M2b,M3d,M2eがオンする。このため、時刻tadでは、中間ノードN2a,N2dが、(5/4)VccからVppまで放電され、中間ノードN2b,N2eがVpp−(1/4)VccからVccにまで充電される。これは第1回目および第2回目の電荷の供給である。なお、第1および第2回目の電荷の供給は同時に行なわれる。この場合において、電源電位Vccを有するノードから、PMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2aおよびNMOSトランジスタM3aを介して、昇圧電位ノードNppの対向電極48(接地電位GND)に、{(1/4)Vcc−Vdif}・Cの電荷が移動する。第1回目の電荷の消費である。さらに同時に、電源電位Vccを有するノードから、NMOSトランジスタM2b,中間ノードN2b,キャパシタC1b,入力ノードN1b,NMOSトランジスタM1c,入力ノードN1d,キャパシタC1d,中間ノードN2dおよびNMOSトランジスタM3dを介して、昇圧電位ノードNppの対向電極48(接地電位GND)に、{(1/4)Vcc−Vdif}・Cの電荷が移動する。すなわち、第2回目の電荷の消費である。さらに同時に、電源電位Vccを有するノードから、NMOSトランジスタM2e,キャパシタC1e,入力ノードN1eおよびNMOSトランジスタM1eを介して、接地電位GNDを有するノードに{(1/4)Vcc−Vdif}・Cの電荷が移動する。すなわち、第3回目の電荷の消費である。なお、第1〜3回目の電荷の消費は同時に行なわれる。
【0183】
時刻tbにおいて、中間ノードN2a,N2dは、入力ノードN1a,N1dの容量カップリングを受け、電位が昇圧電位VppからVpp−(1/4)Vccに変動する。さらに、時刻tbにおいては、中間ノードN2b,N2eは、入力ノードN1b,N1eの容量カップリングを受け、電位が電源電位Vccから(5/4)Vccに変動する。
【0184】
時刻tbdにおいて、クロックφ2の活性化により、すなわち、「H」レベルへの変化により、NMOSトランジスタM2a,M3b,M2d,M3eがオンする。このため、中間ノードN2b,N2eが(5/4)VccからVppにまで放電され、中間ノードN2a,N2dがVpp−(1/4)VccからVccまで充電される。これは、第3回目および第4回目の電荷の供給である。なお、第3および第4回目の電荷の供給は同時に行なわれる。この場合において、電源電位Vccを有するノードから、NMOSトランジスタM2a,中間ノードN2a,キャパシタC1a,入力ノードN1a,PMOSトランジスタM1b,入力ノードN1b,キャパシタC1b,中間ノードN2bおよびNMOSトランジスタM3bを介して、昇圧電位ノードNppの対向電極48(接地電位GND)に、{(1/4)Vcc−Vdif}・Cの電荷が移動する。すなわち、第4回目の電荷の消費である。さらに同時に、電源電位Vccを有するノードから、NMOSトランジスタM2d,中間ノードN2d,キャパシタC1d,入力ノードN1d,NMOSトランジスタM1d,入力ノードN1e,キャパシタC1e,中間ノードN2eおよびNMOSトランジスタM3eを介して、昇圧電位ノードNppの対向電極48(接地電位GND)に{(1/4)Vcc−Vdif}・Cの電荷が移動する。すなわち、第5回目の電荷の消費である。時刻tcfで次のサイクルの動作が開始する。すなわち、時刻taf〜時刻tcfで1サイクルの動作が終了する。なお、第4回目および第5回目の電荷の消費は同時である。
【0185】
1サイクルの間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されたすべての電荷は、5・{(1/4)Vcc−Vdif}・Cとなる。一方、1サイクルの間で、昇圧電位ノードNppに供給される電荷は、4・{(1/4)Vcc−Vdif}・Cである。したがって、電荷効率は4/5である。すなわち、電荷効率は80%となり、図29に示した従来の昇圧電位発生回路の電荷効率である50%を超える。これにより、従来より低消費電力化を図ることができる。
【0186】
また、昇圧電位ノードNppの対向電極48が電源電位Vccである場合は、第1回目、第2回目、第4回目および第5回目の電荷の消費がないことになるので、1サイクルの動作の間に、電源電位Vccを有するノードから接地電位GNDを有するノードへ消費されるすべての消費電荷は{(1/4)Vcc−Vdif}・Cとなる。一方、1サイクルの間に、昇圧電位ノードNppに供給される電荷は、4・{(1/4)Vcc−Vdif}・Cである。したがって、電荷効率は4、すなわち、400%に達する。
【0187】
以上のように実施の形態7による昇圧電位発生回路では、電荷効率が80%または400%であり、従来の昇圧電位発生回路よりも電荷効率は良い。さらに、昇圧電位Vppは、Vcc≦Vpp≦(5/4)Vccを満たす範囲で発生することができる。なお、従来の昇圧電位発生回路(図29)では、発生できる昇圧電位は2Vccである。これらのことから、実施の形態7による昇圧電位発生回路は低消費電力化を図ることができる。
【0188】
(実施の形態8)
図20は、実施の形態8による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図18と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0189】
図20の昇圧電位発生回路は、図18のPMOSトランジスタM1a,M1bおよびNMOSトランジスタM1c,M1d,M1e,M3a,M2a,M3b,M2b,M3d,M2d,M3e,M2eを、それぞれ、スイッチS1a,S1b,S1c,S1d,S1e,S3a,S2a,S3b,S2b,S3d,S2d,S3e,S2eで置換えたものである。スイッチS1aは、図18のクロック/φ1aと同様のクロックφ1aを受けて、図18のPMOSトランジスタM1aと同様の動作をするものである。スイッチS1bは、図18のクロック/φ1bと同様のクロックφ1bを受けて、図18のPMOSトランジスタM1bと同様の動作をするものである。スイッチS1cは、図18のクロックφ1aと同様のクロックφ1cを受けて、図18のNMOSトランジスタM1cと同様の動作をするものである。スイッチS1dは、図18のクロックφ1bと同様のクロックφ1dを受けて、図18のNMOSトランジスタM1dと同様の動作をするものである。スイッチS1eは、図18のクロックφ1aと同様のクロックφ1eを受けて、図18のNMOSトランジスタM1eと同様の動作をするものである。スイッチS3a,S2a,S3b,S2b,S3d,S2d,S3e,S2eは、それぞれ、図18のNMOSトランジスタM3a,M2a,M3b,M2b,M3d,M2d,M3e,M2eと同様の動作をするものである。
【0190】
したがって、実施の形態8による昇圧電位発生回路は、実施の形態7による昇圧電位発生回路と同様の動作をする。したがって、実施の形態8による昇圧電位発生回路は、実施の形態7による昇圧電位発生回路と同様の効果を奏する。
【0191】
(実施の形態9)
図21は、実施の形態9による昇圧電位発生ユニット(Vpp発生ユニット)を内蔵するDRAMの一部を示す概略ブロック図である。
【0192】
図21を参照して、DRAMの一部は、RASバッファ71、遅延回路73、クロック制御回路75,77および昇圧電位発生ユニット79を含む。昇圧電位発生ユニットは、BLIポンプ81およびWLポンプ83を含む。
【0193】
RASバッファ71は、外部からのロウアドレスストローブ信号/RASを取込む。そして、RASバッファ71は、信号S1を出力する。遅延回路73は、信号S1を遅延した信号S2を出力する。クロック制御回路75,77は、信号S1および信号S2を受けて動作する。このクロック制御回路75は、図6のAND回路63、OR回路65およびインバータ59からなるクロック制御回路と同様の構成である。また、クロック制御回路77についても、同様である。
【0194】
BLIポンプ81は、クロック制御回路75からのポンプクロックPCLK1を受けて動作する。WLポンプ83は、クロック制御回路77からのポンプクロックPCLK2を受けて動作する。BLIポンプ81が発生する昇圧電位Vppは、メモリセルアレイ内のビット線アイソレーション信号伝達線の充電に使用される。このビット線アイソレーション信号伝達線は、図3のビット線アイソレーション信号伝達線BLI1,BLI2に相当するものである。また、WLポンプ83から発生される昇圧電位Vppは、メモリセルアレイ内のワード線の充電に使用される。このワード線は、図3のワード線WLに相当するものである。
【0195】
BLIポンプ81およびWLポンプ83の各々には、実施の形態1〜8による昇圧電位発生回路のいずれかを用いる。したがって、たとえば、BLIポンプ81に実施の形態1による昇圧電位発生回路(図4)を用いた場合には、ポンプクロックPCLK1は、クロックφ1a,φ1b,φ1cに相当することになる。
【0196】
なお、実施の形態9におけるDRAMの全体構成は図1のDRAMと同様である。この場合において、図1の昇圧電位発生回路23として、図21の昇圧電位発生ユニット79が用いられることになる。
【0197】
以上のように、実施の形態9による昇圧電位発生ユニットでは、昇圧電位発生ユニットを構成するBLIポンプ81およびWLポンプ79の各々として、実施の形態1〜8による昇圧電位発生回路を用いている。したがって、実施の形態9による昇圧電位発生ユニットは、実施の形態1〜8による昇圧電位発生ユニットのいずれかと同様の効果を奏する。
【0198】
(実施の形態10)
図22は、実施の形態10による昇圧電位発生ユニットを示す概略ブロック図である。
【0199】
図22を参照して、実施の形態10による昇圧電位発生ユニットは、外部電源電位ディテクタ85、レベルシフタ87、PMOSトランジスタ89、ダウンコンバータ91、および昇圧電位発生回路93を含む。
【0200】
ここで図22の昇圧電位発生ユニットが、発生したい昇圧電位、すなわち、目標とする昇圧電位をVppdとし、その動作について説明する。外部電源電位ディテクタ85は、外部電源電位extVccの電位レベルを検知する。そして、目標とする昇圧電位Vppdが、外部電源電位extVccより小さい場合には、外部電源電位ディテクタ85は、接地電位GNDレベルの信号をレベルシフタ87に出力する。これを受け、レベルシフタ87は、GNDレベルの信号をPMOSトランジスタ89のゲートに入力する。この結果、目標とする昇圧電位Vppdが外部電源電位extVccより小さいときには、PMOSトランジスタ89がオンになる。そして、PMOSトランジスタ89を介して、外部電源電位extVccが、昇圧電位ノードNppに、昇圧電位Vppとして供給される。一方、目標とする昇圧電位Vppdが、外部電源電位extVccより小さいときには、外部電源電位ディテクタ85から発生される昇圧電位発生回路制御信号VSによって、昇圧電位発生回路93はその動作を停止している。
【0201】
目標とする昇圧電位Vppdが、外部電源電位extVcc以上である場合には、外部電源電位ディテクタ85は、外部電源電位extVccレベルの信号をレベルシフタ87に出力する。レベルシフタ87は、外部電源電位extVccレベルの信号を、さらに高い電位にレベルシフトし、PMOSトランジスタ89のゲートに入力する。これにより、PMOSトランジスタ89はオフになる。一方、目標とする昇圧電位Vppdが、外部電源電位extVcc以上である場合には、外部電源電位ディテクタ85は、昇圧電位発生回路制御信号VSによって、昇圧電位発生回路93を動作させる。そして、昇圧電位発生回路93は、外部電源電位extVccを昇圧し、昇圧電位ノードNppに昇圧電位Vppを発生する。昇圧電位ノードに発生された昇圧電位Vppは、図3に示すような、ビット線アイソレーション信号伝達線BLI1,BLI2やワード線WLやビット線イコライズ信号伝達線EQLの充電に用いられる。
【0202】
入力される外部電源電位extVccの電位の大きさが、上述のように、異なる場合があるのは次の理由による。すなわち、一般に、DRAMにおいては、スペック内(たとえば、2V〜4V)での外部電源電位extVccの使用が認められている。したがって、たとえば、目標とする昇圧電位Vppdが、3Vのとき、外部電源電位extVccが4Vである場合には、PMOSトランジスタ89がオンになり、外部電源電位extVccが昇圧電位ノードNppに供給されることになる。一方、目標とする昇圧電位が3Vのとき、外部電源電位extVccが2Vである場合には、昇圧電位発生回路93によって昇圧電位ノードNppに昇圧電位Vppが発生される。なお、ダウンコンバータ91は、外部電源電位extVccを降圧して、内部電源電位intVccを発生するものである。
【0203】
図23は、図22の昇圧電位発生回路93の詳細を示す回路図である。なお、図4と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【0204】
図23を参照して、図22の昇圧電位発生回路93は、PMOSトランジスタM1a,M7b、NMOSトランジスタM1c,M1b,M7a、キャパシタC1a,C1b、スイッチS3a,S2a,S3b,S2bおよびVpp制御クロック発生回路95を含む。
【0205】
接地電位GNDを有するノードと入力ノードN1aとの間にNMOSトランジスタM7aが設けられる。NMOSトランジスタM7aのゲートには、クロックφ7aが入力される。PMOSトランジスタM7bは、電源電位Vccを有するノードと入力ノードN1bとの間に設けられる。PMOSトランジスタM7bのゲートには、クロックφ7bが入力される。Vpp制御クロック発生回路95は、外部電源電位ディテクタ85から発生された昇圧電位発生回路制御信号VSに基づき、クロックφ1a,φ1c,φ1b,φ7a,φ7bを発生する。
【0206】
昇圧電位発生回路制御信号VSに応じて、Vpp制御クロック発生回路95が、「L」レベルのクロックφ7aを発生し、「H」レベルのクロックφ7bを発生した場合には、NMOSトランジスタM7aおよびPMOSトランジスタM7bがともにオフする。したがって、この場合には、図23の昇圧電位発生回路は、図4の昇圧電位発生回路と等価な回路になる。このため、図4で用いたクロックφ1a,φ1c,φ1bと同様のクロックφ1a,φ1c,φ1bを用いることによって、図4の昇圧電位発生回路と同一の動作を行なうことになる。
【0207】
また、Vpp制御クロック発生回路95から、「L」レベルに固定したクロックφ1cが発生された場合には、NMOSトランジスタM1cはオフ状態となる。このため、図23の昇圧電位発生回路は、2つのチャージポンピング回路を並列に設けたものとなる。すなわち、PMOSトランジスタM1a、NMOSトランジスタM7a、キャパシタC1aおよびスイッチS3a,S2aにより1つのチャージポンピング回路が構成され、NMOSトランジスタM1b、PMOSトランジスタM7b、キャパシタC1bおよびスイッチS3b,S2bにより1つのチャージポンピング回路が構成される。これらのチャージポンピング回路は、図29に示したチャージポンピング回路と同様の動作をする。すなわち、クロックφ1a,φ7bを、図29のクロックφ1aと同様のものとし、クロックφ7a,φ1bを、図29のクロックφ1bと同様のものとすることによって、2つのチャージポンピング回路が並列で動作することになる。
【0208】
このように、実施の形態10による昇圧電位発生ユニットにおいては、目標とする昇圧電位Vppdが外部電源電位extVccより小さい場合には、PMOSトランジスタ89を介して、外部電源電位extVccを、昇圧電位ノードNppに直接供給することで、昇圧電位Vppを発生する。この場合には、昇圧電位発生回路93は停止している。したがって、目標とする昇圧電位Vppdが外部電源電位extVccより小さい場合には、昇圧電位発生回路93を動作させる必要がなく、低消費電力化を図ることができる。
【0209】
また、実施の形態10による昇圧電位発生ユニットでは、そこに含まれる昇圧電位発生回路93に入力されるクロックφ1a,φ1c,φ1b,φ7a,φ7bを制御することで、図4の昇圧電位発生回路と同じ回路として用いることもできるし、図29に示したような従来の昇圧電位発生回路が並列に設けられたものとしても用いることができる。このため、昇圧電位発生回路93を図4に示したような昇圧電位発生回路として用いる場合には、低消費電力化を実現できる。一方、図4の昇圧電位発生回路では、発生し得る昇圧電位Vppの最大値が小さいため、これより大きい値の昇圧電位Vppを必要とするときには、図29に示したような従来の昇圧電位発生回路が並列に2つ設けられたものとして用いることもできる。
【0210】
(実施の形態11)
実施の形態11による内部電位発生回路としての基板電位発生回路は以下の観念から導かれたものである。すなわち、図31の従来の基板電位発生回路は、|Vbb|<Vccまで動作する。すなわち、従来の基板電位発生回路が発生し得る基板電位Vbbは、その絶対値において、電源電位Vcc付近まで発生する。しかし、基板電位Vbbを、その絶対値において、電源電位Vccまで発生する必要がない場合は無駄に電力が消費されることになる。ここで、電位Vmbを考える。この電位Vmbが以下のような関係にあるとする。
【0211】
Vmb<Vcc (8)
したがって、|Vbb|<Vmbまで動作するような基板電位発生回路を作ることができれば、低消費電力化を実現できることになる。
【0212】
図24は、本発明の実施の形態11による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【0213】
図24を参照して、実施の形態11による基板電位発生回路は、PMOSトランジスタM1a,M3a,M2a,M3b,M2b、NMOSトランジスタM1c,M1bおよびキャパシタC1a,C1bを含む。PMOSトランジスタM1aおよびNMOSトランジスタM1c,M1bは、電源電位Vccを有するノードと接地電位GNDを有するノードとの間に直列に接続される。PMOSトランジスタM1aおよびNMOSトランジスタM1c,M1bのゲートには、それぞれ、クロックφ1a,φ1c,φ1bが入力される。キャパシタC1aは、入力ノードN1aと中間ノードN2aとの間に接続される。キャパシタC1bは、入力ノードN1bと中間ノードN2bとの間に接続される。PMOSトランジスタM3a,M2aは、基板電位ノードNbbと接地電位GNDを有するノードとの間に直列に接続される。PMOSトランジスタM3b,M2bは、基板電位ノードNbbと接地電位GNDを有するノードとの間に直列に接続される。PMOSトランジスタM3a,M2bのゲートには、クロックφ1が入力され、PMOSトランジスタM2a,M3bのゲートには、クロックφ2が入力される。このように構成される基板電位発生回路は、基板電位ノードNbbに基板電位Vbbを発生する。なお、この基板電位発生回路は、図1に示したDRAMの基板電位発生回路21として用いることができる。
【0214】
図25は、図24の基板電位発生回路の動作を説明するためのタイミング図である。なお、キャパシタC1a,C1bの容量をCとし、その効率を100%とする。
【0215】
クロックφ1a,φ1b,φ1cの振幅は電源電位Vccである。時刻taf以前においては、入力ノードN1a,N1bの電位が1/2Vccであり、中間ノードN2aが基板電位Vbbであり、中間ノードN2bが接地電位GNDである状態を考える。
【0216】
時刻tafにおいて、クロックφ1cを接地電位GNDにして、NMOSトランジスタM1cをオフにする。そして、時刻taで、クロックφ1aを接地電位GNDにして、PMOSトランジスタM1aをオンにし、クロックφ1bを電源電位VccにしてNMOSトランジスタM1bをオンにする。その結果、入力ノードN1aが電源電位Vccになり、中間ノードN2aが、キャパシタC1aによる容量カップリングを受けてVbb+1/2Vcc、すなわち、1/2Vcc−|Vbb|に昇圧される。これと同時に、入力ノードN1bが接地電位GNDになり、中間ノードN2bが、入力ノードN1bの容量カップリングを受けて、−1/2Vccに降圧される。
【0217】
時刻tadで、クロックφ2を、−Vccにして、PMOSトランジスタM2a,M3bをオンにする。これによって、中間ノードN2aは、Vbb+1/2Vccから接地電位GNDに放電され、中間ノードN2bは、−1/2Vccから基板電位Vbbに充電される。この充電は第1回目のノードNbbへの負電荷の供給である。また、この場合において、電源電位Vccを有するノードからPMOSトランジスタM1a、入力ノードN1a、キャパシタC1a、中間ノードN2aおよびPMOSトランジスタM2aを介して、接地電位GNDを有するノードへ、{Vbb+(1/2)Vcc}・Cの電荷が移動する。すなわち、第1回目の電荷の消費(電力の消費)である。これと同時に、基板電位ノードNbbの対向電極48(接地電位GND)から、PMOSトランジスタM3b、中間ノードN2b、キャパシタC1b、入力ノードN1bおよびNMOSトランジスタM1bを介して、接地電位GNDを有するノードへ、{Vbb+(1/2)Vcc}・Cの電荷が移動する。しかし、このときには、接地電位GNDを有するノードから接地電位GNDを有するノードへの電荷の移動のため電力消費はない。
【0218】
時刻tbfにおいて、クロックφ1aを電源電位Vccにして、PMOSトランジスタM1aをオフにし、クロックφ1bを接地電位GNDにしてNMOSトランジスタM1bをオフにする。時刻tbにおいて、クロックφ1cを電源電位VccにしてNMOSトランジスタM1cをオンにする。この結果、入力ノードN1aの電位と入力ノードN1bの電位とが1/2Vccにイコライズされる。これと同時に、中間ノードN2bが、入力ノードN1bの容量カップリングを受けて、Vbb+1/2Vcc、すなわち、1/2Vcc−|Vbb|に昇圧され、中間ノードN2aが入力ノードN1aの容量カップリングを受けて、−1/2Vccに降圧される。
時刻tbdにおいて、クロックφ3を−Vccにして、PMOSトランジスタM3a,M2bをオンにする。これによって、中間ノードN2bは、Vbb+(1/2)Vccから接地電位GNDに放電され、中間ノードN2aは、−Vccから基板電位Vbbに充電される。この充電は、第2回目のノードNbbへの負電荷の供給である。また、この場合において、基板電位ノードNbbの対向電極48(接地電位GND)から、PMOSトランジスタM3a、中間ノードN2a、キャパシタC1a、入力ノードN1a、NMOSトランジスタM1c、入力ノードN1b、キャパシタC1b、中間ノードN2bおよびPMOSトランジスタM2bを介して、接地電位GNDを有するノードへ、{Vbb+(1/2)Vcc}・Cの電荷が移動する。この電荷の移動は、接地電位GNDを有するノードから接地電位GNDを有するノードへの電荷の移動のため電力消費はない。時刻tcfで、次のサイクルの動作が開始する。すなわち、時刻taf〜tcfで1サイクルの動作が終了する。
【0219】
1サイクルの間に、電源電位Vccから接地電位GNDへ消費されたすべての消費電荷は{(1/2)Vcc+Vbb}・Cとなる。ここで、基板電位Vbbは負の値である。一方、1サイクルの間に、基板電位ノードNbbに供給される電荷は−(Vcc+2Vbb)・Cである。したがって、電荷効率は200%となり、図31に示した従来の基板電位発生回路の電荷効率である100%を超える。
【0220】
このため、本実施の形態による基板電位発生回路は従来に比べ低消費電力化を実現できる。また、本実施の形態では、発生し得る基板電位Vbbの最大値が、その絶対値において(1/2)Vccであるのに対し、従来(図31)では、Vccである。このことからも低消費電力化を実現できる。なお、上記の基板電位発生回路は、図4の昇圧電位発生回路に対応するものであるが、実施の形態2〜8による昇圧電位発生回路に対応して、基板電位発生回路を構成できる。
【0221】
(実施の形態12)
図26は、実施の形態12による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。なお、図24と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【0222】
図26の基板電位発生回路は、図24のPMOSトランジスタM1aの代わりに、スイッチS1aを設け、図24のNMOSトランジスタM1cの代わりにスイッチS1cを設け、図24のNMOSトランジスタM1bの代わりにスイッチS1bを設け、図24のPMOSトランジスタM3aの代わりにスイッチS3aを設け、図24のPMOSトランジスタM2aの代わりにスイッチS2aを設け、図24のPMOSトランジスタM3bの代わりにスイッチS3bを設け、図24のPMOSトランジスタM2bの代わりにスイッチS2bを設けたものである。
【0223】
スイッチS1aは、図24のクロックφ1aと同様のクロックφ1aを受けて、PMOSトランジスタM1aと同様の動作をするものである。スイッチS1cは、図24のクロックφ1cと同様のクロックφ1cを受けて、図24のNMOSトランジスタM1cと同様の動作をするものである。スイッチS1bは、図24のクロックφ1bと同様のクロックφ1bを受けて、図24のNMOSトランジスタM1bと同様の動作をするものである。スイッチS3a,S2a,S3b,S2bは、それぞれ、図24のPMOSトランジスタM3a,M2a,M3b,M2bと同様の動作をするものである。
【0224】
したがって、実施の形態12による昇圧電位発生回路は、実施の形態11による昇圧電位発生回路と同様の効果を奏する。
【0225】
(実施の形態13)
実施の形態13による内部電位発生回路の構成は、実施の形態1〜8,10の昇圧電位発生回路および実施の形態11,12の基板電位発生回路のうちのいずれかの回路構成と同じである。実施の形態13による内部電位発生回路の特徴は、その内部のキャパシタにある。
【0226】
図27は、実施の形態13による内部電位発生回路に用いるキャパシタの構成を示す図である。なお、図27は、図4のキャパシタC1aとして用いた場合の例である。
【0227】
図27を参照して、実施の形態13による内部電位発生回路に用いるキャパシタは、以下のようにして形成される。P型基板105にPウェル103が形成される。Pウェル103に、N+ 拡散領域97,99が形成される。チャネル107の上には、図示しない絶縁膜を介してゲート101が形成される。
【0228】
N+ 拡散領域97,99は、図4のノードN1aに接続される。ゲート101は、図4のノードN2aに接続される。このようにして形成されたキャパシタは、MOSキャパシタとして機能する。図27のキャパシタは、この他にも、図4、図8、図10、図12、図13、図15、図18、図20、図23、図24および図26のキャパシタC1a,C1b,C1d,C1e,C2a,C2b,C3a,C3bとして用いることができる。
【0229】
図28は、実施の形態13による内部電位発生回路に用いる他のキャパシタの構成を示す図である。なお、図28は、図4のキャパシタC1aの例である。
【0230】
図28を参照して、実施の形態13による内部電位発生回路に用いる他のキャパシタは以下のようにして形成される。P型基板105にNウェル109が形成される。Nウェル109に、N+ 拡散領域97,99が形成される。そして、図示しない絶縁膜を介してゲート101が形成される。N+ 拡散領域97,99は、図4の中間ノードN2aに接続される。ゲート101は、図4の入力ノードN1aに接続される。このようなキャパシタは、アキュミュレーションモードで、キャパシタとして機能する。図28のキャパシタは、図4、図8、図10、図12、図13、図15、図18、図20、図23、図24、図26のキャパシタC1a,C1b,C1d,C1e,C2a,C2b,C3a,C3bとして用いることができる。
【0231】
なお、図示しないが、ポリ−ポリキャパシタ(Poly-Poly キャパシタ)などを適用することもできる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による昇圧電位発生回路を内蔵するDRAMを示す概略ブロック図である。
【図2】 図1のロウデコーダまたはBLIドライバの詳細を示す回路図である。
【図3】 一般的なDRAMにおいて、昇圧電位Vppが供給される部分の詳細を示す回路図である。
【図4】 本発明の実施の形態1による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図5】 図4の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図6】 図4のクロックφ1a、φ1c、φ1bを発生するためのクロック発生回路の詳細を示す回路図である。
【図7】 図6のクロック発生回路の動作を説明するためのタイミング図である。
【図8】 本発明の実施の形態2による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図9】 図8の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図10】 本発明の実施の形態3による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図11】 図10の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図12】 本発明の実施の形態4による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図13】 本発明の実施の形態5による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図14】 図13の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図15】 本発明の実施の形態6による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図16】 図15の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図17】 本発明の実施の形態6による内部電位発生回路としての昇圧電位発生回路の変形例の動作を説明するためのタイミング図である。
【図18】 本発明の実施の形態7による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図19】 図18の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図20】 本発明の実施の形態8による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図21】 本発明の実施の形態9による昇圧電位発生ユニットを内蔵するDRAMの一部を示す概略ブロック図である。
【図22】 本発明の実施の形態10による昇圧電位発生ユニットを示す概略ブロック図である。
【図23】 図22の昇圧電位発生回路の詳細を示す回路図である。
【図24】 本発明の実施の形態11による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図25】 図24の基板電位発生回路の動作を説明するためのタイミング図である。
【図26】 本発明の実施の形態12による内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図27】 本発明の実施の形態13による内部電位発生回路に用いるキャパシタを示す断面構造図である。
【図28】 本発明の実施の形態13による内部電位発生回路に用いる他のキャパシタを示す断面構造図である。
【図29】 従来の内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図30】 図29の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図31】 従来の内部電位発生回路としての基板電位発生回路の詳細を示す回路図である。
【図32】 図31の基板電位発生回路の動作を説明するためのタイミング図である。
【符号の説明】
1 アドレス信号入力端子群、3 ロウアドレスバッファ、5 ロウプリデコーダ、7 ロウデコーダ、9 コラムアドレスバッファ、11 コラムプリデコーダ、13 コラムデコーダ、15 メモリセルアレイ、17,33 センスアンプ、19 BLIドライバ、21 基板電位発生回路、23,93 昇圧電位発生回路、25 P型半導体基板、27 負荷、29,89 PMOSトランジスタ、31,35〜45 NMOSトランジスタ、47 キャパシタ、48 対向電極、49〜59 インバータ、61,73 遅延回路、63 AND回路、65 OR回路、67,69 レベル変換回路、71 RASバッファ、75,77 クロック制御回路、79 昇圧電位発生ユニット、81 BLIポンプ、83 WLポンプ、85 外部電源電位ディテクタ、87 レベルシフタ、91ダウンコンバータ、95 Vbb制御クロック発生回路、97,99 N+ 拡散領域、101 ゲート、103 Pウェル、105 P型基板、107 チャネル、109 Nウェル。
Claims (4)
- 内部電位ノードに内部電位を発生する内部電位発生回路であって、
前記内部電位ノードに電荷を注入することにより、前記内部電位を発生する第1のチャージポンピング手段と、
前記内部電位ノードに電荷を注入することにより、前記内部電位を発生する第2のチャージポンピング手段とを備え、
前記第1のチャージポンピング手段は、
第1の電源電位が与えられる第1の入力ノードと、
前記第1の入力ノードの電位変化に応答して、その電位が変化する第1の中間ノードと、
前記第1の入力ノードと、前記第1の中間ノードとの間に接続される第1の容量手段と、
前記第1の中間ノードから前記内部電位ノードに電荷を注入する第1の注入手段と、
前記第1の中間ノードに前記第1の電源電位を供給する第1の供給手段とを含み、
前記第2のチャージポンピング手段は、
第2の電源電位が与えられる第2の入力ノードと、
前記第2の入力ノードの電位変化に応答して、その電位が変化する第2の中間ノードと、
前記第2の入力ノードと、前記第2の中間ノードとの間に接続される第2の容量手段と、
前記第2の中間ノードから前記内部電位ノードに電荷を注入する第2の注入手段と、
前記第2の中間ノードに前記第1の電源電位を供給する第2の供給手段とを含み、
前記内部電位発生回路は、
前記第1の入力ノードの電位と、前記第2の入力ノードの電位とをイコライズする第1のイコライズ手段と、
前記第1の中間ノードの電位と、前記第2の中間ノードの電位とをイコライズする第2のイコライズ手段とをさらに備え、
前記第1の注入手段と、前記第2の注入手段とは、交互に、前記内部電位ノードへ電荷を注入し、
前記第1の注入手段からの電荷の注入および前記第2の供給手段からの前記第1の電源電位の供給の後に、
前記第2のイコライズ手段によるイコライズを行なってから、
前記第1のイコライズ手段によりイコライズが開始されるとともに、前記第2の注入手段による電荷の注入および前記第1の供給手段による前記第1の電源電位の供給が行なわれ、
その後、前記第2のイコライズ手段によりイコライズが開始され、
該第2のイコライズ手段によるイコライズの開始後も前記第1のイコライズ手段によるイコライズは継続して行なわれ、
前記第1および第2のイコライズ手段によるイコライズの終了後に、前記第1の注入手段による電荷の注入および前記第2の供給手段による前記第1の電源電位の供給が開始される、内部電位発生回路。 - 前記内部電位発生回路は、
前記第1の中間ノードの電位と、前記第2の中間ノードの電位とをイコライズする第2のイコライズ手段をさらに備え、
前記第2の注入手段による電荷の注入および前記第1の供給手段による前記第1の電源電位の供給が開始された後であって、前記第1のイコライズ手段によるイコライズの終了後に、前記第2のイコライズ手段によるイコライズが行なわれ、
その後に、前記第1の注入手段による電荷の注入および前記第2の供給手段による前記第1の電源電位の供給が開始される、請求項1に記載の内部電位発生回路。 - 前記第1の注入手段は、第1のトランジスタを含み、
その第1のトランジスタのオン/オフは、前記第1の電源電位と前記第2の電源電位との電位差の絶対値より大きい振幅を有する第1のパルス信号によって制御され、
前記第2の注入手段は、第2のトランジスタを含み、
その第2のトランジスタのオン/オフは、前記第1の電源電位と前記第2の電源電位との電位差の絶対値より大きい振幅を有する第2のパルス信号によって制御される、請求項1に記載の内部電位発生回路。 - 前記第1の注入手段は、ダイオードであり、そのカソードは、前記内部電位ノードに接続され、そのアノードは前記第1の中間ノードに接続され、
前記第1の供給手段は、ダイオードであり、そのカソードは、前記第1の中間ノードに接続され、そのアノードは、前記第1の電源電位を有するノードに接続され、
前記第2の注入手段は、ダイオードであり、そのカソードは、前記内部電位ノードに接続され、そのアノードは前記第2の中間ノードに接続され、
前記第2の供給手段は、ダイオードであり、そのカソードは、前記第2の中間ノードに接続され、そのアノードは、前記第1の電源電位を有するノードに接続される、請求項1に記載の内部電位発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03976896A JP3998278B2 (ja) | 1996-02-27 | 1996-02-27 | 内部電位発生回路 |
US08/942,485 US5936459A (en) | 1996-02-27 | 1997-10-02 | Internal potential generating circuit and boosted potential generating unit using pumping operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03976896A JP3998278B2 (ja) | 1996-02-27 | 1996-02-27 | 内部電位発生回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007009458A Division JP4628375B2 (ja) | 2007-01-18 | 2007-01-18 | 昇圧電位発生ユニット |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09231752A JPH09231752A (ja) | 1997-09-05 |
JP3998278B2 true JP3998278B2 (ja) | 2007-10-24 |
Family
ID=12562121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03976896A Expired - Fee Related JP3998278B2 (ja) | 1996-02-27 | 1996-02-27 | 内部電位発生回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5936459A (ja) |
JP (1) | JP3998278B2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW423162B (en) | 1997-02-27 | 2001-02-21 | Toshiba Corp | Power voltage supplying circuit and semiconductor memory including the same |
JPH1173769A (ja) | 1997-08-27 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置 |
JP2000123575A (ja) * | 1998-10-20 | 2000-04-28 | Nec Corp | 内部昇圧回路 |
DE19924568B4 (de) | 1999-05-28 | 2014-05-22 | Qimonda Ag | Ladungspumpe |
JP2001078437A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | ポンプ回路 |
US6256251B1 (en) * | 2000-08-14 | 2001-07-03 | Elite Semiconductor Memory Technology Inc. | Circuit with variable voltage boosting ratios in a memory device |
US6249446B1 (en) * | 2000-08-23 | 2001-06-19 | Intersil Americas Inc. | Cascadable, high efficiency charge pump circuit and related methods |
JP3726041B2 (ja) | 2001-07-24 | 2005-12-14 | エルピーダメモリ株式会社 | 昇圧回路およびその駆動方法 |
US7109961B2 (en) * | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
ITMI20021486A1 (it) * | 2002-07-05 | 2004-01-05 | St Microelectronics Srl | Dispositivo elevatore di tensione e sistema di memoria |
CA2404185A1 (en) * | 2002-09-19 | 2004-03-19 | Claude Mercier | Circuit for a lossless capacitive pump |
TWI309831B (en) | 2002-09-25 | 2009-05-11 | Semiconductor Energy Lab | Clocked inverter, nand, nor and shift register |
TWI267863B (en) * | 2004-04-12 | 2006-12-01 | Samsung Electronics Co Ltd | High voltage generating circuit preserving charge pumping efficiency |
US7602215B2 (en) | 2004-06-14 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and semiconductor display device |
US7688107B2 (en) * | 2005-04-19 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, display device, and electronic device |
EP1895646A1 (en) * | 2006-09-01 | 2008-03-05 | STMicroelectronics (Research & Development) Limited | Improvements in or relating to charge pumps |
JP5259505B2 (ja) | 2009-06-26 | 2013-08-07 | 株式会社東芝 | 半導体記憶装置 |
IT1396759B1 (it) * | 2009-09-18 | 2012-12-14 | St Microelectronics Rousset | Pompa di carica ad aggancio con circuito di equalizzazione |
US9564794B2 (en) * | 2013-12-04 | 2017-02-07 | Broadcom Corporation | System, apparatus, and method for a ping-pong charge pump |
US10348192B1 (en) * | 2017-12-20 | 2019-07-09 | Micron Technology, Inc. | Electronic device with a charge recycling mechanism |
US10211724B1 (en) | 2017-12-20 | 2019-02-19 | Micron Technology, Inc. | Electronic device with an output voltage booster mechanism |
US10312803B1 (en) | 2017-12-20 | 2019-06-04 | Micron Technology, Inc. | Electronic device with a charging mechanism |
US11594959B1 (en) * | 2021-10-29 | 2023-02-28 | Texas Instruments Incorporated | Switched capacitor circuit with passive charge recycling |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4736121A (en) * | 1985-09-10 | 1988-04-05 | Sos Microelettronica S.p.A. | Charge pump circuit for driving N-channel MOS transistors |
US5003197A (en) * | 1989-01-19 | 1991-03-26 | Xicor, Inc. | Substrate bias voltage generating and regulating apparatus |
US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
-
1996
- 1996-02-27 JP JP03976896A patent/JP3998278B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-02 US US08/942,485 patent/US5936459A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09231752A (ja) | 1997-09-05 |
US5936459A (en) | 1999-08-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060407 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070731 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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