JPH087571A - ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】入力信号を低振幅化して入力信号の遷移時間を
高速化し、低振幅動作の入力信号を入力しても貫通電流
が流れず、低消費電力のゲート回路及びそれを用いた半
導体集積回路装置の提供にある。 【構成】入力信号がｎＭＯＳのパストランジスタを介し
て供給され、前記入力信号を第１のｎＭＯＳトランジス
タのゲートに入力すると共に、第２のｎＭＯＳトランジ
スタを介して前記第１のｎＭＯＳトランジスタと相補動
作する第１のｐＭＯＳトランジスタのゲートに入力し、
前記第１のｐＭＯＳトランジスタのゲートは、さらに第
２のｐＭＯＳトランジスタを介して電源電位に接続さ
れ、前記第２のnMOSトランジスタのゲートは電源電位に
接続され、前記第２のｐＭＯＳトランジスタのゲートは
前記第１のｎＭＯＳトランジスタのドレインと前記第１
のｐＭＯＳトランジスタのドレインが共通接続された信
号によって制御されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置の低
振幅動作の信号によって低消費電力で高速に動作するゲ
ート回路に関し、特に、高速，高集積を達成する半導体
記憶装置又は半導体記憶回路装置及びこれらの回路又は
装置を有してなる情報処理装置に関する。

【０００２】

【従来の技術】第１の従来の技術として、特開昭61−29
3018号や特開昭62−186613号がある。図１８に、第１の
従来技術の概略図を示す。

【０００３】この第１の従来技術によると、ＰＭＯＳト
ランジスタ（以下、単にＰＭＯＳという)１８１０は、
ＮＭＯＳトランジスタ（以下、単にＮＭＯＳという)１
８０６の出力信号１８０９がHighレベルである時、つま
り、（電源電位)−(ＮＭＯＳのスレッシュホールド電
圧）である時、インバータ１８１２の貫通電流を防止
し、出力信号１８１３の電位を安定させている。

【０００４】第２の従来技術として、特開昭62−32722
号，特開昭63−5172号がある。

【０００５】図１９，図２０に、第２の従来技術の概略
図を示す。

【０００６】この第２の従来技術の図１９によると、Ｐ
ＭＯＳ Ｑ３は、入力信号１９０１がハイレベルの時、
ＰＭＯＳ Ｑ１を駆動するためにゲートに端子１９０５
から信号が印加され、Ｑ１を駆動するトランジスタであ
る。また、入力信号がロウレベルの時、Ｑ３はオフとな
り、Ａ点のハイレベルをＱ１のゲートに印加することな
くＮＭＯＳ Ｑ２のゲートに印加するように動作する。
このようにして、Ｑ１，Ｑ２のスイッチング速度を高速
にしている。

【０００７】同様に、図２０によると、入力信号１９０
１がハイレベルの時、点Ａのレベルはロウレベルであ
り、ＮＭＯＳ Ｑ１２はオフ状態であり、ＮＭＯＳ Ｑ
１４はオン状態であるので点Ｂのレベルもロウレベルで
ある。そのため、ＰＭＯＳＱ１３はオン状態になり、Ｎ
ＭＯＳ Ｑ１１を駆動する。ロウレベルの時、点Ａはハ
イレベルであり、ＮＭＯＳ Ｑ１４，ＰＭＯＳ Ｑ１３
及びＮＭＯＳ Ｑ11がオフ状態になり、ＮＭＯＳ Ｑ１
２がオン状態になって出力信号はロウレベルになる。こ
のとき、Ｑ１１，Ｑ１３及びＱ１４が全てオフ状態なの
で、２００３からの電流はほとんど流れない。

【０００８】つまり、Ｑ１４は、プルダウン回路とプル
アップ回路をスイッチングするスイッチング素子として
機能する。

【０００９】また、第３の従来技術として、従来の半導
体記憶装置では、ＣＭＯＳゲートアレイＬＳＩに使用さ
れているメモリセル回路として、１Ｗ−１Ｒ（１ポート
書き込み−１ポート読み出し）のメモリに使われるも
の、或いは２Ｗ−２Ｒ（２ポート書き込み−２ポート読
み出し）のメモリに使われるものが知られている。前者
のものは、データ記憶部がＣＭＯＳインバータとクロッ
クドインバータで構成され、データ記憶部のデータ書き
込み側が一対のトランスファゲートを介してライトデー
タ線に接続され、データ読み出し側がクロックドインバ
ータを介してリードデータ線に接続されている。各クロ
ックドインバータは２個のＰＭＯＳトランジスタと２個
のＮＭＯＳトランジスタで構成されており、メモリセル
回路全体は６個のＰＭＯＳトランジスタと６個のＮＭＯ
Ｓトランジスタで構成されている。一方、後者のもの
は、データ記憶部が一対のクロックドインバータで構成
されており、データ記憶部のデータ書き込み側が一対の
書き込み用トランスファゲートを介してそれぞれライト
データ線に接続され、データ記憶部のデータ読み出し側
が読み出し用クロックドインバータを介してそれぞれリ
ードデータ線に接続されている。各クロックドインバー
タは２個のＰＭＯＳトランジスタと２個のＮＭＯＳトラ
ンジスタで構成され、トランスファゲートは１個のＰＭ
ＯＳトランジスタと１個のＮＭＯＳトランジスタで構成
されている。そしてメモリセル回路全体は、１０個のＰ
ＭＯＳタランジスタと１０個のＮＭＯＳトランジスタで
構成されている。

【００１０】

【発明が解決しようとする課題】上記第１の従来技術に
よれば、ｎＭＯＳトランジスタ１８０６の出力信号１８
０９の電位がHighレベルの場合、ｐＭＯＳトランジスタ
１８１０による帰還がかかるまでの間、インバータ１８
１２に貫通電流が流れるという問題があった。

【００１１】つまり、ｎＭＯＳトランジスタ１８０６の
出力信号１８０９のHighレベルが、電源電位よりｎＭＯ
Ｓトランジスタ１８０６のスレッシュホールド電圧分下
がっている為である。

【００１２】また、この第１の従来技術によれば、ｎＭ
ＯＳトランジスタ１８０６の出力信号１８０９の電位を
HighレベルからLow レベルへ遷移させる場合、電源電位
から接地電位まで電位を変化させなければならず、中間
電位（電源電位からｎＭＯＳトランジスタ１８０６のス
レッシュホールド電圧分下がった電位）のHighレベルか
ら接地電位へ変化させる時間より遅くなるという問題が
あった。

【００１３】これは、インバータ１８１２の貫通電流を
防止する為に付加したｐＭＯＳトランジスタ１８１０に
よる弊害である。

【００１４】第２の従来技術は、本来、本発明の回路と
は異なり、低電圧動作のＣＭＯＳ回路で高電圧の回路を
駆動して高電圧信号を発生するための回路である。

【００１５】これによれば、異なる２種類以上の電源電
圧を備えなければならず、電源供給系が複雑になるとい
う問題があった。

【００１６】また、上記第２の従来技術では、Ａ点の信
号をＱ４，Ｑ５で構成する相補回路で駆動し、Ａ点の電
位が電源電圧と同じ振幅動作をしている。そのため、Ｑ
４，Ｑ５で構成される相補回路は、Ａ点の充放電電流を
小さくするという点で低消費電力化の効果がない。ま
た、Ａ点の動作振幅が電源電圧と同じであるため、信号
の低振幅化による高速化の効果がない。さらに、入力信
号１９０１がHighレベルの場合、Ｒ１，Ｑ３，Ｑ４及び
Ｒ１，Ｑ１４，Ｑ４を介して直流電流が流れ、消費電力
が大きくなるという問題があった。

【００１７】上記第３の従来技術では、メモリセル回路
を構成するのに、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタをそれぞれ６個あるいは１０個使用しているの
で、例えば２連のＰＭＯＳトランジスタと２連のＮＭＯ
Ｓトランジスタの２ペアでベーシックセル（基本セル）
を構成（８個のトランジスタ）した場合、前者のものは
最低１.５ＢＣ（ベーシックセル）必要となり、後者の
ものは最低２.５ＢＣ必要となり、メモリセル回路の面
積が大きくなる。またリードデータ線には１メモリセル
毎に読み出し用クロックドインバータが接続されている
ので、リードデータ線にはクロックドインバータのＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタの二つのトラ
ンジスタのドレイン容量が付加され、リードデータ線の
負荷容量が大きくなってメモリのアクセス時間が遅くな
るという問題点がある。

【００１８】本発明の目的は、単一電源で動作する半導
体集積回路に於いて、低振幅動作の入力信号を受けても
貫通電流が流れず、低消費電力で動作する半導体集積回
路を提供することにある。

【００１９】さらに、入力信号を低振幅化することで、
入力信号の遷移時間を高速化し、前記入力信号を駆動す
るドライバ回路の電力消費を抑えた半導体集積回路装置
の提供にある。

【００２０】本発明の別の目的は、ゲートアレイやエン
ベデッドアレイ等のマスタスライス型ＬＳＩ用のメモリ
密度が高く、高速，低消費電力の半導体記憶装置を提供
することにある。

【００２１】本発明の他の目的は、データ線に付加され
る付加容量を低減することができる半導体集積回路装
置、さらに半導体記憶装置の提供にある。

【００２２】

【課題を解決するための手段】本発明の特徴は、前記入
力信号を第１のｎＭＯＳトランジスタのゲートに入力す
ると共に、第２のｎＭＯＳトランジスタを介して前記第
１のｎＭＯＳトランジスタと相補動作する第１のｐＭＯ
Ｓトランジスタのゲートに入力し、前記第１のｐＭＯＳ
トランジスタのゲートは、さらに第２のｐＭＯＳトラン
ジスタを介して電源電位に接続され、前記第２のｎＭＯ
Ｓトランジスタのゲートは電源電位に接続され、前記第
２のｐＭＯＳトランジスタのゲートは前記第１のｎＭＯ
Ｓトランジスタのドレインと前記第１のｐＭＯＳトラン
ジスタのドレインが共通接続された信号によって制御さ
れることにある。

【００２３】さらに、メモリへ適用した場合の本発明の
他の特徴は、読み出しポートはシングルエンドとし、読
み出しワード線のレベルによって、オン，オフするスイ
ッチはクロックドインバータではなく、ｎＭＯＳあるい
はｐＭＯＳの単一トランジスタを有することにある。

【００２４】また、読み出し用のスイッチがｎＭＯＳ等
の単一トランジスタとなるので、読み出し時の誤書き込
みを防止するために、メモリセルの記憶部を構成するゲ
ート回路のうち、リードデータ線を駆動するゲート回路
の電流駆動力を上げたものである。書き込みポートにつ
いては、差動書き込み、あるいはシングルエンド書き込
みである。また、読み出し用のスイッチがｎＭＯＳ等の
単一トランジスタであるので、リードデータ線がフル振
幅しないが、リードデータ線の信号を受ける回路でリー
ク電流が流れないように、自身の出力信号を帰還し、プ
ルアップＭＯＳを制御する受信回路を備える。メモリセ
ル回路に使用するトランジスタ数は、ゲートアレイの基
本セルを用いて構成するメモリ、即ち、メタライズドメ
モリの場合には、無駄な余りが出ないようにｐＭＯＳと
ｎＭＯＳトランジスタの数を等しくする。

【００２５】前記目的を達成するために、本発明は、読
み出しポートをシングルエンドとしたものとして、複数
の半導体素子により複数のインバータ回路を構成し各イ
ンバータ回路が互いに接続されてデータ記憶用の閉ルー
プを構成するデータ記憶部と，データ記憶部とライトデ
ータ線とを結ぶライトデータ伝送路を構成しこのライト
データ伝送路を書き込み信号に応答して開閉するデータ
入力部と，データ記憶部とリードデータ線とを結ぶリー
ドデータ伝送路を構成しこのリードデータ伝送路を読み
出し信号に応答して開閉するデータ出力部と，書き込み
信号に応答してデータ書き込み時にデータ記憶部の閉ル
ープを開きデータ書き込み後にはデータ記憶部の閉ルー
プを閉じるループ制御部とを備え、前記データ出力部は
単一のMOSFETで構成されている半導体集積回路装置を構
成したものである。

【００２６】また書き込みポートをシングルエンドとし
たものとして、複数の半導体素子により複数のインバー
タ回路を構成し各インバータ回路が互いに接続されてデ
ータ記憶用の閉ループを構成するデータ記憶部と，デー
タ記憶部とライトデータ線とを結ぶライトデータ伝送路
を構成しこのライトデータ伝送路を書き込み信号に応答
して開閉するデータ入力部と，データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成しこのリード
データ伝送路を読み出し信号に応答して開閉するデータ
出力部と，書き込み信号に応答してデータ書き込み時に
データ記憶部の閉ループを開きデータ書き込み後にはデ
ータ記憶部の閉ループを閉じるループ制御部とを備え、
前記データ入力部は単一のMOSFETで構成されている半導
体集積回路装置を構成したものである。

【００２７】前記各半導体集積回路装置を構成するに際
して、データ入力部とデータ出力部をそれぞれ単一のMO
SFETで構成すれば、読み出しポート及び書き出しポート
をそれぞれシングルエンドとすることができる。

【００２８】次に、差動書き込みを考慮したものとし
て、複数の半導体素子により複数のインバータ回路を構
成し各インバータ回路が互いに接続されてデータ記憶用
の閉ループを構成するデータ記憶部と，データ記憶部と
複数のライトデータ線とをそれぞれ結ぶライトデータ伝
送路群を構成し各ライトデータ伝送路を書き込み信号に
応答して開閉する複数のデータ入力部と，データ記憶部
とリードデータ線とを結ぶリードデータ伝送路を構成し
このリードデータ伝送路を読み出し信号に応答して開閉
するデータ出力部とを備え、前記データ出力部は単一の
MOSFETで構成されている半導体集積回路装置を構成した
ものである。この装置を構成する場合、データ入力部を
単一のMOSFETで構成したり、あるいはデータ入力部とデ
ータ出力部をそれぞれ単一のMOSFETで構成することもで
きる。

【００２９】次に、２ポート書き込み及び２ポート読み
出しを考慮したものとして、複数の半導体素子により複
数のインバータ回路を構成し各インバータ回路が互いに
接続されてデータ記憶用の閉ループを構成するデータ記
憶部と，データ記憶部とライトデータ線とを結ぶ複数の
ライトデータ伝送路を構成し各ライトデータ伝送路を書
き込み信号に応答してそれぞれ開閉する複数のデータ入
力部と，データ記憶部とリードデータ線とを結ぶ複数の
リードデータ伝送路を構成し各リードデータ伝送路を読
み出し信号に応答してそれぞれ開閉する複数のデータ出
力部と，書き込み信号に応答してデータ書き込み時にデ
ータ記憶部の閉ループを開きデータ書き込み後にはデー
タ記憶部の閉ループを閉じるループ制御部とを備え、前
記各データ出力部は単一のMOSFETで構成されている半導
体集積回路装置を構成したものである。この装置を構成
する場合、各データ入力部を単一のMOSFETで構成した
り、各データ入力部と各データ出力部を単一のMOSFETで
構成したりすることもできる。

【００３０】前記各装置を構成するに際しては、データ
記憶部のインバータ回路のうちデータ読み出し時にデー
タ出力部を介してリードデータ線に接続されるインバー
タ回路は他方のインバータ回路よりも出力インピーダン
スが小さいもので構成されていることが望ましい。

【００３１】また前記各装置を構成するに際しては、デ
ータ記憶部を１ビット分のデータ記憶エリアとして複数
ビット分のデータ記憶部を備えていると共に、各データ
記憶部のデータの入出に関連する各部を複数ビット分備
え、リードデータ線に接続されたMOSFET群は、相隣接す
る一対のMOSFET毎に分割され、各対のMOSFETの出力端子
がそれぞれリードデータ線に近接した共用領域に形成さ
れていることが望ましい。

【００３２】次に、複数ビット分のメモリ回路を構成す
るとともに読み出しポートがシングルエンドとしたもの
として、複数の半導体素子により複数のインバータ回路
を構成し各インバータ回路が互いに接続されてデータ記
憶用の閉ループを構成するデータ記憶部と，データ記憶
部とライトデータ線とを結ぶライトデータ伝送路を構成
し書き込み信号に応答してデータ書き込み時にライトデ
ータ伝送路を開きデータ書き込み後にはライトデータ伝
送路を閉じるデータ入力部と，データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成し読み出し信
号に応答してリードデータ伝送路を開きデータ読み出し
後にはリードデータ伝送路を閉じるデータ出力部と，書
き込み信号に応答してデータ書き込み時にデータ記憶部
の閉ループを開きデータ書き込み後にはデータ記憶部の
閉ループを閉じるループ制御部とを１ビット分として複
数ビット分備え、前記データ記憶部，データ入力部，デ
ータ出力部及びループ制御部はそれぞれMOSFETで構成さ
れ、且つ前記データ出力部は単一のMOSFETで構成されて
いる半導体集積回路装置を構成したものである。この装
置を構成する場合、データ入力部を単一のMOSFETで構成
したり、データ入力部とデータ出力部をそれぞれ単一の
MOSFETで構成したりすることもできる。

【００３３】次に、複数ビット分のメモリを構成すると
ともに差動書き込みを考慮したものとして、複数の半導
体素子により複数のインバータ回路を構成し各インバー
タ回路が互いに接続されてデータ記憶用の閉ループを構
成するデータ記憶部と，データ記憶部と複数のライトデ
ータ線とを結ぶライトデータ伝送路群を構成し書き込み
信号に応答してデータ書き込み時に各ライトデータ伝送
路を開きデータ書き込み後には各ライトデータ伝送路を
閉じる複数のデータ入力部と，データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成し読み出し信
号に応答してリードデータ伝送路を開きデータ読み出し
後にはリードデータ伝送路を閉じるデータ出力部とを１
ビット分として複数ビット分備え、前記データ記憶部，
データ入力部及びデータ出力部はそれぞれMOSFETで構成
され、且つ前記データ出力部は単一のMOSFETで構成され
ている半導体集積回路装置を構成したものである。この
装置を構成する場合、データ入力部を単一のMOSFETで構
成したり、データ入力部とデータ出力部をそれぞれ単一
のMOSFETで構成したりすることもできる。

【００３４】次に、複数ビット分のメモリを構成すると
ともに、２ポート書き込み及び２ポート読み出しを考慮
したものとして、複数の半導体素子により複数のインバ
ータ回路を構成し各インバータ回路が互いに接続されて
データ記憶用の閉ループを構成するデータ記憶部と，デ
ータ記憶部とライトデータ線とを結ぶ複数のライトデー
タ伝送路を構成し書き込み信号に応答してデータ書き込
み時に各ライトデータ伝送路をそれぞれ開きデータ書き
込み後には各ライトデータ伝送路を閉じる複数のデータ
入力部と，データ記憶部とリードデータ線とを結ぶ複数
のリードデータ伝送路を構成し読み出し信号に応答して
各リードデータ伝送路をそれぞれ開きデータ読み出し後
には各リードデータ伝送路をそれぞれ閉じる複数のデー
タ出力部と，書き込み信号に応答してデータ書き込み時
にデータ記憶部の閉ループを開きデータ書き込み後には
データ記憶部の閉ループを閉じるループ制御部とを１ビ
ット分として複数ビット分備え、前記データ記憶部，各
データ入力部，各データ出力部及びループ制御部はそれ
ぞれMOSFETで構成され、且つ前記各データ出力部は単一
のMOSFETで構成されている半導体集積回路装置を構成し
たものである。この装置を構成する場合、各データ入力
部を単一のMOSFETで構成したり、各データ入力部と各デ
ータ出力部をそれぞれ単一のMOSFETで構成したりするこ
ともできる。複数ビット分のメモリを考慮した装置を構
成するに際しては、データ記憶部のインバータ回路のう
ちデータ読み出し時にデータ出力部を介してリードデー
タ線に接続されるインバータ回路は他方のインバータ回
路よりも出力インピーダンスが小さいもので構成されて
いることが望ましい。

【００３５】複数ビット分のメモリを考慮した装置を構
成するに際しては、データ記憶部のインバータ回路のう
ちデータ読み出し時にデータ出力部を介してリードデー
タ線に接続されるインバータ回路は複数のＰ型MOSFETと
単一のＮ型MOSFETから構成され、各Ｐ型MOSFETが互いに
並列接続されていることが望ましい。

【００３６】また複数ビット分のメモリを考慮した装置
を構成するに際しては、リードデータ線に接続されたMO
SFET群は、相隣接する一対のMOSFET毎に分割され、各対
のMOSFETの出力端子がそれぞれリードデータ線に近接し
た共用領域に形成されていることが望ましい。

【００３７】更に、複数ビット分のメモリを考慮した装
置を構成するに際しては、リードデータ線とリードデー
タ出力端子との間にリードデータ線の信号のレベルを変
換してリードデータ出力端子へ出力するレベルシフト部
を備え、前記レベルシフト部は、リードデータ線とリー
ドデータ出力端子との間に挿入されてインバータ回路を
構成する第１のＰ型MOSFET及び第１のＮ型MOSFETと、第
１のＰ型MOSFETのゲートとリードデータ線との間にソー
ス・ドレインパスが形成されてゲート電源端子に接続さ
れた第２のＮ型MOSFETと，電源端子と第１のＰ型MOSFET
のゲートとの間にソース・ドレインパスが形成されてゲ
ートが接地された第２のＰ型MOSFETと，第１のＰ型MOSF
ETのゲートと第２のＰ型MOSFETのソース・ドレインパス
との間にソース・ドレインパスが形成されてゲートがリ
ードデータ出力端子に接続された第３のＰ型MOSFETとか
ら構成され、第１のＮ型MOSFETのゲートがリードデータ
線に接続され、第１のＮ型MOSFETのソース・ドレインパ
スの一部が接地され、第１のＰ型MOSFETのソース・ドレ
インパスの一部が電源端子に接続されていることが望ま
しい。

【００３８】

【作用】上記第１の特徴によれば、入力信号がLow レベ
ルの場合、第１のｎＭＯＳトランジスタはゲートがLow
レベルとなりオフする。同時に、入力信号は第２のnMOS
トランジスタを介して第１のｐＭＯＳトランジスタのゲ
ートに供給され、第１のｐＭＯＳトランジスタはオンす
る。これにより、第２のｐＭＯＳトランジスタのゲート
信号である、第１のｎＭＯＳトランジスタと第１のｐＭ
ＯＳトランジスタの共通接続されたドレインの電位はHi
ghレベルへ遷移し、第２のｐＭＯＳトランジスタはオフ
する。ただし、この場合は、第１のｐＭＯＳトランジス
タのゲート電位をLow レベルへ遷移させる場合のインピ
ーダンスが第２のｐＭＯＳトランジスタのインピーダン
スより十分小さいことが条件となる。

【００３９】入力信号がHighレベルの場合、第１のｎＭ
ＯＳトランジスタはゲートがHighレベルのためオンす
る。同時に、入力信号は第２のｎＭＯＳトランジスタを
介して第１のｐＭＯＳトランジスタのゲートに供給され
るが、電位が電源電位まで上昇しないため第１のｐＭＯ
Ｓトランジスタは完全にはオフしない。しかし、第１の
ｎＭＯＳトランジスタと第１のｐＭＯＳトランジスタの
共通接続されたドレインがLow レベルへ近づくと、第２
のｐＭＯＳトランジスタにより帰還回路が働き、第１の
ｐＭＯＳトランジスタはゲート電位が電源電位まで上昇
しオフする。

【００４０】上述の入力信号のHighレベルが中間電位の
場合でも、直流的に貫通電流の流れない低消費電力で動
作する半導体集積回路を実現することができる。

【００４１】また、入力信号を低振幅化することで、入
力信号を駆動するドライバ回路の消費電力を小さくする
と同時に高速化を図ることができる。

【００４２】これらの効果は入力信号の負荷容量が大き
いほど顕著に現れる。

【００４３】また、第２の特徴によれば、メモリの構成
を読み出しポートをシングルエンドとし、読み出しワー
ド線のレベルによって、オン，オフするスイッチをクロ
ックドインバータではなく、ｎＭＯＳあるいはｐＭＯＳ
の単一トランジスタとすることによって、メモリセル回
路を構成するトランジスタ数を減らすことができると共
に、リードデ−タ線に付加される負荷容量が減り、高速
アクセスが可能となる。

【００４４】また、読み出し用のスイッチがｎＭＯＳ等
の単一トランジスタとなり、読み出し時に、リードデー
タ線の電位がメモリセルに影響を与えるが、メモリセル
の記憶部を構成するゲート回路のうち、リードデータ線
を駆動するゲート回路の電流駆動力を上げることによっ
て、読み出し時の誤書き込みを防止できる。書き込みポ
ートについては、差動書き込み、あるいはシングルエン
ド書き込みで書き込み可能である。

【００４５】メモリセル回路に使用するトランジスタ数
は、ゲートアレイの基本セルを用いて構成するメモリ、
即ち、メタライズドメモリの場合には、メモリセル回路
を構成するｐＭＯＳとｎＭＯＳトランジスタの数を等し
くすることによって、基本セルのＭＯＳトランジスタを
余らすことなく有効に構成できる。

【００４６】上記した本発明によれば、読み出しポート
をシングルエンドとするために、データ出力部を単一の
MOSFETで構成したり、書き込みポートをシングルエンド
とするために、データ入力部を単一のMOSFETで構成した
りしているので、メモリセル回路を構成するトランジス
タの数を減らすことができるとともに、リードデータ線
あるいはライトデータ線に付加される負荷容量を低減す
ることができ、高速アクセスが可能となる。

【００４７】また、読み出しポートを単一のMOSFETで構
成した場合、データの読み出し時にリードデータ線の電
位がメモリセルに影響を与えるが、データ記憶部を構成
するインバータのうちリードデータ線を駆動するインバ
ータには電流駆動力を上げるための構成として、他方の
インバータよりも出力インピーダンスが小さいものを用
いたり、ＣＭＯＳインバータのうちＰMOSFETを互いに並
列接続しているため、読み出し時にデータ線の電位によ
ってインバータの値が反転するのを防止することがで
き、読み出し時の誤書き込みを防止することができる。
更に差動書き込みを考慮した装置のときには、各書き込
みポートからデータを書き込むことができる。更にメタ
ライズドメモリを構成する場合、メモリセル回路を構成
するPMOSとＮＭＯＳトランジスタの数をそれぞれ等しく
することによって基本セルのＭＯＳトランジスタを余す
ことなく有効に活用することができる。

【００４８】

【実施例】以下、本発明の実施例について図面を用いて
説明する。図中、同一部分には同一番号を付してある。

【００４９】図１(Ａ)は本発明の第１の実施例である。

【００５０】図中、１１０はパストランジスタロジック
の一例である。パストランジスタロジック１１０は、ｎ
ＭＯＳトランジスタ１１５，１１６により２入力セレク
タを構成している。１１１，１１２は入力信号、１１
３，１１４は制御信号である。１２０は本発明の半導体
集積回路である。１２１は入力信号、１２２，１２３は
ｎＭＯＳトランジスタである。１２４，１２５はｐＭＯ
Ｓトランジスタである。１２６は半導体集積回路１２０
の出力信号、１２７はｐＭＯＳトランジスタ１２４のゲ
ート信号、ＶＤＤは電源電位、ＶＳＳは接地電位であ
る。

【００５１】次に図１(Ａ)の動作について説明する。

【００５２】パストランジスタロジック１１０の制御信
号１１３がHighレベルで１１４がLow レベルの場合を考
える。入力信号１１１の信号は、ｎＭＯＳトランジスタ
１１５を介し半導体集積回路１２０の入力信号１２１へ
伝えられる。

【００５３】パストランジスタロジック１１０の入力信
号１１１がLow レベル（接地電位）の場合、ｎＭＯＳト
ランジスタ１２２はオフする。ｐＭＯＳトランジスタ１
２４のゲート信号１２７の電位は、ｎＭＯＳトランジス
タ１２３を介してLow レベルへ遷移する。これにより、
ｐＭＯＳトランジスタ１２４ががオンし、出力信号１２
６がHighレベルへ遷移する。さらに、出力信号１２６を
ゲート信号とするｐＭＯＳトランジスタ１２５はオフ状
態へ遷移し、それにともなってｐＭＯＳトランジスタ１
２４のゲート信号１２７は完全に接地電位となる。ただ
し、pMOSトランジスタ１２４のゲート信号１２７をLow
レベルへ遷移させるインピーダンスを、ｐＭＯＳトラン
ジスタ１２５のインピーダンスより十分小さくしておく
必要がある。

【００５４】この場合、ｎＭＯＳトランジスタ１２２と
ｐＭＯＳトランジスタ１２５は完全にオフしているた
め、半導体集積回路１２０に直流的な貫通電流は流れな
い。

【００５５】パストランジスタロジック１１０の入力信
号１１１がHighレベル(電源電位)の場合、半導体集積回
路１２０の入力信号１２１は電源電位からｎＭＯＳトラ
ンジスタ１１５のスレッシュホールド電圧分下がった電
位となる。この時、ｎＭＯＳトランジスタ１２２はオン
する。同時にｐＭＯＳトランジスタ１２４のゲート信号
１２７は、入力信号１２１と同電位まで上昇するため、
ｐＭＯＳトランジスタ１２４は完全にオフ状態とはなら
ず微小電流を流し続ける。この状態での出力信号１２６
はLow レベルとなり、ｐＭＯＳトランジスタ１２５がオ
ンし、ｐＭＯＳトランジスタ１２４はゲート信号１２７
が電源電位まで上昇することで完全にオフする。

【００５６】この場合、ｐＭＯＳトランジスタ１２４と
ｎＭＯＳトランジスタ１２３がオフしているため、半導
体集積回路１２０には直流的な貫通電流は流れない。

【００５７】図１(Ａ)に示す実施例によると、半導体集
積回路の入力信号のHighレベルを低振幅動作させても直
流的な貫通電流の流れない、低消費電力の半導体集積回
路を実現することができる。また、低振幅動作の入力信
号を駆動するドライバ回路を低消費電力で動作させるこ
とができる。

【００５８】図１(Ｂ)は、図１(Ａ)に示した回路の各ノ
ードの電圧振幅を示した図である。ＶＤＤは電源電位、
ＶＳＳは接地電位である。

【００５９】ノードＡのHighレベルは、ｎＭＯＳトラン
ジスタによりチャージされるため電源電位よりｎＭＯＳ
トランジスタのスレッシュホールド電圧(Ｖthn）分下が
った電位となる。また、Low レベルは、ｎＭＯＳトラン
ジスタによりディスチャージされるため接地電位とな
る。

【００６０】ノードＢのHighレベルは、ｐＭＯＳトラン
ジスタ１２５によりチャージされるため電源電位とな
り、Low レベルはｎＭＯＳトランジスタによりディスチ
ャージされるため接地電位となる。

【００６１】ノードＣは、ｐＭＯＳトランジスタ１２４
でチャージされ、ｎＭＯＳトランジスタ１２２でディス
チャージされるため、電源電位から接地電位まで振幅す
る。図２は本発明の第２の実施例である。

【００６２】図１(Ａ)の実施例１２０と異なる点は、入
力信号１２１をインバータ回路204により反転した信号
でｐＭＯＳトランジスタ１２５のゲートを制御している
点と、入力信号１２１とｐＭＯＳトランジスタ１２４の
ゲート間に設けたｎＭＯＳトランジスタ２０１のドレイ
ンとゲートを短絡した点である。

【００６３】インバータ回路２０４は、入力信号１２１
を反転し、ｐＭＯＳトランジスタ１２５のゲートを制御
している。入力信号１２１がLow レベルの場合、ｐＭＯ
Ｓトランジスタ１２５をオフし、ｐＭＯＳトランジスタ
１２４のゲート信号１２７の電位が速くLow レベルへ遷
移するように動作する。また、入力信号１２１がHighレ
ベルの場合、ｐＭＯＳトランジスタ１２５をオンし、ｐ
ＭＯＳトランジスタ１２４のゲート信号１２７の電位を
電源電位にチャージする。

【００６４】ｎＭＯＳトランジスタ２０１は、入力信号
１２１がLow レベルの場合、pMOSトランジスタ１２４の
ゲート信号を接地電位よりｎＭＯＳトランジスタ２０１
のスレッシュホールド電圧分上昇した電位までディスチ
ャージする。

【００６５】入力信号１２１がHighレベルの場合、ｐＭ
ＯＳトランジスタ１２５はオフする。

【００６６】上記以外は、図１(Ａ)に示す第１の実施例
と同様に動作する。

【００６７】図２に示す実施例によると、ｐＭＯＳトラ
ンジスタ１２５のオン，オフをインバータ回路２０４を
介して入力信号１２１から制御できるため、入力信号１
２１をLow レベルへ遷移させる場合ｐＭＯＳトランジス
タ１２５との競合がなくなり、図２に示す半導体集積回
路を高速に、図１(Ａ)に示す実施例よりさらに低消費電
力で動作させることができる。

【００６８】また、本実施例によれば、ｐＭＯＳトラン
ジスタ１２４のゲート信号１２７の電圧は、接地電位よ
りｎＭＯＳトランジスタ２０１のスレッシュホールド電
圧分上昇した電位から電源電位まで振幅する。

【００６９】これは、入力信号１２１がLow レベルの場
合、ｐＭＯＳトランジスタ１２４のゲート−ソース間電
圧を小さくし、ｐＭＯＳトランジスタ１２４の駆動力を
小さくする。

【００７０】図３は本発明の第３の実施例である。

【００７１】図２の実施例と異なる点は、ｎＭＯＳトラ
ンジスタ３０１のゲートをインバータ２０４の出力信号
で制御している点である。

【００７２】入力信号１２１がLow レベルの場合、イン
バータ２０４の出力はHighレベルとなり、ｐＭＯＳトラ
ンジスタ１２５はオフ、ｎＭＯＳトランジスタ３０１は
オンする。従って、ｐＭＯＳトランジスタ１２４のゲー
ト電位はLow レベルとなり、ｐＭＯＳトランジスタ１２
４はオンする。この場合、ｎＭＯＳトランジスタ122は
オフし、出力信号１２６をHighレベルにチャージする。

【００７３】入力信号１２１がHighレベルの場合、イン
バータ２０４の出力信号はLow レベルとなり、ｐＭＯＳ
トランジスタ１２５はオン、ｎＭＯＳトランジスタ３０
１はオフする。従って、ｐＭＯＳトランジスタ１２４の
ゲート電位は電源電位となり、ｐＭＯＳトランジスタ１
２４はオフする。この場合、ｎＭＯＳトランジスタ１２
２はオンし、出力信号１２６をLow レベルにディスチャ
ージする。

【００７４】図３に示す実施例によると、ｐＭＯＳトラ
ンジスタ１２５とｎＭＯＳトランジスタ３０１のゲート
が同一信号で制御されているため、ｐＭＯＳトランジス
タ１２５とｎＭＯＳトランジスタ３０１の同時オンを防
止できる。このため、入力信号１２１がLow レベルの場
合に、ＶＤＤからｐＭＯＳトランジスタ１２５，ｎＭＯ
Ｓトランジスタ３０１を介して流れる貫通電流を防止す
ることができる。図４は本発明の第４の実施例である。

【００７５】図２の実施例と異なる点は、入力信号１２
１とｐＭＯＳトランジスタ１２４のゲート間にダイオー
ド４０１を設けた点である。

【００７６】入力信号１２１がLow レベルの場合、ｐＭ
ＯＳトランジスタ１２４のゲート電位は、ダイオード４
０１を介してディスチャージされ、接地電位よりダイオ
ード４０１のビルトイン電圧分上昇した電位となる。

【００７７】入力信号１２１がHighレベルの場合、ｐＭ
ＯＳトランジスタ１２４のゲート電位は、ｐＭＯＳトラ
ンジスタ１２５により電源電位まで上昇する。

【００７８】上記以外は、図２に示す第２の実施例と同
様に動作する。

【００７９】図４に示す実施例によると、ｐＭＯＳトラ
ンジスタ１２４のゲート信号１２７の電圧は、接地電位
よりダイオード４０１のビルトイン電圧分上昇した電位
から電源電位まで振幅する。

【００８０】これは、図２に示す実施例と同様に、入力
信号１２１がLow レベルの場合pMOSトランジスタ１２４
のゲート−ソース間電圧を小さくし、ｐＭＯＳトランジ
スタ１２４の駆動力を小さくするものである。

【００８１】図５は本発明の第５の実施例である。

【００８２】図４の実施例と異なる点は、入力信号１２
１とｐＭＯＳトランジスタ１２４のゲート間にベース−
エミッタ間を短絡したＮＰＮバイポーラトランジスタ５
０１を設けた点である。

【００８３】入力信号１２１がLow レベルの場合、ｐＭ
ＯＳトランジスタ１２４のゲート電位は、ＮＰＮバイポ
ーラトランジスタ５０１を介してディスチャージされ、
接地電位よりＮＰＮバイポーラトランジスタ５０１のベ
ース−エミッタ間電圧分上昇した電位まで下がる。

【００８４】入力信号１２１がHighレベルの場合、ＮＰ
Ｎバイポーラトランジス５０１はオフし、ｐＭＯＳトラ
ンジスタ１２４のゲート電位はｐＭＯＳトランジスタ１
２５により電源電位まで上昇する。

【００８５】上記以外は、図４に示す第４の実施例と同
様に動作する。

【００８６】図５に示す実施例によると、ｐＭＯＳトラ
ンジスタ１２４のゲート信号１２７の電位は、接地電位
よりＮＰＮバイポーラトランジスタ５０１のベース−エ
ミッタ間電圧分上昇した電位から電源電位まで振幅す
る。

【００８７】これは、図４に示す実施例と同様に、入力
信号１２１がLow レベルの場合、ｐＭＯＳトランジスタ
１２４のゲート−ソース間電圧が小さくなり、ｐＭＯＳ
トランジスタ１２４の駆動力を小さくするものである。

【００８８】図６は本発明の第６の実施例である。

【００８９】図５の実施例と異なる点は、入力信号１２
１とｐＭＯＳトランジスタ１２４のゲート間にＰＮＰバ
イポーラトランジスタ６０１を設けた点である。

【００９０】入力信号１２１がLow レベルの場合、ｐＭ
ＯＳトランジスタ１２４のゲート電位は、ＰＮＰバイポ
ーラトランジスタ６０１を介してディスチャージされ、
接地電位よりＰＮＰバイポーラトランジスタ６０１のベ
ース−エミッタ間電圧分上昇した電位まで下がる。

【００９１】入力信号１２１がHighレベルの場合、ＰＮ
Ｐバイポーラトランジス６０１はオフし、ｐＭＯＳトラ
ンジスタ１２４のゲート電位はｐＭＯＳトランジスタ１
２５により電源電位まで上昇する。

【００９２】上記以外は、図５に示す第５の実施例と同
様に動作する。

【００９３】図６に示す実施例によると、ｐＭＯＳトラ
ンジスタ１２４のゲート信号１２７の電位は、接地電位
よりＰＮＰバイポーラトランジスタ５０１のベース−エ
ミッタ間電圧分上昇した電位から電源電位まで振幅す
る。

【００９４】これは、図５に示す実施例と同様に、入力
信号１２１がLow レベルの場合、ｐＭＯＳトランジスタ
１２４のゲート−ソース間電圧が小さくなり、ｐＭＯＳ
トランジスタ１２４の駆動力を落とすものである。

【００９５】図７は本発明の第７の実施例である。

【００９６】図１(Ａ)の実施例１２０と異なる点は、ｎ
ＭＯＳトランジスタ７２２を付加した点である。

【００９７】ｎＭＯＳトランジスタ７２２は、出力信号
１２６の電位がLow レベルへ遷移するのを高速化するた
めにある。すなわち、入力信号１２１がHighレベル（電
源電位から一定電圧下がった中間電位）の場合、ｎＭＯ
Ｓトランジスタ１２２のゲート−ソース間電圧が小さく
なり、ｎＭＯＳトランジスタ１２２の駆動力が小さくな
る分を補って動作する。

【００９８】上記以外は、図１(Ａ)に示す第１の実施例
と同様に動作する。

【００９９】図７に示す実施例によると、ｎＭＯＳトラ
ンジスタ７２２は、上記で説明したように出力信号１２
６の立ち下がり時間を高速化することができる。

【０１００】図８は本発明の第８の実施例である。

【０１０１】図１(Ａ)の実施例１２０と異なる点は、ｎ
ＭＯＳトランジスタ１２２をＮＰＮバイポーラトランジ
スタ８０１に置き換えた点である。

【０１０２】ＮＰＮバイポーラトランジスタ８０１は、
入力信号１２１がHighレベルの時オンし、入力信号１２
１がLow レベルの時オフする。

【０１０３】バイポーラトランジスタはＭＯＳトランジ
スタに比べて駆動力が高いため、入力信号１２１がHigh
レベルの時、出力１２６を高速にLow レベルへ変化させ
る。これにより、ｐＭＯＳトランジスタ１２５のオンへ
の変化が早くなると同時に、ｐＭＯＳトランジスタ１２
４を高速にオフさせることができる。

【０１０４】上記以外は、図１(Ａ)に示す第１の実施例
と同様に動作する。

【０１０５】図８に示す実施例によると、ＮＰＮバイポ
ーラトランジスタ８０１は、出力信号１２６のLow レベ
ルへの変化を高速化する効果がある。

【０１０６】図９は本発明の第９の実施例を示す図であ
る。

【０１０７】９１０はＢｉ−ＮＭＯＳゲート回路。９２
０は本発明の半導体集積回路である。

【０１０８】９１１はＢｉ−ＮＭＯＳゲート回路９１０
の入力信号、９１２，９１３はnMOSトランジスタ、９１
４はｐＭＯＳトランジスタ、９１５はバイポーラトラン
ジスタである。９２１はｎＭＯＳトランジスタ、９２２
はバイポーラトランジスタ、９３３は半導体集積回路９
２０の出力信号である。

【０１０９】次に図９の動作について説明する。

【０１１０】Ｂｉ−ＮＭＯＳゲート回路９１０は、多く
の文献で紹介されているため説明を省略し、ここでは半
導体集積回路９２０について説明する。

【０１１１】入力信号１２１がLow レベルの場合、ｎＭ
ＯＳトランジスタ１２２，９２１はオフする。ｐＭＯＳ
トランジスタ１２４は、入力信号１２１がｎＭＯＳトラ
ンジスタ１２３を介して伝えられ、オンすると同時にバ
イポーラトランジスタ９２２をオンにし出力信号９３３
をHighレベル（電源電位からバイポーラトランジスタ９
２２のベース−エミッタ間電圧分下がった電位）へ遷移
させる。

【０１１２】入力信号１２１がHighレベルの場合、ｎＭ
ＯＳトランジスタ１２２はオンし、ｐＭＯＳトランジス
タ１２４はｎＭＯＳトランジスタ１２３を介して伝えら
れた入力信号により、オフ状態へ遷移する。ただし、入
力電圧１２１のHighレベルは、Ｂｉ−ＮＭＯＳゲートに
より駆動されているため電源電位よりバイポーラトラン
ジスタ９１５のベース−エミッタ間電圧分下がる。この
ため、ｐＭＯＳトランジスタ１２４は完全にオフとはな
らないが、信号１２６の電位がLow レベルへ遷移するに
従い、ｐＭＯＳトランジスタ１２４，１２５の正帰還回
路が働き完全にオフする。これらにより、バイポーラト
ランジスタ９２２がオフ，ｎＭＯＳトランジスタ９２１
がオンし出力信号９３３はLow レベルとなる。

【０１１３】図９に示す実施例によると、Ｂｉ−ＮＭＯ
Ｓ型の半導体集積回路においても、本発明の特徴であ
る、低消費電力で高速動作する半導体集積回路を提供す
ることができる。

【０１１４】図１０は本発明の第１０の実施例である。

【０１１５】１０１１，１０２１は入力信号であり、そ
の信号振幅はLow レベルが接地電位、Highレベルが電源
電位より一定電圧下がった中間電位である。１０３１は
入力信号で、その信号振幅は接地電位から電源電位まで
フル振幅する。

【０１１６】１０１２，１０１３，１０２２，１０２
３，１０３２はｎＭＯＳトランジスタ、１０１４，１０
１５，１０２４，１０２５，１０４４はｐＭＯＳトラン
ジスタである。１０５０は出力信号である。

【０１１７】本実施例は、低振幅の入力信号には図１
(Ａ)に示した本発明の半導体集積回路１２０を、フル振
幅の入力信号には通常のＣＭＯＳ回路を用い、３入力Ｎ
ＡＮＤ回路を構成している。

【０１１８】図１０に示す実施例によれば、入力信号の
信号振幅が低振幅動作とフル振幅動作で混在した場合で
も、低消費電力で高速動作する多入力論理ゲート回路を
実現することができる。

【０１１９】図１１(Ａ)は本発明の第１１の実施例であ
る。

【０１２０】図中、１１１０はパストランジスタロジッ
クの一例である。パストランジスタロジック１１１０
は、ｐＭＯＳトランジスタ１１１５，１１１６により２
入力セレクタを構成している。１１１１，１１１２は入
力信号、１１１３，１１１４は制御信号である。

【０１２１】１１２０は本発明の半導体集積回路であ
る。１１２１は入力信号、１１２２，１１２３はｐＭＯ
Ｓトランジスタ、１１２４，１１２５はｎＭＯＳトラン
ジスタ、１１２６は出力信号である。

【０１２２】本実施例は、入力信号１１２１の信号振幅
が、Low レベルが接地電位よりpMOSトランジスタのスレ
ッシュホールド電圧分上昇した電位から、Highレベルが
電源電位で動作する場合の例である。

【０１２３】本実施例の動作について説明する。

【０１２４】入力信号１１２１がLow レベル（接地電位
よりｐＭＯＳトランジスタのスレッシュホールド電圧分
上昇した電位）の場合、ｐＭＯＳトランジスタ１１２２
はオンし、ｎＭＯＳトランジスタ１１２４はｐＭＯＳト
ランジスタ１１２３を介した入力信号１１２１を受けオ
フ状態へ遷移する。

【０１２５】この場合、ｎＭＯＳトランジスタ１１２４
のゲート電位は接地電位まで下がらないためｎＭＯＳト
ランジスタ１１２４は完全にオフとはならないが、出力
信号１１２６がHighレベルへ遷移するに従い、ｎＭＯＳ
トランジスタ１１２５，1124の帰還回路が機能し、ｎＭ
ＯＳトランジスタ１１２４は完全にオフし出力信号１１
２６は電源電位まで上昇する。

【０１２６】入力信号がHighレベル（電源電位）の場
合、ｐＭＯＳトランジスタ１１２２はオフ、ｎＭＯＳト
ランジスタ１１２４はオンし出力信号１１２６はLow レ
ベルとなる。これにより、ｎＭＯＳトランジスタ１１２
５はオフする。

【０１２７】本実施例は、図１(Ａ)に示した半導体集積
回路１２０と全く逆の動作を行うものである。

【０１２８】すなわち、入力信号１１２１がLow レベル
の場合、ｐＭＯＳトランジスタ1123とｎＭＯＳトランジ
スタ１１２４がオフする。また、入力信号１１２１がHi
ghレベルの場合、ｐＭＯＳトランジスタ１１２２とｎＭ
ＯＳトランジスタ１１２５がオフする。

【０１２９】図１１(Ａ)に示す実施例によると、入力信
号のLow レベルを低振幅動作させても直流的な貫通電流
の流れない、低消費電力の半導体集積回路を実現するこ
とができる。また、低振幅動作の入力信号をドライブす
るドライバ回路を低消費電力で動作させることができ
る。

【０１３０】図１１(Ｂ)は、図１１(Ａ)に示した回路の
各ノードの電圧振幅を示した図である。

【０１３１】ノードＤのHighレベルは、ｐＭＯＳトラン
ジスタによりチャージされるため電源電位となる。ま
た、Low レベルは、ｐＭＯＳトランジスタによりディス
チャージされるため、接地電位よりｐＭＯＳトランジス
タのスレッシュホールド電圧（Ｖthp ）分上がった電位
となる。

【０１３２】ノードＥのHighレベルは、ｐＭＯＳトラン
ジスタ１１２３によりチャージされるため電源電位とな
り、Low レベルはｎＭＯＳトランジスタ１１２５により
ディスチャージされるため接地電位となる。

【０１３３】ノードＦは、ｐＭＯＳトランジスタ１１２
２でチャージされ、ｎＭＯＳトランジスタ１１２４でデ
ィスチャージされるため、電源電位から接地電位まで振
幅する。

【０１３４】図１２は本発明の第１２の実施例である。

【０１３５】１２１１はクロック信号、１２２０はｎＭ
ＯＳトランジスタで構成された論理回路で、入力信号１
２２１，１２２２，１２２ｎを入力している。１２１３
は論理回路１２２０の出力ノード、１２１２，１２１
４，１２１５はｎＭＯＳトランジスタ、１２１６，１２
１７はｐＭＯＳトランジスタ、１２１９は出力信号であ
る。また、１２３０は送信回路、１２４０は受信回路で
ある。

【０１３６】本実施例の動作について説明する。

【０１３７】クロック１２１１がLow レベルの場合、ｎ
ＭＯＳトランジスタ１２１２はオフし、ｐＭＯＳトラン
ジスタ１２１７がオンし、ｐＭＯＳトランジスタ１２１
６のゲートは電源電位にプリチャージされ、論理回路１
２２０の出力ノード１２１３は電源電位よりｎＭＯＳト
ランジスタ１２１５のスレッシュホールド電圧分下がっ
た電位までプリチャージされる。この時、ｐＭＯＳトラ
ンジスタ１２１６はオフし、ｎＭＯＳトランジスタ１２
１４はオンしているため出力信号１２１９はLow レベル
となる。論理回路１２２０の出力ノード１２１３が中間
電位であるにもかかわらず、ｐＭＯＳトランジスタ１２
１６のゲート信号が電源電位のため、本半導体集積回路
には直流的な貫通電流は流れない。

【０１３８】クロック信号１２１１がHighレベルの場
合、ｎＭＯＳトランジスタ１２１２がオンし、ｐＭＯＳ
トランジスタ１２１７がオフする。すなわち、論理回路
1220の出力ノード１２１３とｐＭＯＳトランジスタ１２
１６のゲート信号のHighレベルは、論理回路１２２０の
結果によりHighレベルを維持するかLow レベルへ遷移す
るかが決定される。

【０１３９】論理回路１２２０の出力ノード１２１３が
Highレベルを維持すれば、出力信号１２１９はそのまま
Low レベルのままである。また、論理回路１２２０の出
力ノード１２１３がLow レベルへ遷移すれば、ｎＭＯＳ
トランジスタ１２１４がオフしｐＭＯＳトランジスタ１
２１６がオンし、出力信号１２１９はHighレベルとな
る。この場合も、ｎＭＯＳトランジスタ１２１４とｐＭ
ＯＳトランジスタ1217が完全にオフしているため直流的
な貫通電流は流れない。

【０１４０】図１２に示す実施例によれば、あらかじめ
駆動力の弱いｐＭＯＳトランジスタで出力ノード１２１
３のHighレベルへの遷移を終わらせておき、ｐＭＯＳト
ランジスタに比べ駆動力の高いｎＭＯＳトランジスタで
論理回路を構成できることから回路動作を高速化できる
効果がある。

【０１４１】また、出力ノード１２１３のHighレベルが
中間電位のため、駆動力の劣るnMOSトランジスタ１２１
４より、ゲート信号がフル振幅するｐＭＯＳトランジス
タ１２１６で出力信号１２１９を駆動できる効果があ
る。

【０１４２】すなわち、今まで説明してきた実施例と同
様に、低消費電力化と高速化を実現する効果がある。上
記示した効果は、出力ノード１２１３の負荷容量が大き
いほど顕著に現れる。

【０１４３】図１３は本発明の第１３の実施例である。

【０１４４】本実施例は、図１２に示した実施例を多段
に接続してドミノ回路を構成した例である。１３１０は
２入力ＮＯＲ回路の例であり、論理回路１２２０内がnM
OSトランジスタ２つを並列に接続して構成されている。

【０１４５】図１３に示す実施例によれば、本発明の半
導体集積回路を多段に接続して、さらに低消費電力で高
速な論理システムを構築することができる。

【０１４６】図１４は本発明の第１４の実施例である。

【０１４７】図中、１４００，１４０１は半導体集積回
路装置内のそれぞれ物理的に離れた第１，第２の回路ブ
ロックである。１２１は回路ブロック１４００，１４０
１の間を接続する低振幅バスである。

【０１４８】本実施例では、回路ブロック間を接続する
重負荷配線と、信号を送る送信回路及び受信回路に本発
明を適用することで、回路ブロック間の信号転送の低消
費電力化及び高速化を実現することができる。

【０１４９】図１５は本発明の第１５の実施例である。

【０１５０】図中、１５００，１５０１は半導体集積回
路装置内のそれぞれ物理的に離れた第１，第２の回路ブ
ロックである。１２１３は回路ブロック１５００，１５
０１の間を接続する低振幅バスである。

【０１５１】本実施例は、図１４と同様に異なる回路ブ
ロック間の信号転送形態を示している。信号送信回路と
受信回路に、クロック信号１２１１で動作する送信回路
1230と受信回路１２４０を使用している。

【０１５２】本実施例は、図１４に示す実施例と同様
に、回路ブロック間の信号転送の低消費電力化及び高速
化を実現することができる図１６は本発明の第１６の実
施例である。

【０１５３】本実施例はマイクロプロセッサなどのレジ
スタファイルのデータ読み出し部に本発明を適用した例
である。

【０１５４】図中、１６１０はメモリセルで、データ書
き込み用ｎＭＯＳトランジスタ1601とデータ読み出し用
ｎＭＯＳトランジスタ１６０２及びインバータ回路１６
０３，１６０４，１６０５から構成されている。１６２
０，１６３０はそれぞれデータ読み出し用の第１のデコ
ーダ，第２のデコーダである。１６５１〜１６５ｎ，１
６６１〜１６６ｎはアドレス信号である。１６２１〜１
６２ｎ，１６３１〜１６３ｎはデータ読み出し用のデコ
ード信号線。１６８１〜１６８ｎ、１６９１〜１６９ｎ
はデータ書き込み用のデコード信号線である。１６４０
はトライステートバッファ、１６７０は読み出しデータ
線、１６７１は書き込みデータ線である。

【０１５５】メモリセル１６１０内の記憶データを読み
出す場合、まず、デコード信号線１６２１〜１６２ｎの
何れかが選択される。選択されたメモリセル内の記憶デ
ータは、メモリセル１６１０内のデータ読み出し用ｎＭ
ＯＳトランジスタ１６２０を介して読み出され、受信回
路１２０とトライステートバッファ１６４０を介して読
み出しデータ線１６７０へ読み出される。

【０１５６】本実施例では、メモリセル１６１０内のｎ
ＭＯＳトランジスタ１６０２を介して読み出されたデー
タが低振幅動作のため、読み出しデータを受けるために
受信回路１２０を設けた。これにより、レジスタファイ
ルの読み出し動作を低消費電力で高速に動作させること
ができる。

【０１５７】また、本実施例では、メモリセル１６１０
の記憶データの読み出し制御をnMOSトランジスタを用い
て行っており、メモリセル１６１０の面積を低減する効
果がある。

【０１５８】図１７は本発明の第１７の実施例である。

【０１５９】本実施例は図１６と同様に、マイクロプロ
セッサなどのレジスタファイルのデータ読み出し部に本
発明を適用した例である。

【０１６０】図中、１７１０はメモリセルで、データ書
き込み用ｎＭＯＳトランジスタ1701とデータ読み出し用
ｎＭＯＳトランジスタ１７０２，１７０３及びインバー
タ回路１７０４，１７０５から構成されている。１７２
０，１７３０はそれぞれクロック信号１２１１で制御さ
れるデータ読み出し用の第１のデコーダ，第２のデコー
ダである。１７２１〜１７２ｎ，１７３１〜１７３ｎは
データ読み出し用のデコード信号線である。

【０１６１】本実施例では、クロック信号１２１１がLo
w レベルの時、メモリセル１７１０と受信回路１２４０
を接続する信号がHighレベルへチャージされる。また、
この時、第１のデコーダ１７２０のデコード信号１７２
１〜１７２ｎはすべてLow レベルで、全てのメモリセル
１７１０は非選択状態である。

【０１６２】クロック信号１２１１がHighレベルへ変化
すると、デコード信号１７２１〜１７２ｎの何れかがHi
ghレベルとなり、メモリセル内のデータが読み出され
る。読み出されたデータは、受信回路１２４０及びトラ
イステートバッファ１６４０を介し読み出しデータ線１
６７０へ読み出される。

【０１６３】本実施例においても、メモリセル１６１０
内の記憶データを読み出すデータ線が低振幅動作のた
め、レジスタファイルの読み出し動作を低消費電力で高
速に動作させることができる。

【０１６４】さらに、クロック信号１２１１で読み出し
動作を制御し、メモリセル１７１０と受信回路１２４０
を接続する信号を、ｎＭＯＳトランジスタでLow レベル
へ変化させることで読み出し動作が行われることによ
り、メモリセル１７１０内の素子数をさらに低減でき
る。これは、図１６にメモリセル１６１０よりさらにメ
モリセルの面積を低減できる効果がある。

【０１６５】図２１は、１Ｗ−１Ｒ（１ポート書き込み
−１ポート読み出し）用の２ポートメモリセル回路を２
ビット分構成したときの実施例を示す構成図である。図
２１において、ＭＯＳＦＥＴで構成された各メモリセル
回路は同一のデータ線に接続されるように、相隣接して
回路基板上に形成されている。なお、説明を簡単にする
ために、一方のメモリセル回路についてのみ説明する。
メモリセル回路は、データ記憶部１０，データ入力部１
２，データ出力部１４から構成されており、データ入力
部１２がライドデータ線ＷＤＮに接続され、データ出力
部１４がリードデータ線ＲＤにそれぞれ接続されてい
る。データ記憶部１０はＣＭＯＳインバータ１６とクロ
ックドインバータ１８から構成されており、各インバー
タの入力側と出力側が互いに接続されてデータ記憶用の
閉ループを構成するようになっている。ＣＭＯＳインバ
ータ１６は２個のＰＭＯＳトランジスタ２０，２２と単
一のＮＭＯＳトランジスタ２４から構成されており、ト
ランジスタ２０，２２が互いに並列接続されている。そ
してトランジスタ２０，２４のゲートがデータ入力部１
２に接続され、トランジスタ２２と２４との接続点がデ
ータ出力部１４に接続されている。クロックドインバー
タ１８は２個のＰＭＯＳトランジスタ２６，２８と２個
のＮＭＯＳトランジスタ３０，３２を備えて構成されて
おり、トランジスタ２６，３２のゲートがデータ出力部
１４に接続され、トランジスタ２８と３０との接続点が
データ入力部１２に接続され、トランジスタ２８のゲー
トが書き込み用ワード線Ｗ−ＷＬ１に接続され、トラン
ジスタ３０のゲートが書き込み用ワード線Ｗ−ＷＬ１Ｎ
にそれぞれ接続されている。このクロックドインバータ
１８は、トランジスタ２８，３０がオフのときに、デー
タ記憶用の閉ループを遮断して出力インピーダンスがハ
イインピーダンスとなり、トランジスタ２８，３０がと
もにオンになったときにはデータ記憶用の閉ループを形
成し、トランジスタ２６，３２によってインバータを構
成するようになっている。即ちこのクロックドインバー
タ１８はデータ記憶部１０を構成するとともにトランジ
スタ２８，３０がループ制御部を構成するようになって
いる。

【０１６６】データ入力部１２はＰＭＯＳトランジスタ
３４とＮＭＯＳトランジスタ３６からなるトランスファ
ゲートで構成されており、入力側がライトデータ線ＷＤ
Ｎに接続され、出力側がデータ記憶部１０に接続され、
トランジスタ３４のゲートがワード線Ｗ−ＷＬ１Ｎに接
続され、トランジスタ３６のゲートがワード線Ｗ−ＷＬ
１にそれぞれ接続されている。各トランジスタ３４，３
６はライトデータ線ＷＤＮとデータ記憶部１０とを結ぶ
ライトデータ伝送路を構成し、ワード線Ｗ−ＷＬ１Ｎ，
Ｗ−ＷＬ１のレベルに応じてライドデータ伝送路を開閉
するようになっている。例えば、ワード線Ｗ−ＷＬ１Ｎ
のレベルが１でワード線Ｗ−ＷＬ１のレベルが０のとき
には各トランジスタ３４，３６がオフとなってライトデ
ータ伝送路を遮断し、ワード線Ｗ−ＷＬ１Ｎのレベルが
０に、ワード線Ｗ−ＷＬ１のレベルが１になったときに
はトランジスタ３４，３６がともにオンとなってライト
データ伝送路を形成するようになっている。

【０１６７】一方、データ出力部１４はＮＭＯＳトラン
ジスタ３８からなるトランスファゲートで構成されてお
り、入力側がデータ記憶部１０に接続され、出力側がリ
ードデータ線ＲＤに接続され、ゲートがワード線Ｒ−Ｗ
Ｌ１に接続されている。このトランジスタ３８はデータ
記憶部１０とリードデータ線ＲＤとを結ぶリードデータ
伝送路を構成し、ワード線Ｒ−ＷＬ１のレベルに応じて
リードデータ伝送路を開閉するようになっている。例え
ば、ワード線Ｒ−ＷＬ１のレベルが０のときにはトラン
ジスタ３８がオフとなってリードデータ伝送路を遮断
し、ワード線Ｒ−ＷＬ１のレベルが１になったときには
トランジスタ３８がオンになってリードデータ伝送路を
形成するようになっている。

【０１６８】上記構成において、データ記憶部１０のデ
ータ入力側に０のデータが保持され、出力側に１のデー
タが保持されているときに、ライトデータ線ＷＤＮから
１のデータを書き込むに際しては、ワード線Ｗ−ＷＬ１
Ｎのレベルが０に、ワード線Ｗ−ＷＬ１のレベルが１と
なり、トランジスタ３４，３６がともにオンとなってラ
イトデータ線ＷＤＮがトランジスタ３４，３６を介して
データ記憶部１０と接続される。このときトランジスタ
２８のゲートには１の信号が印加され、トランジスタ３
０のゲートには０の信号が印加され、トランジスタ２８
と３８はともにオフになる。このためインバータ１６と
インバータ１８とを結ぶループが遮断された状態にな
る。そしてライトデータ線ＷＤＮから１のデータが入力
されると、トランジスタ２０，２２がともにオフにな
り、トランジスタ２４がオンになる。この結果データ記
憶部１０の出力側が１から０に反転し、トランジスタ２
６がオンに、トランジスタ３２がオフとなる。

【０１６９】次に、データ記憶部１０の入力側に１のデ
ータが保持され、出力側に０のデータが保持されている
状態で、ワード線Ｗ−ＷＬ１Ｎのレベルが０から１に反
転し、ワード線Ｗ−ＷＬ１のレベルが１から０に反転す
ると、トランジスタ３４，３６がともにオフになってラ
イトデータ伝送路が遮断される。更にトランジスタ２
８，３０が共にオンとなってインバータ１６とインバー
タ１８とを結ぶ閉ループが形成される。この結果データ
記憶部１０の入力側には１のデータが保持され、出力側
には０のデータが保持されることになる。なお、データ
の書き込み時には、ワード線Ｒ−ＷＬ１のレベルは０に
保持され、リードデータ伝送路は遮断された状態にあ
る。

【０１７０】一方、データ記憶部１０に記憶されたデー
タを読み出すときには、ワード線Ｒ−ＷＬ１のレベルが
０から１に反転され、トランジスタ３８がオンになって
データ記憶部１０のデータがリードデータ線ＲＤに読み
出される。

【０１７１】ところで、リードデータ線ＲＤのレベルが
０（ロウレベル）の状態で、データ記憶部１０の出力側
に１（ハイレベル）のデータが保持されているときに、
トランジスタ３８をオンにしてデータを読み出すと、イ
ンバータ１６の電源Ｖccからトランジスタ２０，２２，
トランジスタ３８を介してリードデータ線ＲＤに電流が
流れ、インバータ１６の出力レベルが下がる。インバー
タ１６の出力レベルがクロックドインバータ１８の論理
スレッショルド電圧以下に下がると、オフの状態にある
トランジスタ２６がオンとなってクロックドインバータ
１８の出力レベルが反転し、さらに、反転したレベルに
よってインバータ１６の出力が反転し、読み出し時に誤
書き込みが行われる恐れがある。

【０１７２】ところが、本実施例では、トランジスタ２
０，２２を互いに並列接続してオン抵抗を小さくしてい
るので、各トランジスタ２０，２２の電圧降下が小さ
く、電流駆動力を上げることができるため、インバータ
１６の出力レベルがクロックドインバータ１８の論理ス
レッショルド電圧以下に下がるのを防止することがで
き、読み出し時に誤書き込みが行われるのを確実に防止
することができる。更に、トランジスタ２０，２２が並
列接続されていることによって、電流駆動力が上げられ
るので、リードデータ線ＲＤの負荷容量を充電する時間
が短くなり、アクセス時間の高速化が図れることにな
る。

【０１７３】一方、リードデータ線ＲＤのレベルが１
で、データ記憶部１０の出力側に０のデータが保持され
ているときに、この０のデータを読み出すために、トラ
ンジスタ３８がオンになると、リードデータ線ＲＤから
トランジスタ３８，インバータ１６のトランジスタ２４
を介して接地端子に電流が流れ、インバータ１６の出力
レベルが上がる。インバータ１６の出力レベルがクロッ
クドインバータ１８の論理スレッショルド電圧以上に上
がると、オフになっていたトランジスタ３２がオンとな
ってインバータ１８の出力レベルが反転するとともにイ
ンバータ１６の出力レベルが反転し、読み出し時に誤書
き込みが行われる。ところが、本実施例では、インバー
タ１６のトランジスタ２４のゲート・ソース間には十分
な電圧が印加されているので、トランジスタ２４に他の
ＭＯＳトランジスタを並列接続しなくても読み出し時の
誤書き込みを防止できる。

【０１７４】このように、本実施例によれば、読み出し
ポートをシングルエンドとして単一のトランジスタ３８
を用いているため、リードデータ線ＲＤに付加される負
荷容量を低減することができる。更に書き込み時には、
トランジスタ２８，３０をオフとしてクロックドインバ
ータ１８の出力をハイインピーダンスとしているので、
ライドデータ線ＷＤＮからのデータを確実に書き込むこ
とができる。またデータの読み出し時にもインバータ１
６の出力インピーダンスがインバータ１８のインピーダ
ンスよりも小さいもので構成されているため、読み出し
時の誤書き込みを防止することができる。

【０１７５】次に、図２１に示す回路を回路基板上に実
装するに際しては、図２２に示すような構成を採用する
ことができる。図２２において、黒丸印は実線で示した
１層目のメタル配線とＭＯＳトランジスタとのコンタク
ト孔を示す。×印は１層目のメタル配線と破線で示した
２層目のメタル配線とのスルーホールを示す。そしてメ
モリセル回路を構成するトランジスタ群のうち電源Ｖｃ
ｃの下側にＰＭＯＳトランジスタが配置され、接地線Ｇ
ＮＤの下側にＮＭＯＳトランジスタが配置されるように
なっている。ライトデータ線ＷＤＮ，リードデータ線Ｒ
Ｄは１層目のメタル配線で横方向に布線され、ワード線
Ｗ−ＷＬ１Ｎ，Ｗ−ＷＬ１，Ｒ−ＷＬ１はそれぞれ２層
目のメタル配線で縦方向に布線されている。更に、各メ
モリセル回路のデータ出力部１４を構成するトランジス
タ３８はそれぞれ相隣接して配置され、リードデータ線
ＲＤに接続された拡散層の共用領域ＣＯＭに形成されて
いる。このため、リードデータ線ＲＤに付加される負荷
容量を更に低減することができ、アクセス時間の高速化
が図れる。

【０１７６】また図２２においては、基本セルの下側に
はメモリ構成用のパターンは記入されていないが、この
パターンも同様に構成することができる。このため、８
個のトランジスタを基本ベーシックセルとしたときに、
前記実施例におけるメモリセル回路は１.２５ ベーシッ
クセルで１ビット分のメモリセル回路を構成することが
できる。また前記実施例におけるメモリセル回路は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの数が等し
いので、基本セル中に無駄なＭＯＳトランジスタが生じ
るのを防止することができる。

【０１７７】ところで、図２１に示す、メモリセル回路
から読み出されたデータをリードデータ線ＲＤを介して
伝送する場合、リードデータ線ＲＤにバッファとしてCM
OSインバータを接続し、このＣＭＯＳインバータを介し
てデータを伝送することも考えられる。ところが、リー
ドデータ線ＲＤにＮＭＯＳトランジスタ３８が接続され
ているときに、トランジスタ３８を介してデータを読み
出す場合、リードデータ線ＲＤの振幅電位は０(ロウレ
ベル)が接地電位レベルであり、１(ハイレベル)はＶcc
−Ｖthである。ただし、Ｖccは電源電位レベルであり、
ＶthはＮＭＯＳトランジスタ３８のスレッショルド電圧
である。このため、電圧の低下したハイレベルの信号が
そのままＣＭＯＳインバータに伝送されると、ＣＭＯＳ
インバータのうちＮＭＯＳトランジスタはハイレベルの
信号によってオンになるが、PMOSトランジスタのゲート
と電源との間にはハイレベルの電圧としてＶcc−Ｖthの
電圧が印加され、ＰＭＯＳトランジスタにリーク電流が
流れ、低消費電力化を図ることができなくなる。即ちＰ
ＭＯＳトランジスタを確実にオフにする必要がある。そ
こで、本実施例では、リードデータ線ＲＤに図２３に示
すようなレベルシフト回路４０を接続し、低消費電力化
を図ることとしている。

【０１７８】レベルシフト回路４０はＮＭＯＳトランジ
スタ４２，４４，ＰＭＯＳトランジスタ４６，４８，５
０，５２，５４を備えて構成されており、トランジスタ
４４，４６によってＣＭＯＳインバータが構成され、ト
ランジスタ４６のゲートとリードデータ線ＲＤの間にト
ランジスタ４２が接続されている。そしてトランジスタ
４４と４６との直列接続点が出力端子５６に接続され、
この出力端子５６とトランジスタ４６のゲートとの間に
トランジスタ４８が設けられ、トランジスタ４８のゲー
トが出力端子５６に接続され、ドレインがトランジスタ
４６のゲートに接続され、ソースがトランジスタ５０，
５２，５４を介して電源Ｖccに接続されている。トラン
ジスタ５０，５２，５４は互いに直列接続されており、
各ゲートが接地されている。

【０１７９】上記構成におけるレベルシフト回路４０
は、リードデータ線ＲＤのレベルが０から１に反転する
と、トランジスタ４４がオンとなり、出力端子５６のレ
ベルが１から０に反転する。この結果トランジスタ４８
がオンとなり、トランジスタ４６のゲート電位は電源電
位レベルにプルアップされる。なお、トランジスタ５
０，５２，５４は常にオンの状態にある。このためトラ
ンジスタ４６は完全にオフの状態となり、トランジスタ
４４がオンになっていても電源Ｖccから接地端子にリー
ク電流が流れるのを防止することができる。

【０１８０】一方、リードデータ線ＲＤのレベルが１か
ら０に反転すると、トランジスタ４４がオフに、トラン
ジスタ４６がオンとなり、出力端子５６のレベルが０か
ら１に反転する。このとき、トランジスタ５０〜５４に
よって電流が制限されるため、トランジスタ４６のゲー
ト電位を速やかに下げることができる。このように、本
実施例によれば、リードデータ線ＲＤに単一のトランジ
スタ３８を接続しても、リードデータ線ＲＤにレベルシ
フト回路４０を接続することによって低消費電力のメモ
リセル回路を実現できる。

【０１８１】また、後述するように、データ出力部を単
一のＰＭＯＳトランジスタで構成する場合、レベルシフ
ト４０としては図２３に示すＰＭＯＳトランジスタとNM
OSトランジスタを互いに置換し、更に電源端子と接地端
子を置換した構成を採用すれば、リードデータ線ＲＤに
単一のＰＭＯＳトランジスタが接続されたメモリ回路の
低消費電力化を実現できる。

【０１８２】また図２１に示すメモリセル回路において
は、データの読み出し時の誤書き込みが発生しない範囲
で、インバータ１６のＰＭＯＳトランジスタを１個減ら
すとともに、トランジスタ３６を取り除いたメモリセル
回路を構成することもできる。この場合、４個のＰＭＯ
Ｓトランジスタと４個のＮＭＯＳトランジスタで１Ｗ−
１Ｒ用のメモリセル回路を１ビット構成することができ
る。

【０１８３】次に、１Ｗ−Ｒ（１ポート書き込み−１ポ
ート読み出し）用の２ポートメモリセル回路の他の実施
例を図２４に従って説明する。

【０１８４】本実施例は、読み出しポートと書き込みポ
ートをともにシングルエンドとしたメモリセル回路とし
て、２ビト分のメモリセル回路が同一のデータ線に接続
されている場合を示している。なお、以下説明を簡単に
するために、一方のメモリセル回路のみ説明する。

【０１８５】本実施例におけるメモリセル回路は、デー
タ記憶部がＣＭＯＳインバータ１６，５６から構成さ
れ、データ入力部がＮＭＯＳトランジスタ３６で構成さ
れ、データ出力部がＮＭＯＳトランジスタ３８で構成さ
れ、ループ制御部がＰＭＯＳトランジスタ６２で構成さ
れている。インバータ５６はＰＭＯＳトランジスタ５８
とＮＭＯＳトランジスタ６０から構成されており、イン
バータ１６とインバータ５６とが互いに接続されてデー
タ記憶用の閉ループを構成するようになっている。そし
てライトデータ線ＷＤからのデータを書き込むときに
は、ワード線Ｗ−ＷＬ１のレベルが１となってトランジ
スタ３６がオンに、トランジスタ６２がオフとなったと
きに、データが書き込まれ、その後、ワード線Ｗ−ＷＬ
１のレベルが１から０に反転すると、トランジスタ６が
オフに、トランジスタ６２がオンになってインバータ１
６と５６とを結ぶループが形成されるようになってい
る。そして書き込まれたデータがインバータ１６，５６
によって保持されるようになっている。保持されたデー
タを読み出すときには、ワード線Ｒ−ＷＬ１のレベルが
１となってトランジスタ３８がオンになるとデータ記憶
部のデータがリードデータ線ＲＤに読み出されるように
なっている。

【０１８６】上記構成において、リードデータ線ＲＤの
レベルが０で、インバータ１６の出力レベルが１にある
ときに、トランジスタ３８がオンになると、電源Ｖccか
らインバータ１６のＰＭＯＳトランジスタ２０，２２，
トランジスタ３８を介してリードデータ線ＲＤに電流が
流れ、インバータ１６の出力レベルが下がる。このレベ
ルがインバータ５６の論理スレッショルド電圧以下に下
がると、メモリセル回路の保持データが反転し、読み出
し時に誤書き込みとなる。しかし、本実施例では、前記
実施例と同様に、インバータ１６のＰＭＯＳトランジス
タ２０，２２が並列接続されて、電流駆動力を上げるよ
うにしているため、読み出し時の誤書き込みを防止する
ことができる。更に並列接続によってアクセス時間の高
速化を図ることもできる。

【０１８７】一方、リードデータ線ＲＤのレベルが１
で、インバータ１６の出力レベルが０のときに、トラン
ジスタ３８がオンになると、リードデータ線ＲＤからト
ランジスタ３８，インバータ１６のＮＭＯＳトランジス
タ２４を介して接地端子に電流が流れ、インバータ５６
の出力レベルが上がる。このレベルがインバータ５６の
論理スレッショルド電圧以上に上がると、メモリセル回
路の保持データが反転し、読み出し時の誤書き込みとな
る。しかし、本実施例では、インバータ５６のＮＭＯＳ
トランジスタ６０のゲート・ソース間には十分な電圧が
印加されているため、トランジスタ６０と並列にＮＭＯ
Ｓトランジスタを接続しなくても、読み出し時の誤書き
込みを防止することができる。

【０１８８】本実施例においては、読み出しポート及び
書き込みポートがそれぞれ単一のＮＭＯＳトランジスタ
３６，３８で構成されているため、リードデータ線Ｒ
Ｄ，ライトデータ線ＷＤに付加される負荷容量を低減す
ることができる。

【０１８９】また、データの書き込み時には、トランジ
スタ６２をオフにしてデータ記憶部の正帰還ループを遮
断し、トランジスタ３６をオンする構成としているた
め、ライトデータ線ＷＤ上のデータを確実に書き込むこ
とができる。

【０１９０】また前記実施例においては、トランジスタ
６２をＮＭＯＳトランジスタに変更し、トランジスタ３
６をＰＭＯＳトランジスタに変更したメモリセル回路を
構成することもできる。この場合には、ワード線Ｗ−Ｗ
Ｌ１に印加する電圧のレベルを図２４のときと逆にする
必要がある。

【０１９１】次に、図２４に示す各メモリセル回路を回
路基板上に実装するに際しては、図２５に示す構成を採
用することができる。図２５において、黒丸印は実線で
示した１層目のメタル配線とＭＯＳトランジスタのコン
タクト孔を示す。×印は１層目のメタル配線と破線で示
した２層目のメタル配線とのスルーホールを示す。そし
て各トランジスタ群のうち電源Ｖccの下側にＰＭＯＳト
ランジスタが配置され、接地線ＧＮＤの下側にＮＭＯＳ
トランジスタに配置されている。リードデータ線ＲＤ，
ライトデータ線ＷＤは１層目のメタル配線で横方向に布
線され、ワード線Ｗ−ＷＬ１，Ｒ−ＷＬ１は２層目のメ
タル配線で縦方向に布線されている。各メモリセル回路
のトランジスタ３８，３８′は相隣接して配置され、リ
ードデータ線ＲＤに接続された拡散層の共用領域ＣＯＭ
に形成されている。このため、各トランジスタ３８，３
８′が分離されているときに較べて、リードデータ線に
付加される負荷容量を更に低減することができ、アクセ
ス時間の高速化に寄与することができる。

【０１９２】また、図２５においては、基本セルの下側
にはメモリ構成用のパターンは記入されていないが、こ
のパターンも同様に構成することができる。このため、
本実施例におけるメモリセル回路は、１ベーシックセル
で１Ｗ−１Ｒ用のメモリセル回路を１ビット構成するこ
とができる。また、この場合ＰＭＯＳとＮＭＯＳトラン
ジスタの数が等しくなるので、基本セル中に無駄なＭＯ
Ｓトランジスタが発生することはない。なお、前記実施
例におけるメモリセル回路は、１−Ｒ／Ｗ（通常のシン
グルポート）用のメモリセル回路としても使用できる。
また、メモリセル回路の場合、インバータ１６の出力側
がＧＮＤレベルであっても、データ記憶部の正帰還ルー
プにＰＭＯＳトランジスタ６２が挿入されているので、
インバータ５６の入力レベルがトランジスタ６２のスレ
ッショルド電圧分だけ高くなる。このため、インバータ
５６にリーク電流が発生する場合があるので、使用上の
注意が必要である。

【０１９３】次に、１Ｗ−１Ｒ（１ポート書き込み−１
ポート読み出し）用の２ポートメモリセル回路の他の実
施例を図２６に従って説明する。

【０１９４】本実施例は、データ記憶部をＣＭＯＳイン
バータ１６，５６で構成し、データ入力部をＮＭＯＳト
ランジスタ３６で構成し、データ出力部をＮＭＯＳトラ
ンジスタ３８で構成し、ループ制御部をＰＭＯＳトラン
ジスタ６２で構成し、インバータ１６の出力側とインバ
ータ６０の入力側をそれぞれトランジスタ３８に接続
し、インバータ１６の入力側を直接トランジスタ３６に
接続し、インバータ５６の出力側をトランジスタ６２を
介してトランジスタ３６に接続したものであり、他の構
成は前記実施例と同様であるので、同一のものには同一
符号を付してそれらの説明は省略する。

【０１９５】本実施例においても、データの書き込み時
にはトランジスタ６２がオフとなってインバータ１６と
インバータ５６とを結ぶ閉ループを遮断するようにして
いるため、ライトデータ線ＷＤＮからのデータを確実に
書き込むことができる。またトランジスタ２０，２２が
並列接続されているため、読み出し時に誤書き込みが生
じるのを防止することできる。

【０１９６】本実施例においては、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタを４個ずつ用いて１Ｗ−１Ｒ
用の２ポートメモリセル回路を１ベーシックセルで構成
できる。またこのメモリセル回路は１−Ｒ／Ｗ（通常の
シングルポート）用のメモリセル回路としても使用でき
る。

【０１９７】また、トランジスタ６２をＮＭＯＳトラン
ジスタに変更し、トランジスタ３６をＰＭＯＳトランジ
スタに変更したメモリセル回路を構成することもでき
る。この場合には、ワード線Ｗ−ＷＬ１の極性を逆にす
る必要がある。

【０１９８】次に、１Ｗ／Ｒ（１ポート書き込み−１ポ
ート読み出し）用の２ポートメモリセル回路の他の実施
例を図２７に従って説明する。

【０１９９】本実施例は、ＣＭＯＳインバータ１６と変
形ＣＭＯＳインバータ６４によってデータ記憶部を構成
し、データ入力部をトランジスタ３６で構成し、データ
出力部をトランジスタ３８で構成したものであり、前記
実施例と同一のものには同一符号を付してそれらの説明
は省略する。インバータ６４はＰＭＯＳトランジスタ６
６，６８，ＮＭＯＳトランジスタ７０から構成されてお
り、トランジスタ６６と６８との接続点がトランジスタ
３６に接続され、トランジスタ６８のゲートがワード線
Ｗ−ＷＬ１に接続されている。

【０２００】上記構成において、ライトデータ線ＷＤＮ
から１のデータを書き込むときには、ワード線Ｗ−ＷＬ
１のレベルが１となってトランジスタ３６がオンに、ト
ランジスタ６８がオフとなって、インバータ１６とイン
バータ６４とを結ぶ正帰還ループが遮断されるため、ラ
イトデータ線ＷＤＮからのデータを確実に書き込むこと
ができる。一方、ライトデータ線ＷＤＮのレベルが０の
ときには、電源Ｖccからトランジスタ６６及びトランジ
スタ３６を介してライトデータ線ＷＤＮに電流が流れ、
インバータ６４の出力レベルが十分に下がり、ライトデ
ータ線ＷＤＮ上のデータが確実に書き込まれる。

【０２０１】本実施例においても、リードデータ線ＲＤ
とライトデータ線ＷＤＮにはそれぞれ単一のトランジス
タ３６，３８が接続されているため、データ線に付加さ
れる負荷容量を低減することができる。更に、インバー
タ１６のトランジスタ２０，２２が並列接続されている
ため、電流駆動力上げて読み出し時の誤書き込みを防止
できるとともにアクセスの高速化を図る事ができる。

【０２０２】また、本実施例においては、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを４個ずつ用いて１Ｗ
−１Ｒ用の２ポートメモリセル回路を１ベーシックセル
で構成できる。なお、メモリセル回路は、１−Ｒ／Ｗ
（通常のシングルポート）用のメモリセル回路としても
使用できる。

【０２０３】前記実施例においては、トランジスタ６８
をＮＭＯＳトランジスタに置き換え、トランジスタ３６
をＰＭＯＳトランジスタに置き換えたメモリセル回路を
構成することもできる。ただしこの場合には、ワード線
Ｗ−ＷＬ１の極性を逆にする必要がある。

【０２０４】また前記実施例においては、トランジスタ
６６とトランジスタ６８との接続点をトランジスタ３６
に接続する代わりに、トランジスタ６８と７０の接続点
をトランジスタ３６に構成したものを構成することもで
きる。この場合にはリーク電流を少なくすることができ
る。

【０２０５】次に、１Ｗ−１Ｒ用の２ポートメモリセル
回路の他の実施例を図２８に従って説明する。

【０２０６】本実施例は、データ記憶部をＣＮＯＳイン
バータ１６と変形ＣＭＯＳインバータ７２で構成し、デ
ータ入力部をＮＭＯＳトランジスタ３６で構成し、デー
タ出力部をＰＭＯＳトランジスタ７８で構成したもので
あり、ループ制御部を構成するトランジスタ７４をＮＭ
ＯＳトランジスタで構成し、データ出力部のトランジス
タ７８をＰＭＯＳトランジスタで構成した他は、図２７
の実施例と同様であるので、同一のものには同一符号を
付してそれらの説明は省略する。

【０２０７】本実施例では、インバータ７２がＰＭＯＳ
トランジスタ７２，ＮＭＯＳトランジスタ７４，７６で
構成され、このうちループ制御部を構成するトランジス
タ７４がＮＭＯＳトランジスタで構成され、トランジス
タ７８がＰＭＯＳトランジスタで構成されているため、
トランジスタ７４のゲートがワード線Ｗ−ＷＬＮに接続
され、トランジスタ７８のゲートが読み出し用ワード線
Ｒ−ＷＬＮに接続されている。ワード線Ｗ−ＷＬＮ,Ｒ
−ＷＬＮは、ワード線Ｗ−ＷＬ１,Ｒ−ＷＬ１とは逆極
性の信号が印加されるようになっている。

【０２０８】本実施例においては、ライトデータ線ＷＤ
Ｎのレベルが１にあるときにデータを書き込むときに
は、トランジスタ７４をオフとして、インバータ７６と
１６とを結ぶ正帰還ループを遮断し、トランジスタ３６
をオンすることで、ライトデータ線ＷＤＮからのデータ
を確実に書き込むことができる。

【０２０９】一方、ライトデータ線ＷＤＮのレベルが０
のときにデータを書き込むときには、電源Ｖccからトラ
ンジスタ７２，トランジスタ３６を介してライトデータ
線ＷＤＮに電流が流れ、インバータ７６の出力レベルが
十分に下がり、ライトデータ線ＷＤＮ上のデータが書き
込まれる。

【０２１０】本実施例においても、リードデータ線Ｒ
Ｄ，ライドデータ線ＷＤＮにはそれぞれ単一のトランジ
スタ３６，７８が接続されているため、各データ線に付
加される負荷容量の低減を図ることができる。更に、イ
ンバータ１６のトランジスタ２０，２２が並列接続され
ているため、電流駆動力を上げて読み出し時の誤書き込
みを防止できるとともにアクセスの高速化を図ることが
できる。

【０２１１】また前記実施例においては、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを４個ずつ用いて１Ｗ
−１Ｒの２ポートメモリセル回路を１ベーシックセルで
構成できる。なお、メモリセル回路は１−Ｒ／Ｗ用のメ
モリセル回路としても使用できる。

【０２１２】次に、１Ｗ−Ｒ用の２ポートメモリセル回
路の他の実施例として、差動書き込みを考慮したものを
図２９に従って説明する。

【０２１３】本実施例は、データ記憶部をＣＭＯＳイン
バータ１６，５６で構成し、複数のデータ入力部をＰＭ
ＯＳトランジスタ８０，ＮＭＯＳトランジスタ８２で構
成し、データ出力部をＮＭＯＳトランジスタ３８で構成
し、トランジスタ８０をライトデータ線ＷＤＮに接続
し、トランジスタ８２をライトデータ線ＷＤに接続した
ものである。

【０２１４】本実施例におけるデータ記憶部は、インバ
ータ１６と５６の入力側と出力側が常に接続されてデー
タ記憶用の閉ループが構成されている。そして各トラン
ジスタ８０，８２のゲートはそれぞれ極性の相異なるワ
ード線Ｗ−ＷＬＮ，Ｗ−ＷＬに接続されている。そして
差動書き込みを行うときには、トランジスタ８０，８２
のうち一方のトランジスタがオンとなり、ライトデータ
線ＷＤまたはＷＤＮからのデータが書き込まれるように
なっている。一方、データを読み出すときにはトランジ
スタ３８がオンになり、保持されたデータがリードデー
タ線ＲＤに読み出されるようになっている。

【０２１５】本実施例においても、データ入力部及びデ
ータ出力部を構成するトランジスタが単一のトランジス
タで構成されているため、各データ線に付加される負荷
容量を低減することができる。

【０２１６】また本実施例においては、インバータ１６
のトランジスタ２０，２２が並列接続されているため、
電流駆動力を上げて読み出し時の誤書き込みを防止でき
るとともにアクセスの高速化を図ることができる。

【０２１７】本実施例においては、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタを４個ずつ用いて１Ｗ−１Ｒ
用の２ポートメモリセル回路を１ベーシックセルで構成
できる。なお、このメモリセル回路は１−Ｒ／Ｗ用のメ
モリセル回路としても使用できる。

【０２１８】また本実施例においては、トランジスタ８
２をトランジスタ８０と並列接続したメモリセル回路に
も適用できる。

【０２１９】また前記各実施例を構成する場合、リード
データ線にレベルシフト回路４０を接続すれば低消費電
力化を図ることができる。また前記各実施例において
は、ゲートアレイ用の基本セルを用いてメタライズドメ
モリ(Metalized Memory)を構成するものについて述べた
が、ゲートアレイ以外のメモリ、例えば、ＩＣ，ＭＰＵ
などのメモリとしても用いることもできる。

【０２２０】また前記各実施例においては、リードデー
タ線に接続されるトランジスタは一対ずつ共用領域ＣＯ
Ｍに形成されるため、接合容量を低減することができる
とともにメモリ密度を高くすることができる。

【０２２１】次に、２Ｗ−Ｒ（２ポート書き込み−２ポ
ート読み出し）用の４ポートメモリセル回路の実施例を
図３０に従って説明する。

【０２２２】本実施例において、データ記憶部はＣＭＯ
Ｓインバータ３１００，クロックドインバータ３１０２
から構成され、データ入力部はトランスファゲート３１
０４，３１０６から構成され、データ出力部はトランス
ファゲートとしてのＮＭＯＳトランジスタ３１０８，３
１１０から構成されている。

【０２２３】インバータ３１００はＰＭＯＳトランジス
タ３１１２，３１１４，３１１６，３１１８，ＮＭＯＳ
トランジスタ３１２０，３１２２から構成されており、
インバータ３１０２はＰＭＯＳトランジスタ３１２４，
３１２６，ＮＭＯＳトランジスタ３１２８，３１３０か
ら構成されている。そして各インバータ３１００，３１
０２の入力側と出力側が互いに接続されてデータ記憶用
の閉ループが形成されている。更にトランジスタ３１１
２〜３１１８は互いに並列接続され、トランジスタ３１
２０，３１２０は互いに並列接続されている。またトラ
ンジスタ3126，３１２８はループ制御部としても構成さ
えており、トランジスタ３１２６のゲートはＯＲゲート
(図示省略)を介してワード線Ｗ−ＷＬ１とワード線Ｗ−
ＷＬ２に接続され、トランジスタ３１２８のゲートはＡ
ＮＤゲート（図示省略）を介してワード線Ｗ−ＷＬ１Ｎ
とワード線Ｗ−ＷＬ２Ｎに接続されている。

【０２２４】トランスファゲート３１０４はＰＭＯＳト
ランジスタ３１３２とＮＭＯＳトランジスタ３１３４か
ら構成され、データ入力側がライトデータ線Ｗ１Ｎに接
続されている。またトランジスタ３１３２のゲートはワ
ード線Ｗ−ＷＬ１Ｎに接続され、トランジスタ３１３４
のゲートはワード線Ｗ−ＷＬ１に接続されている。また
トランスファゲート３１０６はＰＭＯＳトランジスタ３
１３６とＮＭＯＳトランジスタ３１３８から構成されて
おり、データ入力側がライトデータ線ＷＤ２Ｎに接続さ
れている。そしてトランジスタ３１３６のゲートはワー
ド線W−WL2N に接続され、トランジスタ３１３８のゲー
トはＷ−ＷＬ２に接続されている。またトランジスタ３
１０８の出力側はリードデータ線ＲＤ１に接続され、ト
ランジスタ３１１０の出力側はリードデータ線ＲＤ２に
接続されている。そしてトランジスタ３１０８のゲート
はワード線Ｒ−ＷＬ１に接続され、トランジスタ３１１
０のゲートはＲ−ＷＬ２に接続されている。各トランジ
スタ３１０８，３１１０，３１３２，３１３４，３１３
６，３１３８はワード線の論理によってデータの入力ま
たはデータの出力を行うようになっている。即ち、トラ
ンジスタ３１２６，３１２８がオフとなったときに、ト
ランスファゲート３１０４または３１０６がオンになっ
てデータの書き込みが行われ、データが書き込まれたあ
とは、トランジスタ３１２６，３１２８がオンになって
データ記憶部にデータが保持されるようになっている。
そしてデータが保持されたときには、トランジスタ３１
０８または３１１０がオンになると、保持されたデータ
がリードデータ線ＲＤ１またはＲＤ２に出力されるよう
なっている。

【０２２５】ここで、リードデータ線ＲＤ１，ＲＤ２の
レベルが０で、インバータ３１００の出力レベルが１の
ときに、トランジスタ３１０８，３１１０がともにオン
となると、電源Ｖccからインバータ３１００のトランジ
スタ３１１２〜３１１８，トランジスタ３１０８，３１
１０を介してリードデータ線ＲＤ１，ＲＤ２に電流が流
れ、インバータ３１００の出力レベルが下がる。このレ
ベルがクロックドインバータ３１０２の論理スレッショ
ルド電圧以下に下がると、メモリセル回路の保持データ
が反転して読み出し時の誤書き込みとなる。

【０２２６】ところが、本実施例では、インバータ３１
００のトランジスタ３１１２〜3118が４個並列接続され
て電流駆動力を上げた構成となっているため、読み出し
時の誤書き込みを防止することができる。更にこれらの
トランジスタは並列接続されることによってアクセス時
間高速化を図ることもできる。

【０２２７】一方、リードデータ線ＲＤ１，ＲＤ２のレ
ベルが１で、インバータ３１００の出力レベルが０のと
きに、トランジスタ３１０８，３１１０がともにオンに
なると、リードデータ線ＲＤ１，ＲＤ２からトランジス
タ３１０８，３１１０，インバータ３１００のＮＭＯＳ
トランジスタを介して接地端子に電流が流れ、インバー
タ３１００の出力レベルが上がる。このレベルがクロッ
クドインバータ3102の論理スレッショルド電圧以上に上
がると、メモリセル回路の保持データが反転して読み出
し時の誤書き込みとなる。しかし、本実施例では、イン
バータ３１００のＮＭＯＳトランジスタ３１２０，３１
２２のゲート・ソース間には十分な電位が印加されてお
り、しかもトランジスタ３１２０，３１２２が並列接続
されているため、読み出し時の誤書き込みを防止でき
る。

【０２２８】本実施例においては、データ出力部を構成
するトランジスタ３１０８，3110が単一のＮＭＯＳトラ
ンジスタで構成されているため、リードデータ線ＲＤ
１，ＲＤ２に付加される負荷容量を低減することができ
る。

【０２２９】また本実施例では、書き込み時に、トラン
スファゲート３１０４，３１０６がオンになるときに
は、トランジスタ３１２６，３１２８がオフとなってイ
ンバータ３１０２の出力インピーダンスをハイインピー
ダンスとしているため、ライトデータ線からのデータを
確実に書き込むことができる。

【０２３０】また本実施例では、８個ＰＭＯＳトランジ
スタと８個のＮＭＯＳトランジスタで２Ｗ−２Ｒ用のメ
モリセル回路を１ビット構成できる。

【０２３１】更に本実施例においては、リードデータ線
ＲＤ１，ＲＤ２に接続されるトランジスタ３１０８，３
１１０をそれぞれ相隣接して配置し、データ線側の拡散
層の共用領域に形成すると、リードデータ線ＲＤ１，Ｒ
Ｄ２に付加される負荷容量を更に減らすことができ、ア
クセス時間のさらなる高速化が図れる。

【０２３２】なお、図３０に示す回路においては、読み
出し時の誤書き込みが発生しない範囲で、インバータ３
１００のＰＭＯＳトランジスタ２個減らすとともに、ト
ランスファゲート３１０４，３１０６のＮＭＯＳトラン
ジスタＷ−ＷＬ１４，Ｗ−ＷＬ１８を取り除いたメモリ
セル回路を構成することもできる。この場合、６個ＰＭ
ＯＳトランジスタと６個ＮＭＯＳトランジスタで２Ｗ−
２Ｒ用のメモリセル回路を１ビット構成できる。

【０２３３】また本実施例においては、インバータ３１
００のＰＭＯＳトランジスタに更にＰＭＯＳを並列接続
するとともに、トランジスタ３１２０，３１２２に更に
NMOSトランジスタを並列接続する回路を構成することも
できる。

【０２３４】次に、２Ｗ−２Ｒ用の４ポートメモリセル
回路の他の実施例を図３１に従って説明する。

【０２３５】本実施例は、データ記憶部をＣＭＯＳイン
バータ３１４０とクロックドインバータ３１４２で構成
したものであり、ＯＲゲートやＡＮＤゲートを用いてク
ロックドインバータ３１０２を制御する代わりに、ワー
ド線の論理によって直接クロックドインバータ３１４２
を制御するようにした他は、図３０のものと同一である
ので、図３０と同一のものには同一符号を付してそれら
の説明は省略する。

【０２３６】ＣＭＯＳインバータ３１４０はＰＭＯＳト
ランジスタ３１４４，３１４６，３１４８，ＮＭＯＳト
ランジスタ３１５０から構成され、トランジスタ３１４
４〜３１４８が３個並列接続されている。クロックドイ
ンバータ３１４２はPMOSトランジスタ３１５２，３１５
４，３１５６とＮＭＯＳトランジスタ３１５８，３１６
０，３１６２から構成されており、トランジスタ３１５
４〜３１６０がループ制御部を構成するようになってい
る。そしてトランジスタ３１５４のゲートがワード線Ｗ
−ＷＬ２に接続され、トランジスタ３１５６のゲートが
ワード線Ｗ−ＷＬ１に接続され、トランジスタ３１５８
のゲートがワード線Ｗ−ＷＬ１Ｎに接続され、トランジ
スタ３１６０のゲートがワード線Ｗ−ＷＬ２Ｎにそれぞ
れ接続されている。また、データ記憶部にデータを書き
込むときには、トランスファゲート３１０４，３１０６
がオンになるとともに、トランジスタ３１５４，3156，
３１５８，３１６０がともにオフになり、データ書き込
まれた後トランスファゲート３１０４，３１０６がオフ
になるとともに、トランジスタ３１５４〜3160がともに
オンになって、インバータ３１４０とインバータ３１４
２とを結ぶ閉ループを形成するようになっている。

【０２３７】ここで、リードデータ線ＲＤ１，ＲＤ２の
レベルが０で、インバータ３１４０の出力レベルが１の
ときに、トランジスタ３１０８，３１１０がオンになる
と、電源Ｖccからインバータ３１４０のＰＭＯＳトラン
ジスタ，トランジスタ３１０８，３１１０を介してリー
ドデータ線ＲＤ１，ＲＤ２に電流が流れ、インバータ３
１４０の出力レベルが下がる。このレベルがクロックド
インバータ３１４２の論理スレッショルド電圧以下に下
がると、メモリセル回路の保持データが反転して読み出
し時の誤書き込みとなる。しかし、本実施例では、イン
バータ３１４０のPMOSトランジスタ３１４４，３１４
６，３１４８が３個並列接続されているため、電流駆動
力を上げて読み出し時の誤書き込みを防止している。

【０２３８】一方、リードデータ線ＲＤ１，ＲＤ２のレ
ベルが１で、インバータ３１４０の出力レベルが０のと
きに、トランジスタ３１０８，３１１０がオンになる
と、リードデータ線ＲＤ１，ＲＤ２からトランジスタ３
１０８，３１１０，インバータ３１４０のＮＭＯＳトラ
ンジスタ３１５０を介して接地端子に電流が流れ、イン
バータ３１４０の出力レベルが上がる。このレベルがク
ロックドインバータ3142の論理スレッショルド電圧以上
に上がると、メモリセル回路の保持データが反転して読
み出し時の誤書き込みとなる。しかし、本実施例では、
インバータ3140のトランジスタ３１５０のゲート・ソー
ス間には十分な電位が印加されているので、単一のトラ
ンジスタによっても読み出し時の誤書き込みを防止でき
る。

【０２３９】本実施例においては、リードデータ線ＲＤ
１，ＲＤ２に接続されるトランジスタがそれぞれ単一の
ＮＭＯＳトランジスタ３１０８，３１１０で構成されて
いるため、リードデータ線ＲＤ１，ＲＤ２に付加される
負荷容量を低減することができる。

【０２４０】また本実施例においては、データの書き込
み時に、トランスファゲート3104,３１０６がオンにな
ったときには、トランジスタ３１５４〜３１６０がオフ
となってインバータ３１４２の出力インピーダンスをハ
イインピーダンスとしているので、ライトデータ線から
のデータを確実に書き込むことができる。

【０２４１】また本実施例においては、８個ＰＭＯＳト
ランジスタと８個のＰＭＯＳトランジスタを用いて、２
Ｗ−２Ｒ用のメモリセル回路を１ビット構成できる。こ
のメモリセル回路の場合、図３０に示すメモリセル回路
に較べて書き込みワード線の本数を２本減らすことがで
きる。

【０２４２】また本実施例においては、トランジスタ３
１０８，３１１０を相隣接して配置するとともにデータ
線側の拡散層の共用領域に形成すると、リードデータ線
RD1,ＲＤ２に付加される負荷容量を更に減らすことがで
き、アクセス時間のさらなる高速化が図れる。

【０２４３】また、本実施例においては、読み出し時の
誤書き込みに対するマージンを増やすために、例えば、
トランスファゲート３１０４のＰＭＯＳトランジスタ31
32を取り除いて、このトランジスタをインバータ３１４
０のＰＭＯＳトランジスタに並列接続するとともに、ト
ランジスタ３１３８をトランスファゲート３１０６から
取り除いて、このトランジスタをトランジスタ３１５０
に並列接続したメモリセル回路を構成することもでき
る。

【０２４４】あるいは、ＭＯＳトランジスタの数は増え
るが、インバータ３１４０のPMOSトランジスタとＮＭＯ
Ｓトランジスタにそれぞれ同一極性のトランジスタを並
列接続したものでメモリセル回路を構成することもでき
る。

【０２４５】次に、２Ｗ−２Ｒ用の４ポートメモリセル
回路の他の実施例を図３２に従って説明する。

【０２４６】本実施例は、データ記憶部をＣＭＯＳイン
バータ５６，３１６４，ＰＭＯＳトランジスタ３１６６
で構成するとともに読み出しポートと書き込みポートを
それぞれシングルエンドとしたものであり、他の構成は
図３１のものと同様であるので、同一のものには同一符
号を付してそれらの説明は省略する。

【０２４７】ＣＭＯＳインバータ３１６４はＰＭＯＳト
ランジスタ３１６８，３１７０，３１７２が３個並列接
続されているとともに、２個のＮＭＯＳトランジスタ３
１７４，３１７６が並列接続されている。そしてインバ
ータ５６，３１６４が互いに着列接続されてデータ記憶
用の閉ループを構成するようになっており、この閉ルー
プ中にループ制御部を構成するトランスファゲートとし
てのＰＭＯＳトランジスタ３１６６が挿入されている。
このトランジスタ３１６６のゲートはＡＮＤゲートを介
してワード線Ｗ−ＷＬ１とワード線Ｗ−ＷＬ２に接続さ
れている。

【０２４８】本実施例におけるデータ記憶部にデータ書
き込むときには、トランジスタ３１３４，３１３８がオ
ンになるとともに、トランジスタ３１６６がオフとなっ
て正帰還ループが遮断された状態でデータの書き込みが
行われる。そしてデータが書き込まれた後は、トランジ
スタ３１３４，３１３８がオフとなり、トランジスタ31
66がオンとなって書き込まれたデータが保持されるよう
になっている。そして保持されたデータはトランジスタ
３１０８，３１１０がオンになったときに、それぞれリ
ードデータ線ＲＤ１，ＲＤ２に読み出される。

【０２４９】ここで、リードデータ線ＲＤ１，ＲＤ２の
レベルが０で、インバータ３１６４の出力レベルが１の
ときに、トランジスタ３１０８，３１１０がオンになる
と、電源Ｖccからインバータ３１６４のＰＭＯＳトラン
ジスタ，トランジスタ3108,３１１０を介してリードデ
ータ線ＲＤ１，ＲＤ２に電流が流れ、インバータ3164の
出力レベルが下がる。このレベルがインバータ５６の論
理スレッショルド電圧以下に下がると、メモリセル回路
の保持データが反転して読み出し時の誤書き込みとな
る。しかし、本実施例では、インバータ３１６４のトラ
ンジスタ３１６８，３１７０，３１７２が３個並列接続
されて電流駆動力を上げているため、読み出し時の誤書
き込みを防止することができる。

【０２５０】一方、リードデータ線ＲＤ１，ＲＤ２のレ
ベルが１で、インバータ３１６４の出力レベルが０のと
きに、トランジスタ３１０８，３１１０がオンになる
と、リードデータ線ＲＤ１，ＲＤ２からトランジスタ３
１０８，３１１０，インバータ３１６４のＮＭＯＳトラ
ンジスタを介して接地端子に電流が流れ、インバータ３
１６４の出力レベルが上がる。このレベルがインバータ
５６の論理スレッショルド電圧以上に上がると、メモリ
セル回路の保持データが反転して読み出し時の誤書き込
みとなる。しかし、本実施例では、インバータ３１６４
のトランジスタ３１７４，３１７６のゲート・ソース間
には十分な電位が印加されているので、トランジスタ３
１７４，３１７６を２個並列接続することによって、読
み出し時の誤書き込みを防止できる。

【０２５１】本実施例においては、データ線に接続され
るトランジスタが単一のトランジスタで構成されている
ため、メモリ回路を小さくすることができるとともに、
データ線に付加される負荷容量を低減することができ
る。

【０２５２】また本実施例では、データの書き込み時に
は、トランジスタ３１３４，3138がオンになるときに、
トランジスタ３１６６がオフとなってデータ記憶部の正
帰還ループを遮断するようにしているため、インバータ
５６の出力インピーダンスがハイインピーダンスとな
り、ライトデータ線ＷＤ１，ＷＤ２からのデータを確実
に書き込むことができる。

【０２５３】また本実施例においては、６個のＰＭＯＳ
トランジスタと６個のＰＭＯＳトランジスタを用いて、
２Ｗ−２Ｒ用のメモリセル回路を１ビット構成できる。
このメモリセル回路の場合、図３０に示すメモリセル回
路に較べて、ＭＯＳトランジスタの数を４個、また書き
込みワード線の数を３本減らすことができる。

【０２５４】また本実施例においては、リードデータ線
ＲＤ１，ＲＤ２に接続されるトランジスタ３１０８，３
１１０をそれぞれ相隣接して配置し、これらのトランジ
スタをデータ線側の拡散層の共用領域に形成すると、リ
ードデータ線ＲＤ１，ＲＤ２に付加される負荷容量を更
に減らすことができ、アクセス時間のさらなる高速化が
図れる。

【０２５５】図３０〜図３２に示す実施例において、各
リードデータ線ＲＤ１，ＲＤ２にレベルシフト回路４０
を接続すると、リーク電流が流れるのを防止することが
でき、低消費電力化が図れる。

【０２５６】図３２の回路では、ＣＭＯＳインバータの
ｎＭＯＳトランジスタのゲート，ソース間に充分な電位
が印加されるので、ＣＭＯＳインバータのｎＭＯＳトラ
ンジスタは、単一トランジスタによって、読み出し時の
誤書き込みを防止できる。

【０２５７】書き込み時には、トランスファゲートをオ
ンし、クロックドインバータの出力をハイインピーダン
スにするので、データ線上のデータ（ＷＤ１Ｎ，ＷＤ２
Ｎ）が確実に書き込める。

【０２５８】８個のｐＭＯＳトランジスタと８個のｎＭ
ＯＳトランジスタを用いて、２Ｗ−２Ｒ用のメモリセル
回路が１ビット構成できることが判る。このメモリセル
回路の場合、図３１のメモリセル回路に比べて書き込み
ワード線の本数を２本減らすことができる。

【０２５９】また、読み出し用のトランスファゲートに
ついて、隣のメモリセルの読み出し用のトランスファゲ
ートのデータ線側の拡散層領域を共用化できるので、デ
ータ線ＲＤ１，ＲＤ２に付加する負荷容量を更に減らす
ことができ、アクセス時間の更なる高速化が図れる。

【０２６０】なお、図３２の回路において、読み出し時
の誤書き込みに対するマージンを増やすために、例え
ば、トランスファゲートのｐＭＯＳトランジスタを取っ
て、ＣＭＯＳインバータのｐＭＯＳトランジスタに並列
接続し、トランスファゲートのｎＭＯＳトランジスタを
取って、ＣＭＯＳインバータのｎＭＯＳトランジスタに
並列接続したメモリセル回路も考えられる。

【０２６１】あるいは、使用ＭＯＳトランジスタ数は増
えるが、図３２の回路において、ＣＭＯＳインバータ２
１２０のｐＭＯＳトランジスタとｎＭＯＳトランジスタ
の並列数を増やしたメモリセル回路も考えられる。

【０２６２】図３３の回路では、読み出しデータ線ＲＤ
１，ＲＤ２がLow レベルで、CMOSインバータの出力レベ
ルがHighレベルの時に、トランスファゲートがオンする
と、電源からＣＭＯＳインバータのｐＭＯＳトランジス
タ，トランスファゲートを介して、読み出しデータ線Ｒ
Ｄ１，ＲＤ２に電流が流れ、ＣＭＯＳインバータの出力
レベルが下がる。このレベルがインバータ２１３０の論
理スレッショルド電圧以下に下がると、メモリセルの保
持データが反転し、読み出し時の誤書き込みとなる。こ
こでは、ＣＭＯＳインバータのｐＭＯＳトランジスタを
３個並列接続し、電流駆動力を上げて読み出し時の誤書
き込みを防止できる。

【０２６３】読み出しデータ線ＲＤ１，ＲＤ２がHighレ
ベルで、ＣＭＯＳインバータの出力レベルがLow レベル
の時に、トランスファゲートがオンすると、読み出しデ
ータ線ＲＤ１，ＲＤ２からトランスファゲート、ＣＭＯ
ＳインバータのｎＭＯＳトランジスタを介して、接地端
子に電流が流れ、ＣＭＯＳインバータの出力レベルが上
がる。このレベルがインバータの論理スレッショルド電
圧以上に上がると、メモリセルの保持データが反転し、
読み出し時の誤書き込みとなる。しかし、CMOSインバー
タのｎＭＯＳトランジスタのゲート，ソース間には充分
な電位が印加されるので、ＣＭＯＳインバータのｎＭＯ
Ｓトランジスタは、２個の並列接続によって、読み出し
時の誤書き込みを防止できる。

【０２６４】書き込み時には、トランスファゲートをオ
フして記憶部の正帰還ループを遮断し、トランスファゲ
ートをオンにするので、データ線上のデータ(ＷＤ１,Ｗ
Ｄ２）が確実に書き込める。６個のｐＭＯＳトランジス
タと６個のｎＭＯＳトランジスタを用いて、２Ｗ−２Ｒ
用のメモリセル回路が１ビット構成できることが判る。
このメモリセル回路の場合、図３１のメモリセル回路に
比べて、ＭＯＳトランジスタ数を４個、また、書き込み
ワード線の本数を３本減らすことができる。

【０２６５】また、読み出し用のトランスファゲートに
ついて、隣のメモリセルの読み出し用のトランスファゲ
ートのデータ線側の拡散層領域を共用化できるので、デ
ータ線ＲＤ１，ＲＤ２に付加する負荷容量を更に減らす
ことができ、アクセス時間の更なる高速化が図れる。

【０２６６】以上、詳細に説明してきたが、本実施例に
よれば、メモリ密度が高く、また、高速なアクセス時間
を有し、低消費電力な２Ｗ−２Ｒのメモリ回路を得るこ
とができる。

【０２６７】また図３０〜図３２に示した実施例におい
ては、ゲートアレイの基本セルを用いて構成するメタラ
イズドメモリについてのべたが、前記各実施例はゲート
アレイ以外のメモリにも適用することができる。

【０２６８】図３５は、上記発明をマイクロプロセッサ
に適用した例である。

【０２６９】マイクロプロセッサチップ３５１は、回路
ブロック３５２や３５３及びキャッシュメモリ，レジス
タファイル，演算器などを含んで構成される。

【０２７０】本実施例では、回路ブロック３５２と３５
３の間のブロック間インターフェースに本発明の低振幅
で動作する信号及び送受信回路を適用している。また、
本発明をデータ読み出し部に適用したレジスタファイル
を備え、演算器やキャッシュメモリとデータの受け渡し
を行っている。

【０２７１】

【発明の効果】以上説明したように、本発明によれば、
データ線に接続されるデータ出力部またはデータ入力部
を単一のＭＯＳトランジスタで構成したため、データ線
に付加される負荷容量を低減することができる。更にメ
モリセル回路を構成するトランジスタの個数を少なくす
ることができ、メモリ密度を高くすることができるとと
もに、負荷容量の低減によってアクセスの高速化が図れ
る。更にデータ線にレベルシフト回路を接続したときに
はリーク電流が流れるのを防止することができ、低消費
電力化が図れる。

【０２７２】本発明によれば、低消費電力で高速動作の
マイクロプロセッサを提供することができる。さらに、
上記マイクロプロセッサを適用した低消費電力で高速動
作の情報処理システムを実現できる。

【０２７３】本発明によれば、半導体集積回路への入力
信号を低振幅動作させ、しかも、直流的に貫通電流の流
れない半導体集積回路装置を実現することができる。

【０２７４】また、半導体集積回路の入力信号を低振幅
化できることで、前記入力信号を駆動するドライバ回路
を、低消費電力で高速に動作させることができる。

【０２７５】前記効果は、前記半導体集積回路の入力信
号の負荷容量が大きいほど顕著に現れる。また、本発明
の半導体集積回路を多段に接続することで、高速で低消
費電力動作の論理回路システムを実現することができ
る。

【０２７６】また、本発明によれば、メモリ密度が高
く、高速なアクセス時間を有し、低消費電力なメモリ回
路を得ることができる。

【０２７７】また、本発明を回路ブロック間インターフ
ェースやレジスタファイルに適用することで、低消費電
力で高速動作のマイクロプロセッサや情報処理システム
を構築することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の概略と各ノードの波形
を示す図である。

【図２】本発明の第２の実施例を示す図である。

【図３】本発明の第３の実施例を示す図である。

【図４】本発明の第４の実施例を示す図である。

【図５】本発明の第５の実施例を示す図である。

【図６】本発明の第６の実施例を示す図である。

【図７】本発明の第７の実施例を示す図である。

【図８】本発明の第８の実施例を示す図である。

【図９】本発明の第９の実施例を示す図である。

【図１０】本発明の第１０の実施例を示す図である。

【図１１】本発明の第１１の実施例の概略と各ノードの
波形を示す図である。

【図１２】本発明の第１２の実施例を示す図である。

【図１３】本発明をドミノ回路に適用した例。

【図１４】本発明を回路ブロック間インタフェースに適
用した例。

【図１５】本発明を回路ブロック間インタフェースに適
用した例。

【図１６】本発明をレジスタファイルに適用した例。

【図１７】本発明をレジスタファイルに適用した例。

【図１８】従来例を示す図である。

【図１９】従来例を示す図である。

【図２０】従来例を示す図である。

【図２１】本発明の他の実施例を示す１Ｗ−１Ｒ用のメ
モリセル回路を示す構成図である。

【図２２】図２１の回路をゲートアレイの基本セルで構
成したときの状態を示す図である。

【図２３】レベルシフト回路の全体構成図である。

【図２４】本発明の他の実施例を示す１Ｗ−１Ｒ用のメ
モリセル回路の構成図である。

【図２５】図２４に示すメモリセル回路をゲートアレイ
の基本セルで構成したときの状態を示す図である。

【図２６】本発明の他の実施例を示す１Ｗ−１Ｒ用のメ
モリセル回路の構成図である。

【図２７】本発明の他の実施例を示す１Ｗ−１Ｒ用のメ
モリセル回路の構成図である。

【図２８】本発明の他の実施例を示す１Ｗ−１Ｒ用のメ
モリセル回路の構成図である。

【図２９】本発明の他の実施例を示す１Ｗ−１Ｒ用のメ
モリセル回路の構成図である。

【図３０】本発明の他の実施例を示す２Ｗ−２Ｒ用メモ
リセル回路の構成図である。

【図３１】本発明の他の実施例を示す２Ｗ−２Ｒ用のメ
モリセル回路の構成図である。

【図３２】本発明の他の実施例を示す２Ｗ−２Ｒ用のメ
モリセル回路の構成図である。

【図３３】本発明の他の実施例を示すマイコンに適用し
た場合の構成図である。

【符号の説明】

１０…データ記憶部、１２…データ入力部、１４…デー
タ出力部、１６…CMOSインバータ、１８…クロックドイ
ンバータ、２０，２２，２６，２８，３４…ＰＭＯＳト
ランジスタ、２４，３０，３２，３６，３８…ＮＭＯＳ
トランジスタ、４０…レベルシフト回路、１１０…パス
トランジスタロジック、１２１…入力信号、１２６…出
力信号、ＶＤＤ…電源電位、ＶＳＳ…接地電位、２０４
…インバータ回路、２１０…ＣＭＯＳインバータ、２１
１…クロックドゲート、２１２，２１３…トランスファ
ゲート、３５１…マイクロプロセッサ、４０１…ダイオ
ード、５０１，８０１，９１３，９２２…ＮＰＮバイポ
ーラトランジスタ、601…ＰＮＰバイポーラトランジス
タ、９１０…Ｂｉ−ＮＭＯＳゲート回路、1011,１０２
１…低振幅の入力信号、１０３１…フル振幅の入力信
号、１２１１…クロック信号、１２２０…ｎＭＯＳトラ
ンジスタによる論理回路、１４００，1401，１５００，
１５０１…回路ブロック、１６１０，１７１０…メモリ
セル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 弘道 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 西尾 洋二 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 廣瀬 晃作 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 原 英夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小池 勝則 茨城県日立市幸町三丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 根本 佳代子 茨城県日立市留町前川1270番58 ヘック印 刷株式会社内

Claims (17)

【特許請求の範囲】
1. 【請求項１】ゲートに入力信号が入力され、ドレインが
   出力に、ソースが第１の電位に接続された第１の一方導
   電型電界効果トランジスタと、 ソースが上記第１の電位とは異なる第２の電位に、ドレ
   インが上記出力に接続された第１の他方導電型電界効果
   トランジスタと、 ソースが上記第２の電位に、ドレインが上記第１の他方
   導電型電界効果トランジスタのゲートに接続された第２
   の他方導電型電界効果トランジスタと、 ソース又はドレインのどちらか一方が上記第１の一方導
   電型電界効果トランジスタのゲートに、他方が上記第１
   の他方導電型電界効果トランジスタのゲートに接続され
   た第２の一方導電型電界効果トランジスタとを有するこ
   とを特徴とするゲート回路。
2. 【請求項２】信号を入力し、論理を取って、信号を出力
   する少なくとも１つの電界効果トランジスタを有する論
   理回路と、 ゲートに上記論理回路からの信号が入力信号として入力
   され、ドレインが出力に、ソースが第１の電位に接続さ
   れた第１の一方導電型電界効果トランジスタと，ソース
   が上記第１の電位とは異なる電位に、ドレインが上記出
   力に接続された第１の他方導電型電界効果トランジスタ
   と，ソースが上記第２の電位に、ドレインが上記第１の
   他方導電型電界効果トランジスタのゲートに接続された
   第２の他方導電型電界効果トランジスタと，ソース又は
   ドレインのどちらか一方が上記第１の一方導電型電界効
   果トランジスタのゲートに、他方が上記第１の他方導電
   型電界効果トランジスタのゲートに接続された第２の一
   方導電型電界効果トランジスタとからなるゲート回路と
   を有することを特徴とする半導体集積回路装置。
3. 【請求項３】請求項１又は２において、 上記第２の一方導電型電界効果トランジスタのゲートは
   第３の電位に接続され、上記第２の他方導電型電界効果
   トランジスタのゲートは上記出力に接続されていること
   を特徴とする半導体集積回路装置。
4. 【請求項４】請求項１又は２において、 上記第２の一方導電型電界効果トランジスタのゲートは
   上記第１の他方導電型電界効果トランジスタのゲートに
   接続され、上記第２の他方導電型電界効果トランジスタ
   のゲートは反転回路を介して上記入力信号を入力するこ
   とを特徴とする半導体集積回路装置。
5. 【請求項５】請求項１又は２において、 上記第２の一方導電型電界効果トランジスタのゲートと
   上記第２の他方導電型電界効果トランジスタのゲートは
   反転回路を介して上記入力信号を入力することを特徴と
   する半導体集積回路装置。
6. 【請求項６】請求項１又は２において、 ゲートが上記第１の他方導電型電界効果トランジスタの
   ゲートに、ソースが上記第１の電位に、ドレインが上記
   出力に接続された第３の一方導電型電界効果トランジス
   タをさらに有することを特徴とする半導体集積回路装
   置。
7. 【請求項７】請求項２において、 上記論理回路は、ゲートに制御信号が入力され、ソース
   又はドレインの一方に入力信号が入力され、他方から信
   号を出力する少なくとも１つの電界効果トランジスタを
   有するパストランジスタロジック回路であることを特徴
   とする半導体集積回路装置。
8. 【請求項８】請求項１又は２において、 上記第１又は第２の一方導電型電界効果トランジスタは
   Ｎ型電界効果トランジスタで、上記第１又は第２の他方
   導電型電界効果トランジスタはＰ型電界効果トランジス
   タで、上記第１の電位は接地電位で、上記第２の電位は
   電源電位であることを特徴とする半導体集積回路装置。
9. 【請求項９】請求項１又は２において、 上記第１又は第２の一方導電型電界効果トランジスタは
   Ｐ型電界効果トランジスタで、上記第１又は第２の他方
   導電型電界効果トランジスタはＮ型電界効果トランジス
   タで、上記第１の電位は電源電位で、上記第２の電位は
   接地電位であることを特徴とする半導体集積回路装置。
10. 【請求項１０】請求項１又は２において、 上記第１の一方導電型電界効果トランジスタのゲートに
    入力される入力信号は、バスを介して入力されることを
    特徴とすら半導体集積回路装置。
11. 【請求項１１】少なくとも１つの信号を入力し、論理を
    取って、信号を出力する少なくとも１つの電界効果トラ
    ンジスタを有する論理回路と、 ゲートに上記論理回路からの信号が入力信号として入力
    され、ドレインが出力に、ソースが第１の電位に接続さ
    れた第１の一方導電型電界効果トランジスタと，ソース
    が上記第１の電位とは異なる電位に、ドレインが上記出
    力に接続された第１の他方導電型電界効果トランジスタ
    と，ゲートにクロック信号を入力し、ソースが上記第２
    の電位に、ドレインが上記第１の他方導電型電界効果ト
    ランジスタのゲートに接続された第２の他方導電型電界
    効果トランジスタと，ソース又はドレインのどちらか一
    方が上記第１の一方導電型電界効果トランジスタのゲー
    トに、他方が上記第１の他方導電型電界効果トランジス
    タのゲートに接続された第２の一方導電型電界効果トラ
    ンジスタとからなるゲート回路と、 上記論理回路と上記第１の電位との間にソース・ドレイ
    ンが、ゲートに上記クロック信号が入力される第４の一
    方導電型電界効果トランジスタとを有することを特徴と
    する半導体集積回路装置。
12. 【請求項１２】請求項１１において、 上記クロック信号を上記第２の他方導電型電界効果トラ
    ンジスタと上記第４の一方導電型電界効果トランジスタ
    で受け、上記出力を上記論理回路の入力信号として入力
    する論理回路とゲート回路の複合回路を多段接続してド
    ミノ回路を構成することを特徴とする半導体集積回路装
    置。
13. 【請求項１３】請求項１１又は１２において、 上記第１の一方導電型電界効果トランジスタのゲートに
    入力される入力信号は、バスを介して入力されることを
    特徴とする半導体集積回路装置。
14. 【請求項１４】アドレス信号を入力し、デコード信号を
    出力するデコーダと、 データを保持するデータ保持部と上記デコーダからのデ
    コード信号によって保持しているデータを低振幅信号で
    出力するデータ出力部からなるメモリセルと、 ゲートに上記メモリセルからの低振幅信号のデータが入
    力され、ドレインが出力に、ソースが第１の電位に接続
    された第１の一方導電型電界効果トランジスタと、ソー
    スが上記第１の電位とは異なる第２の電位に、ドレイン
    が上記出力に接続された第１の他方導電型電界効果トラ
    ンジスタと，ソースが上記第２の電位に、ドレインが上
    記第１の他方導電型電界効果トランジスタのゲートに接
    続された第２の他方導電型電界効果トランジスタと，ソ
    ース又はドレインのどちらか一方が上記第１の一方導電
    型電界効果トランジスタのゲートに、他方が上記第１の
    他方導電型電界効果トランジスタのゲートに接続された
    第２の一方導電型電界効果トランジスタとからなる読み
    出し部と、 上記読み出し部からのデータを伝送する読み出しデータ
    線とを有するレジスタファイルを有することを特徴とす
    るプロセッサ。
15. 【請求項１５】クロック信号に同期してアドレス信号を
    入力し、デコード信号を出力するデコーダと、 データを保持するデータ保持部と上記デコーダからのデ
    コード信号によって保持しているデータを低振幅信号で
    出力するデータ出力部からなるメモリセルと、 ゲートに上記メモリセルからの低振幅信号のデータが入
    力され、ドレインが出力に、ソースが第１の電位に接続
    された第１の一方導電型電界効果トランジスタと、ソー
    スが上記第１の電位とは異なる第２の電位に、ドレイン
    が上記出力に接続された第１の他方導電型電界効果トラ
    ンジスタと、ゲートに上記クロック信号が入力され、ソ
    ースが上記第２の電位に、ドレインが上記第１の他方導
    電型電界効果トランジスタのゲートに接続された第２の
    他方導電型電界効果トランジスタと、ソース又はドレイ
    ンのどちらか一方が上記第１の一方導電型電界効果トラ
    ンジスタのゲートに、他方が上記第１の他方導電型電界
    効果トランジスタのゲートに接続された第２の一方導電
    型電界効果トランジスタとからなる読み出し部と、 上記読み出し部からのデータを伝送する読み出しデータ
    線とを有するレジスタファイルを有することを特徴とす
    るプロセッサ。
16. 【請求項１６】複数の半導体素子により複数のインバー
    タ回路を構成し各インバータ回路が互いに接続されてデ
    ータ記憶用の閉ループを構成するデータ記憶部と、 データ記憶部とライトデータ線とを結ぶライトデータ伝
    送路を構成しこのライトデータ伝送路を書き込み信号に
    応答して開閉するデータ入力部と、 データ記憶部とリードデータ線とを結ぶリードデータ伝
    送路を構成しこのリードデータ伝送路を読み出し信号に
    応答して開閉するデータ出力部と、 書き込み信号に応答してデータ書き込み時にデータ記憶
    部の閉ループを開きデータ書き込み後にはデータ記憶部
    の閉ループを閉じるループ制御部とを備え、 前記データ出力部は単一のMOSFETで構成されていること
    を特徴とする半導体記憶装置。
17. 【請求項１７】複数の半導体素子により複数のインバー
    タ回路を構成し各インバータ回路が互いに接続されてデ
    ータ記憶用の閉ループを構成するデータ記憶部と、 データ記憶部とライトデータ線とを結ぶライトデータ伝
    送路を構成しこのライトデータ伝送路を書き込み信号に
    応答して開閉するデータ入力部と、 データ記憶部とリードデータ線とを結ぶリードデータ伝
    送路を構成しこのリードデータ伝送路を読み出し信号に
    応答して開閉するデータ出力部と、 書き込み信号に応答してデータ書き込み時にデータ記憶
    部の閉ループを開きデータ書き込み後にはデータ記憶部
    の閉ループを閉じるループ制御部とを備え、 前記データ入力部は単一のMOSFETで構成されている半導
    体記憶装置。