JPH087571A - ゲート回路,半導体集積回路,半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 - Google Patents
ゲート回路,半導体集積回路,半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置Info
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- JPH087571A JPH087571A JP7052241A JP5224195A JPH087571A JP H087571 A JPH087571 A JP H087571A JP 7052241 A JP7052241 A JP 7052241A JP 5224195 A JP5224195 A JP 5224195A JP H087571 A JPH087571 A JP H087571A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】
【目的】入力信号を低振幅化して入力信号の遷移時間を
高速化し、低振幅動作の入力信号を入力しても貫通電流
が流れず、低消費電力のゲート回路及びそれを用いた半
導体集積回路装置の提供にある。 【構成】入力信号がnMOSのパストランジスタを介し
て供給され、前記入力信号を第1のnMOSトランジス
タのゲートに入力すると共に、第2のnMOSトランジ
スタを介して前記第1のnMOSトランジスタと相補動
作する第1のpMOSトランジスタのゲートに入力し、
前記第1のpMOSトランジスタのゲートは、さらに第
2のpMOSトランジスタを介して電源電位に接続さ
れ、前記第2のnMOSトランジスタのゲートは電源電位に
接続され、前記第2のpMOSトランジスタのゲートは
前記第1のnMOSトランジスタのドレインと前記第1
のpMOSトランジスタのドレインが共通接続された信
号によって制御されている。
高速化し、低振幅動作の入力信号を入力しても貫通電流
が流れず、低消費電力のゲート回路及びそれを用いた半
導体集積回路装置の提供にある。 【構成】入力信号がnMOSのパストランジスタを介し
て供給され、前記入力信号を第1のnMOSトランジス
タのゲートに入力すると共に、第2のnMOSトランジ
スタを介して前記第1のnMOSトランジスタと相補動
作する第1のpMOSトランジスタのゲートに入力し、
前記第1のpMOSトランジスタのゲートは、さらに第
2のpMOSトランジスタを介して電源電位に接続さ
れ、前記第2のnMOSトランジスタのゲートは電源電位に
接続され、前記第2のpMOSトランジスタのゲートは
前記第1のnMOSトランジスタのドレインと前記第1
のpMOSトランジスタのドレインが共通接続された信
号によって制御されている。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置の低
振幅動作の信号によって低消費電力で高速に動作するゲ
ート回路に関し、特に、高速,高集積を達成する半導体
記憶装置又は半導体記憶回路装置及びこれらの回路又は
装置を有してなる情報処理装置に関する。
振幅動作の信号によって低消費電力で高速に動作するゲ
ート回路に関し、特に、高速,高集積を達成する半導体
記憶装置又は半導体記憶回路装置及びこれらの回路又は
装置を有してなる情報処理装置に関する。
【0002】
【従来の技術】第1の従来の技術として、特開昭61−29
3018号や特開昭62−186613号がある。図18に、第1の
従来技術の概略図を示す。
3018号や特開昭62−186613号がある。図18に、第1の
従来技術の概略図を示す。
【0003】この第1の従来技術によると、PMOSト
ランジスタ(以下、単にPMOSという)1810は、
NMOSトランジスタ(以下、単にNMOSという)1
806の出力信号1809がHighレベルである時、つま
り、(電源電位)−(NMOSのスレッシュホールド電
圧)である時、インバータ1812の貫通電流を防止
し、出力信号1813の電位を安定させている。
ランジスタ(以下、単にPMOSという)1810は、
NMOSトランジスタ(以下、単にNMOSという)1
806の出力信号1809がHighレベルである時、つま
り、(電源電位)−(NMOSのスレッシュホールド電
圧)である時、インバータ1812の貫通電流を防止
し、出力信号1813の電位を安定させている。
【0004】第2の従来技術として、特開昭62−32722
号,特開昭63−5172号がある。
号,特開昭63−5172号がある。
【0005】図19,図20に、第2の従来技術の概略
図を示す。
図を示す。
【0006】この第2の従来技術の図19によると、P
MOS Q3は、入力信号1901がハイレベルの時、
PMOS Q1を駆動するためにゲートに端子1905
から信号が印加され、Q1を駆動するトランジスタであ
る。また、入力信号がロウレベルの時、Q3はオフとな
り、A点のハイレベルをQ1のゲートに印加することな
くNMOS Q2のゲートに印加するように動作する。
このようにして、Q1,Q2のスイッチング速度を高速
にしている。
MOS Q3は、入力信号1901がハイレベルの時、
PMOS Q1を駆動するためにゲートに端子1905
から信号が印加され、Q1を駆動するトランジスタであ
る。また、入力信号がロウレベルの時、Q3はオフとな
り、A点のハイレベルをQ1のゲートに印加することな
くNMOS Q2のゲートに印加するように動作する。
このようにして、Q1,Q2のスイッチング速度を高速
にしている。
【0007】同様に、図20によると、入力信号190
1がハイレベルの時、点Aのレベルはロウレベルであ
り、NMOS Q12はオフ状態であり、NMOS Q
14はオン状態であるので点Bのレベルもロウレベルで
ある。そのため、PMOSQ13はオン状態になり、N
MOS Q11を駆動する。ロウレベルの時、点Aはハ
イレベルであり、NMOS Q14,PMOS Q13
及びNMOS Q11がオフ状態になり、NMOS Q1
2がオン状態になって出力信号はロウレベルになる。こ
のとき、Q11,Q13及びQ14が全てオフ状態なの
で、2003からの電流はほとんど流れない。
1がハイレベルの時、点Aのレベルはロウレベルであ
り、NMOS Q12はオフ状態であり、NMOS Q
14はオン状態であるので点Bのレベルもロウレベルで
ある。そのため、PMOSQ13はオン状態になり、N
MOS Q11を駆動する。ロウレベルの時、点Aはハ
イレベルであり、NMOS Q14,PMOS Q13
及びNMOS Q11がオフ状態になり、NMOS Q1
2がオン状態になって出力信号はロウレベルになる。こ
のとき、Q11,Q13及びQ14が全てオフ状態なの
で、2003からの電流はほとんど流れない。
【0008】つまり、Q14は、プルダウン回路とプル
アップ回路をスイッチングするスイッチング素子として
機能する。
アップ回路をスイッチングするスイッチング素子として
機能する。
【0009】また、第3の従来技術として、従来の半導
体記憶装置では、CMOSゲートアレイLSIに使用さ
れているメモリセル回路として、1W−1R(1ポート
書き込み−1ポート読み出し)のメモリに使われるも
の、或いは2W−2R(2ポート書き込み−2ポート読
み出し)のメモリに使われるものが知られている。前者
のものは、データ記憶部がCMOSインバータとクロッ
クドインバータで構成され、データ記憶部のデータ書き
込み側が一対のトランスファゲートを介してライトデー
タ線に接続され、データ読み出し側がクロックドインバ
ータを介してリードデータ線に接続されている。各クロ
ックドインバータは2個のPMOSトランジスタと2個
のNMOSトランジスタで構成されており、メモリセル
回路全体は6個のPMOSトランジスタと6個のNMO
Sトランジスタで構成されている。一方、後者のもの
は、データ記憶部が一対のクロックドインバータで構成
されており、データ記憶部のデータ書き込み側が一対の
書き込み用トランスファゲートを介してそれぞれライト
データ線に接続され、データ記憶部のデータ読み出し側
が読み出し用クロックドインバータを介してそれぞれリ
ードデータ線に接続されている。各クロックドインバー
タは2個のPMOSトランジスタと2個のNMOSトラ
ンジスタで構成され、トランスファゲートは1個のPM
OSトランジスタと1個のNMOSトランジスタで構成
されている。そしてメモリセル回路全体は、10個のP
MOSタランジスタと10個のNMOSトランジスタで
構成されている。
体記憶装置では、CMOSゲートアレイLSIに使用さ
れているメモリセル回路として、1W−1R(1ポート
書き込み−1ポート読み出し)のメモリに使われるも
の、或いは2W−2R(2ポート書き込み−2ポート読
み出し)のメモリに使われるものが知られている。前者
のものは、データ記憶部がCMOSインバータとクロッ
クドインバータで構成され、データ記憶部のデータ書き
込み側が一対のトランスファゲートを介してライトデー
タ線に接続され、データ読み出し側がクロックドインバ
ータを介してリードデータ線に接続されている。各クロ
ックドインバータは2個のPMOSトランジスタと2個
のNMOSトランジスタで構成されており、メモリセル
回路全体は6個のPMOSトランジスタと6個のNMO
Sトランジスタで構成されている。一方、後者のもの
は、データ記憶部が一対のクロックドインバータで構成
されており、データ記憶部のデータ書き込み側が一対の
書き込み用トランスファゲートを介してそれぞれライト
データ線に接続され、データ記憶部のデータ読み出し側
が読み出し用クロックドインバータを介してそれぞれリ
ードデータ線に接続されている。各クロックドインバー
タは2個のPMOSトランジスタと2個のNMOSトラ
ンジスタで構成され、トランスファゲートは1個のPM
OSトランジスタと1個のNMOSトランジスタで構成
されている。そしてメモリセル回路全体は、10個のP
MOSタランジスタと10個のNMOSトランジスタで
構成されている。
【0010】
【発明が解決しようとする課題】上記第1の従来技術に
よれば、nMOSトランジスタ1806の出力信号18
09の電位がHighレベルの場合、pMOSトランジスタ
1810による帰還がかかるまでの間、インバータ18
12に貫通電流が流れるという問題があった。
よれば、nMOSトランジスタ1806の出力信号18
09の電位がHighレベルの場合、pMOSトランジスタ
1810による帰還がかかるまでの間、インバータ18
12に貫通電流が流れるという問題があった。
【0011】つまり、nMOSトランジスタ1806の
出力信号1809のHighレベルが、電源電位よりnMO
Sトランジスタ1806のスレッシュホールド電圧分下
がっている為である。
出力信号1809のHighレベルが、電源電位よりnMO
Sトランジスタ1806のスレッシュホールド電圧分下
がっている為である。
【0012】また、この第1の従来技術によれば、nM
OSトランジスタ1806の出力信号1809の電位を
HighレベルからLow レベルへ遷移させる場合、電源電位
から接地電位まで電位を変化させなければならず、中間
電位(電源電位からnMOSトランジスタ1806のス
レッシュホールド電圧分下がった電位)のHighレベルか
ら接地電位へ変化させる時間より遅くなるという問題が
あった。
OSトランジスタ1806の出力信号1809の電位を
HighレベルからLow レベルへ遷移させる場合、電源電位
から接地電位まで電位を変化させなければならず、中間
電位(電源電位からnMOSトランジスタ1806のス
レッシュホールド電圧分下がった電位)のHighレベルか
ら接地電位へ変化させる時間より遅くなるという問題が
あった。
【0013】これは、インバータ1812の貫通電流を
防止する為に付加したpMOSトランジスタ1810に
よる弊害である。
防止する為に付加したpMOSトランジスタ1810に
よる弊害である。
【0014】第2の従来技術は、本来、本発明の回路と
は異なり、低電圧動作のCMOS回路で高電圧の回路を
駆動して高電圧信号を発生するための回路である。
は異なり、低電圧動作のCMOS回路で高電圧の回路を
駆動して高電圧信号を発生するための回路である。
【0015】これによれば、異なる2種類以上の電源電
圧を備えなければならず、電源供給系が複雑になるとい
う問題があった。
圧を備えなければならず、電源供給系が複雑になるとい
う問題があった。
【0016】また、上記第2の従来技術では、A点の信
号をQ4,Q5で構成する相補回路で駆動し、A点の電
位が電源電圧と同じ振幅動作をしている。そのため、Q
4,Q5で構成される相補回路は、A点の充放電電流を
小さくするという点で低消費電力化の効果がない。ま
た、A点の動作振幅が電源電圧と同じであるため、信号
の低振幅化による高速化の効果がない。さらに、入力信
号1901がHighレベルの場合、R1,Q3,Q4及び
R1,Q14,Q4を介して直流電流が流れ、消費電力
が大きくなるという問題があった。
号をQ4,Q5で構成する相補回路で駆動し、A点の電
位が電源電圧と同じ振幅動作をしている。そのため、Q
4,Q5で構成される相補回路は、A点の充放電電流を
小さくするという点で低消費電力化の効果がない。ま
た、A点の動作振幅が電源電圧と同じであるため、信号
の低振幅化による高速化の効果がない。さらに、入力信
号1901がHighレベルの場合、R1,Q3,Q4及び
R1,Q14,Q4を介して直流電流が流れ、消費電力
が大きくなるという問題があった。
【0017】上記第3の従来技術では、メモリセル回路
を構成するのに、PMOSトランジスタとNMOSトラ
ンジスタをそれぞれ6個あるいは10個使用しているの
で、例えば2連のPMOSトランジスタと2連のNMO
Sトランジスタの2ペアでベーシックセル(基本セル)
を構成(8個のトランジスタ)した場合、前者のものは
最低1.5BC(ベーシックセル)必要となり、後者の
ものは最低2.5BC必要となり、メモリセル回路の面
積が大きくなる。またリードデータ線には1メモリセル
毎に読み出し用クロックドインバータが接続されている
ので、リードデータ線にはクロックドインバータのPM
OSトランジスタとNMOSトランジスタの二つのトラ
ンジスタのドレイン容量が付加され、リードデータ線の
負荷容量が大きくなってメモリのアクセス時間が遅くな
るという問題点がある。
を構成するのに、PMOSトランジスタとNMOSトラ
ンジスタをそれぞれ6個あるいは10個使用しているの
で、例えば2連のPMOSトランジスタと2連のNMO
Sトランジスタの2ペアでベーシックセル(基本セル)
を構成(8個のトランジスタ)した場合、前者のものは
最低1.5BC(ベーシックセル)必要となり、後者の
ものは最低2.5BC必要となり、メモリセル回路の面
積が大きくなる。またリードデータ線には1メモリセル
毎に読み出し用クロックドインバータが接続されている
ので、リードデータ線にはクロックドインバータのPM
OSトランジスタとNMOSトランジスタの二つのトラ
ンジスタのドレイン容量が付加され、リードデータ線の
負荷容量が大きくなってメモリのアクセス時間が遅くな
るという問題点がある。
【0018】本発明の目的は、単一電源で動作する半導
体集積回路に於いて、低振幅動作の入力信号を受けても
貫通電流が流れず、低消費電力で動作する半導体集積回
路を提供することにある。
体集積回路に於いて、低振幅動作の入力信号を受けても
貫通電流が流れず、低消費電力で動作する半導体集積回
路を提供することにある。
【0019】さらに、入力信号を低振幅化することで、
入力信号の遷移時間を高速化し、前記入力信号を駆動す
るドライバ回路の電力消費を抑えた半導体集積回路装置
の提供にある。
入力信号の遷移時間を高速化し、前記入力信号を駆動す
るドライバ回路の電力消費を抑えた半導体集積回路装置
の提供にある。
【0020】本発明の別の目的は、ゲートアレイやエン
ベデッドアレイ等のマスタスライス型LSI用のメモリ
密度が高く、高速,低消費電力の半導体記憶装置を提供
することにある。
ベデッドアレイ等のマスタスライス型LSI用のメモリ
密度が高く、高速,低消費電力の半導体記憶装置を提供
することにある。
【0021】本発明の他の目的は、データ線に付加され
る付加容量を低減することができる半導体集積回路装
置、さらに半導体記憶装置の提供にある。
る付加容量を低減することができる半導体集積回路装
置、さらに半導体記憶装置の提供にある。
【0022】
【課題を解決するための手段】本発明の特徴は、前記入
力信号を第1のnMOSトランジスタのゲートに入力す
ると共に、第2のnMOSトランジスタを介して前記第
1のnMOSトランジスタと相補動作する第1のpMO
Sトランジスタのゲートに入力し、前記第1のpMOS
トランジスタのゲートは、さらに第2のpMOSトラン
ジスタを介して電源電位に接続され、前記第2のnMO
Sトランジスタのゲートは電源電位に接続され、前記第
2のpMOSトランジスタのゲートは前記第1のnMO
Sトランジスタのドレインと前記第1のpMOSトラン
ジスタのドレインが共通接続された信号によって制御さ
れることにある。
力信号を第1のnMOSトランジスタのゲートに入力す
ると共に、第2のnMOSトランジスタを介して前記第
1のnMOSトランジスタと相補動作する第1のpMO
Sトランジスタのゲートに入力し、前記第1のpMOS
トランジスタのゲートは、さらに第2のpMOSトラン
ジスタを介して電源電位に接続され、前記第2のnMO
Sトランジスタのゲートは電源電位に接続され、前記第
2のpMOSトランジスタのゲートは前記第1のnMO
Sトランジスタのドレインと前記第1のpMOSトラン
ジスタのドレインが共通接続された信号によって制御さ
れることにある。
【0023】さらに、メモリへ適用した場合の本発明の
他の特徴は、読み出しポートはシングルエンドとし、読
み出しワード線のレベルによって、オン,オフするスイ
ッチはクロックドインバータではなく、nMOSあるい
はpMOSの単一トランジスタを有することにある。
他の特徴は、読み出しポートはシングルエンドとし、読
み出しワード線のレベルによって、オン,オフするスイ
ッチはクロックドインバータではなく、nMOSあるい
はpMOSの単一トランジスタを有することにある。
【0024】また、読み出し用のスイッチがnMOS等
の単一トランジスタとなるので、読み出し時の誤書き込
みを防止するために、メモリセルの記憶部を構成するゲ
ート回路のうち、リードデータ線を駆動するゲート回路
の電流駆動力を上げたものである。書き込みポートにつ
いては、差動書き込み、あるいはシングルエンド書き込
みである。また、読み出し用のスイッチがnMOS等の
単一トランジスタであるので、リードデータ線がフル振
幅しないが、リードデータ線の信号を受ける回路でリー
ク電流が流れないように、自身の出力信号を帰還し、プ
ルアップMOSを制御する受信回路を備える。メモリセ
ル回路に使用するトランジスタ数は、ゲートアレイの基
本セルを用いて構成するメモリ、即ち、メタライズドメ
モリの場合には、無駄な余りが出ないようにpMOSと
nMOSトランジスタの数を等しくする。
の単一トランジスタとなるので、読み出し時の誤書き込
みを防止するために、メモリセルの記憶部を構成するゲ
ート回路のうち、リードデータ線を駆動するゲート回路
の電流駆動力を上げたものである。書き込みポートにつ
いては、差動書き込み、あるいはシングルエンド書き込
みである。また、読み出し用のスイッチがnMOS等の
単一トランジスタであるので、リードデータ線がフル振
幅しないが、リードデータ線の信号を受ける回路でリー
ク電流が流れないように、自身の出力信号を帰還し、プ
ルアップMOSを制御する受信回路を備える。メモリセ
ル回路に使用するトランジスタ数は、ゲートアレイの基
本セルを用いて構成するメモリ、即ち、メタライズドメ
モリの場合には、無駄な余りが出ないようにpMOSと
nMOSトランジスタの数を等しくする。
【0025】前記目的を達成するために、本発明は、読
み出しポートをシングルエンドとしたものとして、複数
の半導体素子により複数のインバータ回路を構成し各イ
ンバータ回路が互いに接続されてデータ記憶用の閉ルー
プを構成するデータ記憶部と,データ記憶部とライトデ
ータ線とを結ぶライトデータ伝送路を構成しこのライト
データ伝送路を書き込み信号に応答して開閉するデータ
入力部と,データ記憶部とリードデータ線とを結ぶリー
ドデータ伝送路を構成しこのリードデータ伝送路を読み
出し信号に応答して開閉するデータ出力部と,書き込み
信号に応答してデータ書き込み時にデータ記憶部の閉ル
ープを開きデータ書き込み後にはデータ記憶部の閉ルー
プを閉じるループ制御部とを備え、前記データ出力部は
単一のMOSFETで構成されている半導体集積回路装置を構
成したものである。
み出しポートをシングルエンドとしたものとして、複数
の半導体素子により複数のインバータ回路を構成し各イ
ンバータ回路が互いに接続されてデータ記憶用の閉ルー
プを構成するデータ記憶部と,データ記憶部とライトデ
ータ線とを結ぶライトデータ伝送路を構成しこのライト
データ伝送路を書き込み信号に応答して開閉するデータ
入力部と,データ記憶部とリードデータ線とを結ぶリー
ドデータ伝送路を構成しこのリードデータ伝送路を読み
出し信号に応答して開閉するデータ出力部と,書き込み
信号に応答してデータ書き込み時にデータ記憶部の閉ル
ープを開きデータ書き込み後にはデータ記憶部の閉ルー
プを閉じるループ制御部とを備え、前記データ出力部は
単一のMOSFETで構成されている半導体集積回路装置を構
成したものである。
【0026】また書き込みポートをシングルエンドとし
たものとして、複数の半導体素子により複数のインバー
タ回路を構成し各インバータ回路が互いに接続されてデ
ータ記憶用の閉ループを構成するデータ記憶部と,デー
タ記憶部とライトデータ線とを結ぶライトデータ伝送路
を構成しこのライトデータ伝送路を書き込み信号に応答
して開閉するデータ入力部と,データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成しこのリード
データ伝送路を読み出し信号に応答して開閉するデータ
出力部と,書き込み信号に応答してデータ書き込み時に
データ記憶部の閉ループを開きデータ書き込み後にはデ
ータ記憶部の閉ループを閉じるループ制御部とを備え、
前記データ入力部は単一のMOSFETで構成されている半導
体集積回路装置を構成したものである。
たものとして、複数の半導体素子により複数のインバー
タ回路を構成し各インバータ回路が互いに接続されてデ
ータ記憶用の閉ループを構成するデータ記憶部と,デー
タ記憶部とライトデータ線とを結ぶライトデータ伝送路
を構成しこのライトデータ伝送路を書き込み信号に応答
して開閉するデータ入力部と,データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成しこのリード
データ伝送路を読み出し信号に応答して開閉するデータ
出力部と,書き込み信号に応答してデータ書き込み時に
データ記憶部の閉ループを開きデータ書き込み後にはデ
ータ記憶部の閉ループを閉じるループ制御部とを備え、
前記データ入力部は単一のMOSFETで構成されている半導
体集積回路装置を構成したものである。
【0027】前記各半導体集積回路装置を構成するに際
して、データ入力部とデータ出力部をそれぞれ単一のMO
SFETで構成すれば、読み出しポート及び書き出しポート
をそれぞれシングルエンドとすることができる。
して、データ入力部とデータ出力部をそれぞれ単一のMO
SFETで構成すれば、読み出しポート及び書き出しポート
をそれぞれシングルエンドとすることができる。
【0028】次に、差動書き込みを考慮したものとし
て、複数の半導体素子により複数のインバータ回路を構
成し各インバータ回路が互いに接続されてデータ記憶用
の閉ループを構成するデータ記憶部と,データ記憶部と
複数のライトデータ線とをそれぞれ結ぶライトデータ伝
送路群を構成し各ライトデータ伝送路を書き込み信号に
応答して開閉する複数のデータ入力部と,データ記憶部
とリードデータ線とを結ぶリードデータ伝送路を構成し
このリードデータ伝送路を読み出し信号に応答して開閉
するデータ出力部とを備え、前記データ出力部は単一の
MOSFETで構成されている半導体集積回路装置を構成した
ものである。この装置を構成する場合、データ入力部を
単一のMOSFETで構成したり、あるいはデータ入力部とデ
ータ出力部をそれぞれ単一のMOSFETで構成することもで
きる。
て、複数の半導体素子により複数のインバータ回路を構
成し各インバータ回路が互いに接続されてデータ記憶用
の閉ループを構成するデータ記憶部と,データ記憶部と
複数のライトデータ線とをそれぞれ結ぶライトデータ伝
送路群を構成し各ライトデータ伝送路を書き込み信号に
応答して開閉する複数のデータ入力部と,データ記憶部
とリードデータ線とを結ぶリードデータ伝送路を構成し
このリードデータ伝送路を読み出し信号に応答して開閉
するデータ出力部とを備え、前記データ出力部は単一の
MOSFETで構成されている半導体集積回路装置を構成した
ものである。この装置を構成する場合、データ入力部を
単一のMOSFETで構成したり、あるいはデータ入力部とデ
ータ出力部をそれぞれ単一のMOSFETで構成することもで
きる。
【0029】次に、2ポート書き込み及び2ポート読み
出しを考慮したものとして、複数の半導体素子により複
数のインバータ回路を構成し各インバータ回路が互いに
接続されてデータ記憶用の閉ループを構成するデータ記
憶部と,データ記憶部とライトデータ線とを結ぶ複数の
ライトデータ伝送路を構成し各ライトデータ伝送路を書
き込み信号に応答してそれぞれ開閉する複数のデータ入
力部と,データ記憶部とリードデータ線とを結ぶ複数の
リードデータ伝送路を構成し各リードデータ伝送路を読
み出し信号に応答してそれぞれ開閉する複数のデータ出
力部と,書き込み信号に応答してデータ書き込み時にデ
ータ記憶部の閉ループを開きデータ書き込み後にはデー
タ記憶部の閉ループを閉じるループ制御部とを備え、前
記各データ出力部は単一のMOSFETで構成されている半導
体集積回路装置を構成したものである。この装置を構成
する場合、各データ入力部を単一のMOSFETで構成した
り、各データ入力部と各データ出力部を単一のMOSFETで
構成したりすることもできる。
出しを考慮したものとして、複数の半導体素子により複
数のインバータ回路を構成し各インバータ回路が互いに
接続されてデータ記憶用の閉ループを構成するデータ記
憶部と,データ記憶部とライトデータ線とを結ぶ複数の
ライトデータ伝送路を構成し各ライトデータ伝送路を書
き込み信号に応答してそれぞれ開閉する複数のデータ入
力部と,データ記憶部とリードデータ線とを結ぶ複数の
リードデータ伝送路を構成し各リードデータ伝送路を読
み出し信号に応答してそれぞれ開閉する複数のデータ出
力部と,書き込み信号に応答してデータ書き込み時にデ
ータ記憶部の閉ループを開きデータ書き込み後にはデー
タ記憶部の閉ループを閉じるループ制御部とを備え、前
記各データ出力部は単一のMOSFETで構成されている半導
体集積回路装置を構成したものである。この装置を構成
する場合、各データ入力部を単一のMOSFETで構成した
り、各データ入力部と各データ出力部を単一のMOSFETで
構成したりすることもできる。
【0030】前記各装置を構成するに際しては、データ
記憶部のインバータ回路のうちデータ読み出し時にデー
タ出力部を介してリードデータ線に接続されるインバー
タ回路は他方のインバータ回路よりも出力インピーダン
スが小さいもので構成されていることが望ましい。
記憶部のインバータ回路のうちデータ読み出し時にデー
タ出力部を介してリードデータ線に接続されるインバー
タ回路は他方のインバータ回路よりも出力インピーダン
スが小さいもので構成されていることが望ましい。
【0031】また前記各装置を構成するに際しては、デ
ータ記憶部を1ビット分のデータ記憶エリアとして複数
ビット分のデータ記憶部を備えていると共に、各データ
記憶部のデータの入出に関連する各部を複数ビット分備
え、リードデータ線に接続されたMOSFET群は、相隣接す
る一対のMOSFET毎に分割され、各対のMOSFETの出力端子
がそれぞれリードデータ線に近接した共用領域に形成さ
れていることが望ましい。
ータ記憶部を1ビット分のデータ記憶エリアとして複数
ビット分のデータ記憶部を備えていると共に、各データ
記憶部のデータの入出に関連する各部を複数ビット分備
え、リードデータ線に接続されたMOSFET群は、相隣接す
る一対のMOSFET毎に分割され、各対のMOSFETの出力端子
がそれぞれリードデータ線に近接した共用領域に形成さ
れていることが望ましい。
【0032】次に、複数ビット分のメモリ回路を構成す
るとともに読み出しポートがシングルエンドとしたもの
として、複数の半導体素子により複数のインバータ回路
を構成し各インバータ回路が互いに接続されてデータ記
憶用の閉ループを構成するデータ記憶部と,データ記憶
部とライトデータ線とを結ぶライトデータ伝送路を構成
し書き込み信号に応答してデータ書き込み時にライトデ
ータ伝送路を開きデータ書き込み後にはライトデータ伝
送路を閉じるデータ入力部と,データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成し読み出し信
号に応答してリードデータ伝送路を開きデータ読み出し
後にはリードデータ伝送路を閉じるデータ出力部と,書
き込み信号に応答してデータ書き込み時にデータ記憶部
の閉ループを開きデータ書き込み後にはデータ記憶部の
閉ループを閉じるループ制御部とを1ビット分として複
数ビット分備え、前記データ記憶部,データ入力部,デ
ータ出力部及びループ制御部はそれぞれMOSFETで構成さ
れ、且つ前記データ出力部は単一のMOSFETで構成されて
いる半導体集積回路装置を構成したものである。この装
置を構成する場合、データ入力部を単一のMOSFETで構成
したり、データ入力部とデータ出力部をそれぞれ単一の
MOSFETで構成したりすることもできる。
るとともに読み出しポートがシングルエンドとしたもの
として、複数の半導体素子により複数のインバータ回路
を構成し各インバータ回路が互いに接続されてデータ記
憶用の閉ループを構成するデータ記憶部と,データ記憶
部とライトデータ線とを結ぶライトデータ伝送路を構成
し書き込み信号に応答してデータ書き込み時にライトデ
ータ伝送路を開きデータ書き込み後にはライトデータ伝
送路を閉じるデータ入力部と,データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成し読み出し信
号に応答してリードデータ伝送路を開きデータ読み出し
後にはリードデータ伝送路を閉じるデータ出力部と,書
き込み信号に応答してデータ書き込み時にデータ記憶部
の閉ループを開きデータ書き込み後にはデータ記憶部の
閉ループを閉じるループ制御部とを1ビット分として複
数ビット分備え、前記データ記憶部,データ入力部,デ
ータ出力部及びループ制御部はそれぞれMOSFETで構成さ
れ、且つ前記データ出力部は単一のMOSFETで構成されて
いる半導体集積回路装置を構成したものである。この装
置を構成する場合、データ入力部を単一のMOSFETで構成
したり、データ入力部とデータ出力部をそれぞれ単一の
MOSFETで構成したりすることもできる。
【0033】次に、複数ビット分のメモリを構成すると
ともに差動書き込みを考慮したものとして、複数の半導
体素子により複数のインバータ回路を構成し各インバー
タ回路が互いに接続されてデータ記憶用の閉ループを構
成するデータ記憶部と,データ記憶部と複数のライトデ
ータ線とを結ぶライトデータ伝送路群を構成し書き込み
信号に応答してデータ書き込み時に各ライトデータ伝送
路を開きデータ書き込み後には各ライトデータ伝送路を
閉じる複数のデータ入力部と,データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成し読み出し信
号に応答してリードデータ伝送路を開きデータ読み出し
後にはリードデータ伝送路を閉じるデータ出力部とを1
ビット分として複数ビット分備え、前記データ記憶部,
データ入力部及びデータ出力部はそれぞれMOSFETで構成
され、且つ前記データ出力部は単一のMOSFETで構成され
ている半導体集積回路装置を構成したものである。この
装置を構成する場合、データ入力部を単一のMOSFETで構
成したり、データ入力部とデータ出力部をそれぞれ単一
のMOSFETで構成したりすることもできる。
ともに差動書き込みを考慮したものとして、複数の半導
体素子により複数のインバータ回路を構成し各インバー
タ回路が互いに接続されてデータ記憶用の閉ループを構
成するデータ記憶部と,データ記憶部と複数のライトデ
ータ線とを結ぶライトデータ伝送路群を構成し書き込み
信号に応答してデータ書き込み時に各ライトデータ伝送
路を開きデータ書き込み後には各ライトデータ伝送路を
閉じる複数のデータ入力部と,データ記憶部とリードデ
ータ線とを結ぶリードデータ伝送路を構成し読み出し信
号に応答してリードデータ伝送路を開きデータ読み出し
後にはリードデータ伝送路を閉じるデータ出力部とを1
ビット分として複数ビット分備え、前記データ記憶部,
データ入力部及びデータ出力部はそれぞれMOSFETで構成
され、且つ前記データ出力部は単一のMOSFETで構成され
ている半導体集積回路装置を構成したものである。この
装置を構成する場合、データ入力部を単一のMOSFETで構
成したり、データ入力部とデータ出力部をそれぞれ単一
のMOSFETで構成したりすることもできる。
【0034】次に、複数ビット分のメモリを構成すると
ともに、2ポート書き込み及び2ポート読み出しを考慮
したものとして、複数の半導体素子により複数のインバ
ータ回路を構成し各インバータ回路が互いに接続されて
データ記憶用の閉ループを構成するデータ記憶部と,デ
ータ記憶部とライトデータ線とを結ぶ複数のライトデー
タ伝送路を構成し書き込み信号に応答してデータ書き込
み時に各ライトデータ伝送路をそれぞれ開きデータ書き
込み後には各ライトデータ伝送路を閉じる複数のデータ
入力部と,データ記憶部とリードデータ線とを結ぶ複数
のリードデータ伝送路を構成し読み出し信号に応答して
各リードデータ伝送路をそれぞれ開きデータ読み出し後
には各リードデータ伝送路をそれぞれ閉じる複数のデー
タ出力部と,書き込み信号に応答してデータ書き込み時
にデータ記憶部の閉ループを開きデータ書き込み後には
データ記憶部の閉ループを閉じるループ制御部とを1ビ
ット分として複数ビット分備え、前記データ記憶部,各
データ入力部,各データ出力部及びループ制御部はそれ
ぞれMOSFETで構成され、且つ前記各データ出力部は単一
のMOSFETで構成されている半導体集積回路装置を構成し
たものである。この装置を構成する場合、各データ入力
部を単一のMOSFETで構成したり、各データ入力部と各デ
ータ出力部をそれぞれ単一のMOSFETで構成したりするこ
ともできる。複数ビット分のメモリを考慮した装置を構
成するに際しては、データ記憶部のインバータ回路のう
ちデータ読み出し時にデータ出力部を介してリードデー
タ線に接続されるインバータ回路は他方のインバータ回
路よりも出力インピーダンスが小さいもので構成されて
いることが望ましい。
ともに、2ポート書き込み及び2ポート読み出しを考慮
したものとして、複数の半導体素子により複数のインバ
ータ回路を構成し各インバータ回路が互いに接続されて
データ記憶用の閉ループを構成するデータ記憶部と,デ
ータ記憶部とライトデータ線とを結ぶ複数のライトデー
タ伝送路を構成し書き込み信号に応答してデータ書き込
み時に各ライトデータ伝送路をそれぞれ開きデータ書き
込み後には各ライトデータ伝送路を閉じる複数のデータ
入力部と,データ記憶部とリードデータ線とを結ぶ複数
のリードデータ伝送路を構成し読み出し信号に応答して
各リードデータ伝送路をそれぞれ開きデータ読み出し後
には各リードデータ伝送路をそれぞれ閉じる複数のデー
タ出力部と,書き込み信号に応答してデータ書き込み時
にデータ記憶部の閉ループを開きデータ書き込み後には
データ記憶部の閉ループを閉じるループ制御部とを1ビ
ット分として複数ビット分備え、前記データ記憶部,各
データ入力部,各データ出力部及びループ制御部はそれ
ぞれMOSFETで構成され、且つ前記各データ出力部は単一
のMOSFETで構成されている半導体集積回路装置を構成し
たものである。この装置を構成する場合、各データ入力
部を単一のMOSFETで構成したり、各データ入力部と各デ
ータ出力部をそれぞれ単一のMOSFETで構成したりするこ
ともできる。複数ビット分のメモリを考慮した装置を構
成するに際しては、データ記憶部のインバータ回路のう
ちデータ読み出し時にデータ出力部を介してリードデー
タ線に接続されるインバータ回路は他方のインバータ回
路よりも出力インピーダンスが小さいもので構成されて
いることが望ましい。
【0035】複数ビット分のメモリを考慮した装置を構
成するに際しては、データ記憶部のインバータ回路のう
ちデータ読み出し時にデータ出力部を介してリードデー
タ線に接続されるインバータ回路は複数のP型MOSFETと
単一のN型MOSFETから構成され、各P型MOSFETが互いに
並列接続されていることが望ましい。
成するに際しては、データ記憶部のインバータ回路のう
ちデータ読み出し時にデータ出力部を介してリードデー
タ線に接続されるインバータ回路は複数のP型MOSFETと
単一のN型MOSFETから構成され、各P型MOSFETが互いに
並列接続されていることが望ましい。
【0036】また複数ビット分のメモリを考慮した装置
を構成するに際しては、リードデータ線に接続されたMO
SFET群は、相隣接する一対のMOSFET毎に分割され、各対
のMOSFETの出力端子がそれぞれリードデータ線に近接し
た共用領域に形成されていることが望ましい。
を構成するに際しては、リードデータ線に接続されたMO
SFET群は、相隣接する一対のMOSFET毎に分割され、各対
のMOSFETの出力端子がそれぞれリードデータ線に近接し
た共用領域に形成されていることが望ましい。
【0037】更に、複数ビット分のメモリを考慮した装
置を構成するに際しては、リードデータ線とリードデー
タ出力端子との間にリードデータ線の信号のレベルを変
換してリードデータ出力端子へ出力するレベルシフト部
を備え、前記レベルシフト部は、リードデータ線とリー
ドデータ出力端子との間に挿入されてインバータ回路を
構成する第1のP型MOSFET及び第1のN型MOSFETと、第
1のP型MOSFETのゲートとリードデータ線との間にソー
ス・ドレインパスが形成されてゲート電源端子に接続さ
れた第2のN型MOSFETと,電源端子と第1のP型MOSFET
のゲートとの間にソース・ドレインパスが形成されてゲ
ートが接地された第2のP型MOSFETと,第1のP型MOSF
ETのゲートと第2のP型MOSFETのソース・ドレインパス
との間にソース・ドレインパスが形成されてゲートがリ
ードデータ出力端子に接続された第3のP型MOSFETとか
ら構成され、第1のN型MOSFETのゲートがリードデータ
線に接続され、第1のN型MOSFETのソース・ドレインパ
スの一部が接地され、第1のP型MOSFETのソース・ドレ
インパスの一部が電源端子に接続されていることが望ま
しい。
置を構成するに際しては、リードデータ線とリードデー
タ出力端子との間にリードデータ線の信号のレベルを変
換してリードデータ出力端子へ出力するレベルシフト部
を備え、前記レベルシフト部は、リードデータ線とリー
ドデータ出力端子との間に挿入されてインバータ回路を
構成する第1のP型MOSFET及び第1のN型MOSFETと、第
1のP型MOSFETのゲートとリードデータ線との間にソー
ス・ドレインパスが形成されてゲート電源端子に接続さ
れた第2のN型MOSFETと,電源端子と第1のP型MOSFET
のゲートとの間にソース・ドレインパスが形成されてゲ
ートが接地された第2のP型MOSFETと,第1のP型MOSF
ETのゲートと第2のP型MOSFETのソース・ドレインパス
との間にソース・ドレインパスが形成されてゲートがリ
ードデータ出力端子に接続された第3のP型MOSFETとか
ら構成され、第1のN型MOSFETのゲートがリードデータ
線に接続され、第1のN型MOSFETのソース・ドレインパ
スの一部が接地され、第1のP型MOSFETのソース・ドレ
インパスの一部が電源端子に接続されていることが望ま
しい。
【0038】
【作用】上記第1の特徴によれば、入力信号がLow レベ
ルの場合、第1のnMOSトランジスタはゲートがLow
レベルとなりオフする。同時に、入力信号は第2のnMOS
トランジスタを介して第1のpMOSトランジスタのゲ
ートに供給され、第1のpMOSトランジスタはオンす
る。これにより、第2のpMOSトランジスタのゲート
信号である、第1のnMOSトランジスタと第1のpM
OSトランジスタの共通接続されたドレインの電位はHi
ghレベルへ遷移し、第2のpMOSトランジスタはオフ
する。ただし、この場合は、第1のpMOSトランジス
タのゲート電位をLow レベルへ遷移させる場合のインピ
ーダンスが第2のpMOSトランジスタのインピーダン
スより十分小さいことが条件となる。
ルの場合、第1のnMOSトランジスタはゲートがLow
レベルとなりオフする。同時に、入力信号は第2のnMOS
トランジスタを介して第1のpMOSトランジスタのゲ
ートに供給され、第1のpMOSトランジスタはオンす
る。これにより、第2のpMOSトランジスタのゲート
信号である、第1のnMOSトランジスタと第1のpM
OSトランジスタの共通接続されたドレインの電位はHi
ghレベルへ遷移し、第2のpMOSトランジスタはオフ
する。ただし、この場合は、第1のpMOSトランジス
タのゲート電位をLow レベルへ遷移させる場合のインピ
ーダンスが第2のpMOSトランジスタのインピーダン
スより十分小さいことが条件となる。
【0039】入力信号がHighレベルの場合、第1のnM
OSトランジスタはゲートがHighレベルのためオンす
る。同時に、入力信号は第2のnMOSトランジスタを
介して第1のpMOSトランジスタのゲートに供給され
るが、電位が電源電位まで上昇しないため第1のpMO
Sトランジスタは完全にはオフしない。しかし、第1の
nMOSトランジスタと第1のpMOSトランジスタの
共通接続されたドレインがLow レベルへ近づくと、第2
のpMOSトランジスタにより帰還回路が働き、第1の
pMOSトランジスタはゲート電位が電源電位まで上昇
しオフする。
OSトランジスタはゲートがHighレベルのためオンす
る。同時に、入力信号は第2のnMOSトランジスタを
介して第1のpMOSトランジスタのゲートに供給され
るが、電位が電源電位まで上昇しないため第1のpMO
Sトランジスタは完全にはオフしない。しかし、第1の
nMOSトランジスタと第1のpMOSトランジスタの
共通接続されたドレインがLow レベルへ近づくと、第2
のpMOSトランジスタにより帰還回路が働き、第1の
pMOSトランジスタはゲート電位が電源電位まで上昇
しオフする。
【0040】上述の入力信号のHighレベルが中間電位の
場合でも、直流的に貫通電流の流れない低消費電力で動
作する半導体集積回路を実現することができる。
場合でも、直流的に貫通電流の流れない低消費電力で動
作する半導体集積回路を実現することができる。
【0041】また、入力信号を低振幅化することで、入
力信号を駆動するドライバ回路の消費電力を小さくする
と同時に高速化を図ることができる。
力信号を駆動するドライバ回路の消費電力を小さくする
と同時に高速化を図ることができる。
【0042】これらの効果は入力信号の負荷容量が大き
いほど顕著に現れる。
いほど顕著に現れる。
【0043】また、第2の特徴によれば、メモリの構成
を読み出しポートをシングルエンドとし、読み出しワー
ド線のレベルによって、オン,オフするスイッチをクロ
ックドインバータではなく、nMOSあるいはpMOS
の単一トランジスタとすることによって、メモリセル回
路を構成するトランジスタ数を減らすことができると共
に、リードデ−タ線に付加される負荷容量が減り、高速
アクセスが可能となる。
を読み出しポートをシングルエンドとし、読み出しワー
ド線のレベルによって、オン,オフするスイッチをクロ
ックドインバータではなく、nMOSあるいはpMOS
の単一トランジスタとすることによって、メモリセル回
路を構成するトランジスタ数を減らすことができると共
に、リードデ−タ線に付加される負荷容量が減り、高速
アクセスが可能となる。
【0044】また、読み出し用のスイッチがnMOS等
の単一トランジスタとなり、読み出し時に、リードデー
タ線の電位がメモリセルに影響を与えるが、メモリセル
の記憶部を構成するゲート回路のうち、リードデータ線
を駆動するゲート回路の電流駆動力を上げることによっ
て、読み出し時の誤書き込みを防止できる。書き込みポ
ートについては、差動書き込み、あるいはシングルエン
ド書き込みで書き込み可能である。
の単一トランジスタとなり、読み出し時に、リードデー
タ線の電位がメモリセルに影響を与えるが、メモリセル
の記憶部を構成するゲート回路のうち、リードデータ線
を駆動するゲート回路の電流駆動力を上げることによっ
て、読み出し時の誤書き込みを防止できる。書き込みポ
ートについては、差動書き込み、あるいはシングルエン
ド書き込みで書き込み可能である。
【0045】メモリセル回路に使用するトランジスタ数
は、ゲートアレイの基本セルを用いて構成するメモリ、
即ち、メタライズドメモリの場合には、メモリセル回路
を構成するpMOSとnMOSトランジスタの数を等し
くすることによって、基本セルのMOSトランジスタを
余らすことなく有効に構成できる。
は、ゲートアレイの基本セルを用いて構成するメモリ、
即ち、メタライズドメモリの場合には、メモリセル回路
を構成するpMOSとnMOSトランジスタの数を等し
くすることによって、基本セルのMOSトランジスタを
余らすことなく有効に構成できる。
【0046】上記した本発明によれば、読み出しポート
をシングルエンドとするために、データ出力部を単一の
MOSFETで構成したり、書き込みポートをシングルエンド
とするために、データ入力部を単一のMOSFETで構成した
りしているので、メモリセル回路を構成するトランジス
タの数を減らすことができるとともに、リードデータ線
あるいはライトデータ線に付加される負荷容量を低減す
ることができ、高速アクセスが可能となる。
をシングルエンドとするために、データ出力部を単一の
MOSFETで構成したり、書き込みポートをシングルエンド
とするために、データ入力部を単一のMOSFETで構成した
りしているので、メモリセル回路を構成するトランジス
タの数を減らすことができるとともに、リードデータ線
あるいはライトデータ線に付加される負荷容量を低減す
ることができ、高速アクセスが可能となる。
【0047】また、読み出しポートを単一のMOSFETで構
成した場合、データの読み出し時にリードデータ線の電
位がメモリセルに影響を与えるが、データ記憶部を構成
するインバータのうちリードデータ線を駆動するインバ
ータには電流駆動力を上げるための構成として、他方の
インバータよりも出力インピーダンスが小さいものを用
いたり、CMOSインバータのうちPMOSFETを互いに並
列接続しているため、読み出し時にデータ線の電位によ
ってインバータの値が反転するのを防止することがで
き、読み出し時の誤書き込みを防止することができる。
更に差動書き込みを考慮した装置のときには、各書き込
みポートからデータを書き込むことができる。更にメタ
ライズドメモリを構成する場合、メモリセル回路を構成
するPMOSとNMOSトランジスタの数をそれぞれ等しく
することによって基本セルのMOSトランジスタを余す
ことなく有効に活用することができる。
成した場合、データの読み出し時にリードデータ線の電
位がメモリセルに影響を与えるが、データ記憶部を構成
するインバータのうちリードデータ線を駆動するインバ
ータには電流駆動力を上げるための構成として、他方の
インバータよりも出力インピーダンスが小さいものを用
いたり、CMOSインバータのうちPMOSFETを互いに並
列接続しているため、読み出し時にデータ線の電位によ
ってインバータの値が反転するのを防止することがで
き、読み出し時の誤書き込みを防止することができる。
更に差動書き込みを考慮した装置のときには、各書き込
みポートからデータを書き込むことができる。更にメタ
ライズドメモリを構成する場合、メモリセル回路を構成
するPMOSとNMOSトランジスタの数をそれぞれ等しく
することによって基本セルのMOSトランジスタを余す
ことなく有効に活用することができる。
【0048】
【実施例】以下、本発明の実施例について図面を用いて
説明する。図中、同一部分には同一番号を付してある。
説明する。図中、同一部分には同一番号を付してある。
【0049】図1(A)は本発明の第1の実施例である。
【0050】図中、110はパストランジスタロジック
の一例である。パストランジスタロジック110は、n
MOSトランジスタ115,116により2入力セレク
タを構成している。111,112は入力信号、11
3,114は制御信号である。120は本発明の半導体
集積回路である。121は入力信号、122,123は
nMOSトランジスタである。124,125はpMO
Sトランジスタである。126は半導体集積回路120
の出力信号、127はpMOSトランジスタ124のゲ
ート信号、VDDは電源電位、VSSは接地電位であ
る。
の一例である。パストランジスタロジック110は、n
MOSトランジスタ115,116により2入力セレク
タを構成している。111,112は入力信号、11
3,114は制御信号である。120は本発明の半導体
集積回路である。121は入力信号、122,123は
nMOSトランジスタである。124,125はpMO
Sトランジスタである。126は半導体集積回路120
の出力信号、127はpMOSトランジスタ124のゲ
ート信号、VDDは電源電位、VSSは接地電位であ
る。
【0051】次に図1(A)の動作について説明する。
【0052】パストランジスタロジック110の制御信
号113がHighレベルで114がLow レベルの場合を考
える。入力信号111の信号は、nMOSトランジスタ
115を介し半導体集積回路120の入力信号121へ
伝えられる。
号113がHighレベルで114がLow レベルの場合を考
える。入力信号111の信号は、nMOSトランジスタ
115を介し半導体集積回路120の入力信号121へ
伝えられる。
【0053】パストランジスタロジック110の入力信
号111がLow レベル(接地電位)の場合、nMOSト
ランジスタ122はオフする。pMOSトランジスタ1
24のゲート信号127の電位は、nMOSトランジス
タ123を介してLow レベルへ遷移する。これにより、
pMOSトランジスタ124ががオンし、出力信号12
6がHighレベルへ遷移する。さらに、出力信号126を
ゲート信号とするpMOSトランジスタ125はオフ状
態へ遷移し、それにともなってpMOSトランジスタ1
24のゲート信号127は完全に接地電位となる。ただ
し、pMOSトランジスタ124のゲート信号127をLow
レベルへ遷移させるインピーダンスを、pMOSトラン
ジスタ125のインピーダンスより十分小さくしておく
必要がある。
号111がLow レベル(接地電位)の場合、nMOSト
ランジスタ122はオフする。pMOSトランジスタ1
24のゲート信号127の電位は、nMOSトランジス
タ123を介してLow レベルへ遷移する。これにより、
pMOSトランジスタ124ががオンし、出力信号12
6がHighレベルへ遷移する。さらに、出力信号126を
ゲート信号とするpMOSトランジスタ125はオフ状
態へ遷移し、それにともなってpMOSトランジスタ1
24のゲート信号127は完全に接地電位となる。ただ
し、pMOSトランジスタ124のゲート信号127をLow
レベルへ遷移させるインピーダンスを、pMOSトラン
ジスタ125のインピーダンスより十分小さくしておく
必要がある。
【0054】この場合、nMOSトランジスタ122と
pMOSトランジスタ125は完全にオフしているた
め、半導体集積回路120に直流的な貫通電流は流れな
い。
pMOSトランジスタ125は完全にオフしているた
め、半導体集積回路120に直流的な貫通電流は流れな
い。
【0055】パストランジスタロジック110の入力信
号111がHighレベル(電源電位)の場合、半導体集積回
路120の入力信号121は電源電位からnMOSトラ
ンジスタ115のスレッシュホールド電圧分下がった電
位となる。この時、nMOSトランジスタ122はオン
する。同時にpMOSトランジスタ124のゲート信号
127は、入力信号121と同電位まで上昇するため、
pMOSトランジスタ124は完全にオフ状態とはなら
ず微小電流を流し続ける。この状態での出力信号126
はLow レベルとなり、pMOSトランジスタ125がオ
ンし、pMOSトランジスタ124はゲート信号127
が電源電位まで上昇することで完全にオフする。
号111がHighレベル(電源電位)の場合、半導体集積回
路120の入力信号121は電源電位からnMOSトラ
ンジスタ115のスレッシュホールド電圧分下がった電
位となる。この時、nMOSトランジスタ122はオン
する。同時にpMOSトランジスタ124のゲート信号
127は、入力信号121と同電位まで上昇するため、
pMOSトランジスタ124は完全にオフ状態とはなら
ず微小電流を流し続ける。この状態での出力信号126
はLow レベルとなり、pMOSトランジスタ125がオ
ンし、pMOSトランジスタ124はゲート信号127
が電源電位まで上昇することで完全にオフする。
【0056】この場合、pMOSトランジスタ124と
nMOSトランジスタ123がオフしているため、半導
体集積回路120には直流的な貫通電流は流れない。
nMOSトランジスタ123がオフしているため、半導
体集積回路120には直流的な貫通電流は流れない。
【0057】図1(A)に示す実施例によると、半導体集
積回路の入力信号のHighレベルを低振幅動作させても直
流的な貫通電流の流れない、低消費電力の半導体集積回
路を実現することができる。また、低振幅動作の入力信
号を駆動するドライバ回路を低消費電力で動作させるこ
とができる。
積回路の入力信号のHighレベルを低振幅動作させても直
流的な貫通電流の流れない、低消費電力の半導体集積回
路を実現することができる。また、低振幅動作の入力信
号を駆動するドライバ回路を低消費電力で動作させるこ
とができる。
【0058】図1(B)は、図1(A)に示した回路の各ノ
ードの電圧振幅を示した図である。VDDは電源電位、
VSSは接地電位である。
ードの電圧振幅を示した図である。VDDは電源電位、
VSSは接地電位である。
【0059】ノードAのHighレベルは、nMOSトラン
ジスタによりチャージされるため電源電位よりnMOS
トランジスタのスレッシュホールド電圧(Vthn)分下が
った電位となる。また、Low レベルは、nMOSトラン
ジスタによりディスチャージされるため接地電位とな
る。
ジスタによりチャージされるため電源電位よりnMOS
トランジスタのスレッシュホールド電圧(Vthn)分下が
った電位となる。また、Low レベルは、nMOSトラン
ジスタによりディスチャージされるため接地電位とな
る。
【0060】ノードBのHighレベルは、pMOSトラン
ジスタ125によりチャージされるため電源電位とな
り、Low レベルはnMOSトランジスタによりディスチ
ャージされるため接地電位となる。
ジスタ125によりチャージされるため電源電位とな
り、Low レベルはnMOSトランジスタによりディスチ
ャージされるため接地電位となる。
【0061】ノードCは、pMOSトランジスタ124
でチャージされ、nMOSトランジスタ122でディス
チャージされるため、電源電位から接地電位まで振幅す
る。図2は本発明の第2の実施例である。
でチャージされ、nMOSトランジスタ122でディス
チャージされるため、電源電位から接地電位まで振幅す
る。図2は本発明の第2の実施例である。
【0062】図1(A)の実施例120と異なる点は、入
力信号121をインバータ回路204により反転した信号
でpMOSトランジスタ125のゲートを制御している
点と、入力信号121とpMOSトランジスタ124の
ゲート間に設けたnMOSトランジスタ201のドレイ
ンとゲートを短絡した点である。
力信号121をインバータ回路204により反転した信号
でpMOSトランジスタ125のゲートを制御している
点と、入力信号121とpMOSトランジスタ124の
ゲート間に設けたnMOSトランジスタ201のドレイ
ンとゲートを短絡した点である。
【0063】インバータ回路204は、入力信号121
を反転し、pMOSトランジスタ125のゲートを制御
している。入力信号121がLow レベルの場合、pMO
Sトランジスタ125をオフし、pMOSトランジスタ
124のゲート信号127の電位が速くLow レベルへ遷
移するように動作する。また、入力信号121がHighレ
ベルの場合、pMOSトランジスタ125をオンし、p
MOSトランジスタ124のゲート信号127の電位を
電源電位にチャージする。
を反転し、pMOSトランジスタ125のゲートを制御
している。入力信号121がLow レベルの場合、pMO
Sトランジスタ125をオフし、pMOSトランジスタ
124のゲート信号127の電位が速くLow レベルへ遷
移するように動作する。また、入力信号121がHighレ
ベルの場合、pMOSトランジスタ125をオンし、p
MOSトランジスタ124のゲート信号127の電位を
電源電位にチャージする。
【0064】nMOSトランジスタ201は、入力信号
121がLow レベルの場合、pMOSトランジスタ124の
ゲート信号を接地電位よりnMOSトランジスタ201
のスレッシュホールド電圧分上昇した電位までディスチ
ャージする。
121がLow レベルの場合、pMOSトランジスタ124の
ゲート信号を接地電位よりnMOSトランジスタ201
のスレッシュホールド電圧分上昇した電位までディスチ
ャージする。
【0065】入力信号121がHighレベルの場合、pM
OSトランジスタ125はオフする。
OSトランジスタ125はオフする。
【0066】上記以外は、図1(A)に示す第1の実施例
と同様に動作する。
と同様に動作する。
【0067】図2に示す実施例によると、pMOSトラ
ンジスタ125のオン,オフをインバータ回路204を
介して入力信号121から制御できるため、入力信号1
21をLow レベルへ遷移させる場合pMOSトランジス
タ125との競合がなくなり、図2に示す半導体集積回
路を高速に、図1(A)に示す実施例よりさらに低消費電
力で動作させることができる。
ンジスタ125のオン,オフをインバータ回路204を
介して入力信号121から制御できるため、入力信号1
21をLow レベルへ遷移させる場合pMOSトランジス
タ125との競合がなくなり、図2に示す半導体集積回
路を高速に、図1(A)に示す実施例よりさらに低消費電
力で動作させることができる。
【0068】また、本実施例によれば、pMOSトラン
ジスタ124のゲート信号127の電圧は、接地電位よ
りnMOSトランジスタ201のスレッシュホールド電
圧分上昇した電位から電源電位まで振幅する。
ジスタ124のゲート信号127の電圧は、接地電位よ
りnMOSトランジスタ201のスレッシュホールド電
圧分上昇した電位から電源電位まで振幅する。
【0069】これは、入力信号121がLow レベルの場
合、pMOSトランジスタ124のゲート−ソース間電
圧を小さくし、pMOSトランジスタ124の駆動力を
小さくする。
合、pMOSトランジスタ124のゲート−ソース間電
圧を小さくし、pMOSトランジスタ124の駆動力を
小さくする。
【0070】図3は本発明の第3の実施例である。
【0071】図2の実施例と異なる点は、nMOSトラ
ンジスタ301のゲートをインバータ204の出力信号
で制御している点である。
ンジスタ301のゲートをインバータ204の出力信号
で制御している点である。
【0072】入力信号121がLow レベルの場合、イン
バータ204の出力はHighレベルとなり、pMOSトラ
ンジスタ125はオフ、nMOSトランジスタ301は
オンする。従って、pMOSトランジスタ124のゲー
ト電位はLow レベルとなり、pMOSトランジスタ12
4はオンする。この場合、nMOSトランジスタ122は
オフし、出力信号126をHighレベルにチャージする。
バータ204の出力はHighレベルとなり、pMOSトラ
ンジスタ125はオフ、nMOSトランジスタ301は
オンする。従って、pMOSトランジスタ124のゲー
ト電位はLow レベルとなり、pMOSトランジスタ12
4はオンする。この場合、nMOSトランジスタ122は
オフし、出力信号126をHighレベルにチャージする。
【0073】入力信号121がHighレベルの場合、イン
バータ204の出力信号はLow レベルとなり、pMOS
トランジスタ125はオン、nMOSトランジスタ30
1はオフする。従って、pMOSトランジスタ124の
ゲート電位は電源電位となり、pMOSトランジスタ1
24はオフする。この場合、nMOSトランジスタ12
2はオンし、出力信号126をLow レベルにディスチャ
ージする。
バータ204の出力信号はLow レベルとなり、pMOS
トランジスタ125はオン、nMOSトランジスタ30
1はオフする。従って、pMOSトランジスタ124の
ゲート電位は電源電位となり、pMOSトランジスタ1
24はオフする。この場合、nMOSトランジスタ12
2はオンし、出力信号126をLow レベルにディスチャ
ージする。
【0074】図3に示す実施例によると、pMOSトラ
ンジスタ125とnMOSトランジスタ301のゲート
が同一信号で制御されているため、pMOSトランジス
タ125とnMOSトランジスタ301の同時オンを防
止できる。このため、入力信号121がLow レベルの場
合に、VDDからpMOSトランジスタ125,nMO
Sトランジスタ301を介して流れる貫通電流を防止す
ることができる。図4は本発明の第4の実施例である。
ンジスタ125とnMOSトランジスタ301のゲート
が同一信号で制御されているため、pMOSトランジス
タ125とnMOSトランジスタ301の同時オンを防
止できる。このため、入力信号121がLow レベルの場
合に、VDDからpMOSトランジスタ125,nMO
Sトランジスタ301を介して流れる貫通電流を防止す
ることができる。図4は本発明の第4の実施例である。
【0075】図2の実施例と異なる点は、入力信号12
1とpMOSトランジスタ124のゲート間にダイオー
ド401を設けた点である。
1とpMOSトランジスタ124のゲート間にダイオー
ド401を設けた点である。
【0076】入力信号121がLow レベルの場合、pM
OSトランジスタ124のゲート電位は、ダイオード4
01を介してディスチャージされ、接地電位よりダイオ
ード401のビルトイン電圧分上昇した電位となる。
OSトランジスタ124のゲート電位は、ダイオード4
01を介してディスチャージされ、接地電位よりダイオ
ード401のビルトイン電圧分上昇した電位となる。
【0077】入力信号121がHighレベルの場合、pM
OSトランジスタ124のゲート電位は、pMOSトラ
ンジスタ125により電源電位まで上昇する。
OSトランジスタ124のゲート電位は、pMOSトラ
ンジスタ125により電源電位まで上昇する。
【0078】上記以外は、図2に示す第2の実施例と同
様に動作する。
様に動作する。
【0079】図4に示す実施例によると、pMOSトラ
ンジスタ124のゲート信号127の電圧は、接地電位
よりダイオード401のビルトイン電圧分上昇した電位
から電源電位まで振幅する。
ンジスタ124のゲート信号127の電圧は、接地電位
よりダイオード401のビルトイン電圧分上昇した電位
から電源電位まで振幅する。
【0080】これは、図2に示す実施例と同様に、入力
信号121がLow レベルの場合pMOSトランジスタ124
のゲート−ソース間電圧を小さくし、pMOSトランジ
スタ124の駆動力を小さくするものである。
信号121がLow レベルの場合pMOSトランジスタ124
のゲート−ソース間電圧を小さくし、pMOSトランジ
スタ124の駆動力を小さくするものである。
【0081】図5は本発明の第5の実施例である。
【0082】図4の実施例と異なる点は、入力信号12
1とpMOSトランジスタ124のゲート間にベース−
エミッタ間を短絡したNPNバイポーラトランジスタ5
01を設けた点である。
1とpMOSトランジスタ124のゲート間にベース−
エミッタ間を短絡したNPNバイポーラトランジスタ5
01を設けた点である。
【0083】入力信号121がLow レベルの場合、pM
OSトランジスタ124のゲート電位は、NPNバイポ
ーラトランジスタ501を介してディスチャージされ、
接地電位よりNPNバイポーラトランジスタ501のベ
ース−エミッタ間電圧分上昇した電位まで下がる。
OSトランジスタ124のゲート電位は、NPNバイポ
ーラトランジスタ501を介してディスチャージされ、
接地電位よりNPNバイポーラトランジスタ501のベ
ース−エミッタ間電圧分上昇した電位まで下がる。
【0084】入力信号121がHighレベルの場合、NP
Nバイポーラトランジス501はオフし、pMOSトラ
ンジスタ124のゲート電位はpMOSトランジスタ1
25により電源電位まで上昇する。
Nバイポーラトランジス501はオフし、pMOSトラ
ンジスタ124のゲート電位はpMOSトランジスタ1
25により電源電位まで上昇する。
【0085】上記以外は、図4に示す第4の実施例と同
様に動作する。
様に動作する。
【0086】図5に示す実施例によると、pMOSトラ
ンジスタ124のゲート信号127の電位は、接地電位
よりNPNバイポーラトランジスタ501のベース−エ
ミッタ間電圧分上昇した電位から電源電位まで振幅す
る。
ンジスタ124のゲート信号127の電位は、接地電位
よりNPNバイポーラトランジスタ501のベース−エ
ミッタ間電圧分上昇した電位から電源電位まで振幅す
る。
【0087】これは、図4に示す実施例と同様に、入力
信号121がLow レベルの場合、pMOSトランジスタ
124のゲート−ソース間電圧が小さくなり、pMOS
トランジスタ124の駆動力を小さくするものである。
信号121がLow レベルの場合、pMOSトランジスタ
124のゲート−ソース間電圧が小さくなり、pMOS
トランジスタ124の駆動力を小さくするものである。
【0088】図6は本発明の第6の実施例である。
【0089】図5の実施例と異なる点は、入力信号12
1とpMOSトランジスタ124のゲート間にPNPバ
イポーラトランジスタ601を設けた点である。
1とpMOSトランジスタ124のゲート間にPNPバ
イポーラトランジスタ601を設けた点である。
【0090】入力信号121がLow レベルの場合、pM
OSトランジスタ124のゲート電位は、PNPバイポ
ーラトランジスタ601を介してディスチャージされ、
接地電位よりPNPバイポーラトランジスタ601のベ
ース−エミッタ間電圧分上昇した電位まで下がる。
OSトランジスタ124のゲート電位は、PNPバイポ
ーラトランジスタ601を介してディスチャージされ、
接地電位よりPNPバイポーラトランジスタ601のベ
ース−エミッタ間電圧分上昇した電位まで下がる。
【0091】入力信号121がHighレベルの場合、PN
Pバイポーラトランジス601はオフし、pMOSトラ
ンジスタ124のゲート電位はpMOSトランジスタ1
25により電源電位まで上昇する。
Pバイポーラトランジス601はオフし、pMOSトラ
ンジスタ124のゲート電位はpMOSトランジスタ1
25により電源電位まで上昇する。
【0092】上記以外は、図5に示す第5の実施例と同
様に動作する。
様に動作する。
【0093】図6に示す実施例によると、pMOSトラ
ンジスタ124のゲート信号127の電位は、接地電位
よりPNPバイポーラトランジスタ501のベース−エ
ミッタ間電圧分上昇した電位から電源電位まで振幅す
る。
ンジスタ124のゲート信号127の電位は、接地電位
よりPNPバイポーラトランジスタ501のベース−エ
ミッタ間電圧分上昇した電位から電源電位まで振幅す
る。
【0094】これは、図5に示す実施例と同様に、入力
信号121がLow レベルの場合、pMOSトランジスタ
124のゲート−ソース間電圧が小さくなり、pMOS
トランジスタ124の駆動力を落とすものである。
信号121がLow レベルの場合、pMOSトランジスタ
124のゲート−ソース間電圧が小さくなり、pMOS
トランジスタ124の駆動力を落とすものである。
【0095】図7は本発明の第7の実施例である。
【0096】図1(A)の実施例120と異なる点は、n
MOSトランジスタ722を付加した点である。
MOSトランジスタ722を付加した点である。
【0097】nMOSトランジスタ722は、出力信号
126の電位がLow レベルへ遷移するのを高速化するた
めにある。すなわち、入力信号121がHighレベル(電
源電位から一定電圧下がった中間電位)の場合、nMO
Sトランジスタ122のゲート−ソース間電圧が小さく
なり、nMOSトランジスタ122の駆動力が小さくな
る分を補って動作する。
126の電位がLow レベルへ遷移するのを高速化するた
めにある。すなわち、入力信号121がHighレベル(電
源電位から一定電圧下がった中間電位)の場合、nMO
Sトランジスタ122のゲート−ソース間電圧が小さく
なり、nMOSトランジスタ122の駆動力が小さくな
る分を補って動作する。
【0098】上記以外は、図1(A)に示す第1の実施例
と同様に動作する。
と同様に動作する。
【0099】図7に示す実施例によると、nMOSトラ
ンジスタ722は、上記で説明したように出力信号12
6の立ち下がり時間を高速化することができる。
ンジスタ722は、上記で説明したように出力信号12
6の立ち下がり時間を高速化することができる。
【0100】図8は本発明の第8の実施例である。
【0101】図1(A)の実施例120と異なる点は、n
MOSトランジスタ122をNPNバイポーラトランジ
スタ801に置き換えた点である。
MOSトランジスタ122をNPNバイポーラトランジ
スタ801に置き換えた点である。
【0102】NPNバイポーラトランジスタ801は、
入力信号121がHighレベルの時オンし、入力信号12
1がLow レベルの時オフする。
入力信号121がHighレベルの時オンし、入力信号12
1がLow レベルの時オフする。
【0103】バイポーラトランジスタはMOSトランジ
スタに比べて駆動力が高いため、入力信号121がHigh
レベルの時、出力126を高速にLow レベルへ変化させ
る。これにより、pMOSトランジスタ125のオンへ
の変化が早くなると同時に、pMOSトランジスタ12
4を高速にオフさせることができる。
スタに比べて駆動力が高いため、入力信号121がHigh
レベルの時、出力126を高速にLow レベルへ変化させ
る。これにより、pMOSトランジスタ125のオンへ
の変化が早くなると同時に、pMOSトランジスタ12
4を高速にオフさせることができる。
【0104】上記以外は、図1(A)に示す第1の実施例
と同様に動作する。
と同様に動作する。
【0105】図8に示す実施例によると、NPNバイポ
ーラトランジスタ801は、出力信号126のLow レベ
ルへの変化を高速化する効果がある。
ーラトランジスタ801は、出力信号126のLow レベ
ルへの変化を高速化する効果がある。
【0106】図9は本発明の第9の実施例を示す図であ
る。
る。
【0107】910はBi−NMOSゲート回路。92
0は本発明の半導体集積回路である。
0は本発明の半導体集積回路である。
【0108】911はBi−NMOSゲート回路910
の入力信号、912,913はnMOSトランジスタ、91
4はpMOSトランジスタ、915はバイポーラトラン
ジスタである。921はnMOSトランジスタ、922
はバイポーラトランジスタ、933は半導体集積回路9
20の出力信号である。
の入力信号、912,913はnMOSトランジスタ、91
4はpMOSトランジスタ、915はバイポーラトラン
ジスタである。921はnMOSトランジスタ、922
はバイポーラトランジスタ、933は半導体集積回路9
20の出力信号である。
【0109】次に図9の動作について説明する。
【0110】Bi−NMOSゲート回路910は、多く
の文献で紹介されているため説明を省略し、ここでは半
導体集積回路920について説明する。
の文献で紹介されているため説明を省略し、ここでは半
導体集積回路920について説明する。
【0111】入力信号121がLow レベルの場合、nM
OSトランジスタ122,921はオフする。pMOS
トランジスタ124は、入力信号121がnMOSトラ
ンジスタ123を介して伝えられ、オンすると同時にバ
イポーラトランジスタ922をオンにし出力信号933
をHighレベル(電源電位からバイポーラトランジスタ9
22のベース−エミッタ間電圧分下がった電位)へ遷移
させる。
OSトランジスタ122,921はオフする。pMOS
トランジスタ124は、入力信号121がnMOSトラ
ンジスタ123を介して伝えられ、オンすると同時にバ
イポーラトランジスタ922をオンにし出力信号933
をHighレベル(電源電位からバイポーラトランジスタ9
22のベース−エミッタ間電圧分下がった電位)へ遷移
させる。
【0112】入力信号121がHighレベルの場合、nM
OSトランジスタ122はオンし、pMOSトランジス
タ124はnMOSトランジスタ123を介して伝えら
れた入力信号により、オフ状態へ遷移する。ただし、入
力電圧121のHighレベルは、Bi−NMOSゲートに
より駆動されているため電源電位よりバイポーラトラン
ジスタ915のベース−エミッタ間電圧分下がる。この
ため、pMOSトランジスタ124は完全にオフとはな
らないが、信号126の電位がLow レベルへ遷移するに
従い、pMOSトランジスタ124,125の正帰還回
路が働き完全にオフする。これらにより、バイポーラト
ランジスタ922がオフ,nMOSトランジスタ921
がオンし出力信号933はLow レベルとなる。
OSトランジスタ122はオンし、pMOSトランジス
タ124はnMOSトランジスタ123を介して伝えら
れた入力信号により、オフ状態へ遷移する。ただし、入
力電圧121のHighレベルは、Bi−NMOSゲートに
より駆動されているため電源電位よりバイポーラトラン
ジスタ915のベース−エミッタ間電圧分下がる。この
ため、pMOSトランジスタ124は完全にオフとはな
らないが、信号126の電位がLow レベルへ遷移するに
従い、pMOSトランジスタ124,125の正帰還回
路が働き完全にオフする。これらにより、バイポーラト
ランジスタ922がオフ,nMOSトランジスタ921
がオンし出力信号933はLow レベルとなる。
【0113】図9に示す実施例によると、Bi−NMO
S型の半導体集積回路においても、本発明の特徴であ
る、低消費電力で高速動作する半導体集積回路を提供す
ることができる。
S型の半導体集積回路においても、本発明の特徴であ
る、低消費電力で高速動作する半導体集積回路を提供す
ることができる。
【0114】図10は本発明の第10の実施例である。
【0115】1011,1021は入力信号であり、そ
の信号振幅はLow レベルが接地電位、Highレベルが電源
電位より一定電圧下がった中間電位である。1031は
入力信号で、その信号振幅は接地電位から電源電位まで
フル振幅する。
の信号振幅はLow レベルが接地電位、Highレベルが電源
電位より一定電圧下がった中間電位である。1031は
入力信号で、その信号振幅は接地電位から電源電位まで
フル振幅する。
【0116】1012,1013,1022,102
3,1032はnMOSトランジスタ、1014,10
15,1024,1025,1044はpMOSトラン
ジスタである。1050は出力信号である。
3,1032はnMOSトランジスタ、1014,10
15,1024,1025,1044はpMOSトラン
ジスタである。1050は出力信号である。
【0117】本実施例は、低振幅の入力信号には図1
(A)に示した本発明の半導体集積回路120を、フル振
幅の入力信号には通常のCMOS回路を用い、3入力N
AND回路を構成している。
(A)に示した本発明の半導体集積回路120を、フル振
幅の入力信号には通常のCMOS回路を用い、3入力N
AND回路を構成している。
【0118】図10に示す実施例によれば、入力信号の
信号振幅が低振幅動作とフル振幅動作で混在した場合で
も、低消費電力で高速動作する多入力論理ゲート回路を
実現することができる。
信号振幅が低振幅動作とフル振幅動作で混在した場合で
も、低消費電力で高速動作する多入力論理ゲート回路を
実現することができる。
【0119】図11(A)は本発明の第11の実施例であ
る。
る。
【0120】図中、1110はパストランジスタロジッ
クの一例である。パストランジスタロジック1110
は、pMOSトランジスタ1115,1116により2
入力セレクタを構成している。1111,1112は入
力信号、1113,1114は制御信号である。
クの一例である。パストランジスタロジック1110
は、pMOSトランジスタ1115,1116により2
入力セレクタを構成している。1111,1112は入
力信号、1113,1114は制御信号である。
【0121】1120は本発明の半導体集積回路であ
る。1121は入力信号、1122,1123はpMO
Sトランジスタ、1124,1125はnMOSトラン
ジスタ、1126は出力信号である。
る。1121は入力信号、1122,1123はpMO
Sトランジスタ、1124,1125はnMOSトラン
ジスタ、1126は出力信号である。
【0122】本実施例は、入力信号1121の信号振幅
が、Low レベルが接地電位よりpMOSトランジスタのスレ
ッシュホールド電圧分上昇した電位から、Highレベルが
電源電位で動作する場合の例である。
が、Low レベルが接地電位よりpMOSトランジスタのスレ
ッシュホールド電圧分上昇した電位から、Highレベルが
電源電位で動作する場合の例である。
【0123】本実施例の動作について説明する。
【0124】入力信号1121がLow レベル(接地電位
よりpMOSトランジスタのスレッシュホールド電圧分
上昇した電位)の場合、pMOSトランジスタ1122
はオンし、nMOSトランジスタ1124はpMOSト
ランジスタ1123を介した入力信号1121を受けオ
フ状態へ遷移する。
よりpMOSトランジスタのスレッシュホールド電圧分
上昇した電位)の場合、pMOSトランジスタ1122
はオンし、nMOSトランジスタ1124はpMOSト
ランジスタ1123を介した入力信号1121を受けオ
フ状態へ遷移する。
【0125】この場合、nMOSトランジスタ1124
のゲート電位は接地電位まで下がらないためnMOSト
ランジスタ1124は完全にオフとはならないが、出力
信号1126がHighレベルへ遷移するに従い、nMOS
トランジスタ1125,1124の帰還回路が機能し、nM
OSトランジスタ1124は完全にオフし出力信号11
26は電源電位まで上昇する。
のゲート電位は接地電位まで下がらないためnMOSト
ランジスタ1124は完全にオフとはならないが、出力
信号1126がHighレベルへ遷移するに従い、nMOS
トランジスタ1125,1124の帰還回路が機能し、nM
OSトランジスタ1124は完全にオフし出力信号11
26は電源電位まで上昇する。
【0126】入力信号がHighレベル(電源電位)の場
合、pMOSトランジスタ1122はオフ、nMOSト
ランジスタ1124はオンし出力信号1126はLow レ
ベルとなる。これにより、nMOSトランジスタ112
5はオフする。
合、pMOSトランジスタ1122はオフ、nMOSト
ランジスタ1124はオンし出力信号1126はLow レ
ベルとなる。これにより、nMOSトランジスタ112
5はオフする。
【0127】本実施例は、図1(A)に示した半導体集積
回路120と全く逆の動作を行うものである。
回路120と全く逆の動作を行うものである。
【0128】すなわち、入力信号1121がLow レベル
の場合、pMOSトランジスタ1123とnMOSトランジ
スタ1124がオフする。また、入力信号1121がHi
ghレベルの場合、pMOSトランジスタ1122とnM
OSトランジスタ1125がオフする。
の場合、pMOSトランジスタ1123とnMOSトランジ
スタ1124がオフする。また、入力信号1121がHi
ghレベルの場合、pMOSトランジスタ1122とnM
OSトランジスタ1125がオフする。
【0129】図11(A)に示す実施例によると、入力信
号のLow レベルを低振幅動作させても直流的な貫通電流
の流れない、低消費電力の半導体集積回路を実現するこ
とができる。また、低振幅動作の入力信号をドライブす
るドライバ回路を低消費電力で動作させることができ
る。
号のLow レベルを低振幅動作させても直流的な貫通電流
の流れない、低消費電力の半導体集積回路を実現するこ
とができる。また、低振幅動作の入力信号をドライブす
るドライバ回路を低消費電力で動作させることができ
る。
【0130】図11(B)は、図11(A)に示した回路の
各ノードの電圧振幅を示した図である。
各ノードの電圧振幅を示した図である。
【0131】ノードDのHighレベルは、pMOSトラン
ジスタによりチャージされるため電源電位となる。ま
た、Low レベルは、pMOSトランジスタによりディス
チャージされるため、接地電位よりpMOSトランジス
タのスレッシュホールド電圧(Vthp )分上がった電位
となる。
ジスタによりチャージされるため電源電位となる。ま
た、Low レベルは、pMOSトランジスタによりディス
チャージされるため、接地電位よりpMOSトランジス
タのスレッシュホールド電圧(Vthp )分上がった電位
となる。
【0132】ノードEのHighレベルは、pMOSトラン
ジスタ1123によりチャージされるため電源電位とな
り、Low レベルはnMOSトランジスタ1125により
ディスチャージされるため接地電位となる。
ジスタ1123によりチャージされるため電源電位とな
り、Low レベルはnMOSトランジスタ1125により
ディスチャージされるため接地電位となる。
【0133】ノードFは、pMOSトランジスタ112
2でチャージされ、nMOSトランジスタ1124でデ
ィスチャージされるため、電源電位から接地電位まで振
幅する。
2でチャージされ、nMOSトランジスタ1124でデ
ィスチャージされるため、電源電位から接地電位まで振
幅する。
【0134】図12は本発明の第12の実施例である。
【0135】1211はクロック信号、1220はnM
OSトランジスタで構成された論理回路で、入力信号1
221,1222,122nを入力している。1213
は論理回路1220の出力ノード、1212,121
4,1215はnMOSトランジスタ、1216,12
17はpMOSトランジスタ、1219は出力信号であ
る。また、1230は送信回路、1240は受信回路で
ある。
OSトランジスタで構成された論理回路で、入力信号1
221,1222,122nを入力している。1213
は論理回路1220の出力ノード、1212,121
4,1215はnMOSトランジスタ、1216,12
17はpMOSトランジスタ、1219は出力信号であ
る。また、1230は送信回路、1240は受信回路で
ある。
【0136】本実施例の動作について説明する。
【0137】クロック1211がLow レベルの場合、n
MOSトランジスタ1212はオフし、pMOSトラン
ジスタ1217がオンし、pMOSトランジスタ121
6のゲートは電源電位にプリチャージされ、論理回路1
220の出力ノード1213は電源電位よりnMOSト
ランジスタ1215のスレッシュホールド電圧分下がっ
た電位までプリチャージされる。この時、pMOSトラ
ンジスタ1216はオフし、nMOSトランジスタ12
14はオンしているため出力信号1219はLow レベル
となる。論理回路1220の出力ノード1213が中間
電位であるにもかかわらず、pMOSトランジスタ12
16のゲート信号が電源電位のため、本半導体集積回路
には直流的な貫通電流は流れない。
MOSトランジスタ1212はオフし、pMOSトラン
ジスタ1217がオンし、pMOSトランジスタ121
6のゲートは電源電位にプリチャージされ、論理回路1
220の出力ノード1213は電源電位よりnMOSト
ランジスタ1215のスレッシュホールド電圧分下がっ
た電位までプリチャージされる。この時、pMOSトラ
ンジスタ1216はオフし、nMOSトランジスタ12
14はオンしているため出力信号1219はLow レベル
となる。論理回路1220の出力ノード1213が中間
電位であるにもかかわらず、pMOSトランジスタ12
16のゲート信号が電源電位のため、本半導体集積回路
には直流的な貫通電流は流れない。
【0138】クロック信号1211がHighレベルの場
合、nMOSトランジスタ1212がオンし、pMOS
トランジスタ1217がオフする。すなわち、論理回路
1220の出力ノード1213とpMOSトランジスタ12
16のゲート信号のHighレベルは、論理回路1220の
結果によりHighレベルを維持するかLow レベルへ遷移す
るかが決定される。
合、nMOSトランジスタ1212がオンし、pMOS
トランジスタ1217がオフする。すなわち、論理回路
1220の出力ノード1213とpMOSトランジスタ12
16のゲート信号のHighレベルは、論理回路1220の
結果によりHighレベルを維持するかLow レベルへ遷移す
るかが決定される。
【0139】論理回路1220の出力ノード1213が
Highレベルを維持すれば、出力信号1219はそのまま
Low レベルのままである。また、論理回路1220の出
力ノード1213がLow レベルへ遷移すれば、nMOS
トランジスタ1214がオフしpMOSトランジスタ1
216がオンし、出力信号1219はHighレベルとな
る。この場合も、nMOSトランジスタ1214とpM
OSトランジスタ1217が完全にオフしているため直流的
な貫通電流は流れない。
Highレベルを維持すれば、出力信号1219はそのまま
Low レベルのままである。また、論理回路1220の出
力ノード1213がLow レベルへ遷移すれば、nMOS
トランジスタ1214がオフしpMOSトランジスタ1
216がオンし、出力信号1219はHighレベルとな
る。この場合も、nMOSトランジスタ1214とpM
OSトランジスタ1217が完全にオフしているため直流的
な貫通電流は流れない。
【0140】図12に示す実施例によれば、あらかじめ
駆動力の弱いpMOSトランジスタで出力ノード121
3のHighレベルへの遷移を終わらせておき、pMOSト
ランジスタに比べ駆動力の高いnMOSトランジスタで
論理回路を構成できることから回路動作を高速化できる
効果がある。
駆動力の弱いpMOSトランジスタで出力ノード121
3のHighレベルへの遷移を終わらせておき、pMOSト
ランジスタに比べ駆動力の高いnMOSトランジスタで
論理回路を構成できることから回路動作を高速化できる
効果がある。
【0141】また、出力ノード1213のHighレベルが
中間電位のため、駆動力の劣るnMOSトランジスタ121
4より、ゲート信号がフル振幅するpMOSトランジス
タ1216で出力信号1219を駆動できる効果があ
る。
中間電位のため、駆動力の劣るnMOSトランジスタ121
4より、ゲート信号がフル振幅するpMOSトランジス
タ1216で出力信号1219を駆動できる効果があ
る。
【0142】すなわち、今まで説明してきた実施例と同
様に、低消費電力化と高速化を実現する効果がある。上
記示した効果は、出力ノード1213の負荷容量が大き
いほど顕著に現れる。
様に、低消費電力化と高速化を実現する効果がある。上
記示した効果は、出力ノード1213の負荷容量が大き
いほど顕著に現れる。
【0143】図13は本発明の第13の実施例である。
【0144】本実施例は、図12に示した実施例を多段
に接続してドミノ回路を構成した例である。1310は
2入力NOR回路の例であり、論理回路1220内がnM
OSトランジスタ2つを並列に接続して構成されている。
に接続してドミノ回路を構成した例である。1310は
2入力NOR回路の例であり、論理回路1220内がnM
OSトランジスタ2つを並列に接続して構成されている。
【0145】図13に示す実施例によれば、本発明の半
導体集積回路を多段に接続して、さらに低消費電力で高
速な論理システムを構築することができる。
導体集積回路を多段に接続して、さらに低消費電力で高
速な論理システムを構築することができる。
【0146】図14は本発明の第14の実施例である。
【0147】図中、1400,1401は半導体集積回
路装置内のそれぞれ物理的に離れた第1,第2の回路ブ
ロックである。121は回路ブロック1400,140
1の間を接続する低振幅バスである。
路装置内のそれぞれ物理的に離れた第1,第2の回路ブ
ロックである。121は回路ブロック1400,140
1の間を接続する低振幅バスである。
【0148】本実施例では、回路ブロック間を接続する
重負荷配線と、信号を送る送信回路及び受信回路に本発
明を適用することで、回路ブロック間の信号転送の低消
費電力化及び高速化を実現することができる。
重負荷配線と、信号を送る送信回路及び受信回路に本発
明を適用することで、回路ブロック間の信号転送の低消
費電力化及び高速化を実現することができる。
【0149】図15は本発明の第15の実施例である。
【0150】図中、1500,1501は半導体集積回
路装置内のそれぞれ物理的に離れた第1,第2の回路ブ
ロックである。1213は回路ブロック1500,15
01の間を接続する低振幅バスである。
路装置内のそれぞれ物理的に離れた第1,第2の回路ブ
ロックである。1213は回路ブロック1500,15
01の間を接続する低振幅バスである。
【0151】本実施例は、図14と同様に異なる回路ブ
ロック間の信号転送形態を示している。信号送信回路と
受信回路に、クロック信号1211で動作する送信回路
1230と受信回路1240を使用している。
ロック間の信号転送形態を示している。信号送信回路と
受信回路に、クロック信号1211で動作する送信回路
1230と受信回路1240を使用している。
【0152】本実施例は、図14に示す実施例と同様
に、回路ブロック間の信号転送の低消費電力化及び高速
化を実現することができる図16は本発明の第16の実
施例である。
に、回路ブロック間の信号転送の低消費電力化及び高速
化を実現することができる図16は本発明の第16の実
施例である。
【0153】本実施例はマイクロプロセッサなどのレジ
スタファイルのデータ読み出し部に本発明を適用した例
である。
スタファイルのデータ読み出し部に本発明を適用した例
である。
【0154】図中、1610はメモリセルで、データ書
き込み用nMOSトランジスタ1601とデータ読み出し用
nMOSトランジスタ1602及びインバータ回路16
03,1604,1605から構成されている。162
0,1630はそれぞれデータ読み出し用の第1のデコ
ーダ,第2のデコーダである。1651〜165n,1
661〜166nはアドレス信号である。1621〜1
62n,1631〜163nはデータ読み出し用のデコ
ード信号線。1681〜168n、1691〜169n
はデータ書き込み用のデコード信号線である。1640
はトライステートバッファ、1670は読み出しデータ
線、1671は書き込みデータ線である。
き込み用nMOSトランジスタ1601とデータ読み出し用
nMOSトランジスタ1602及びインバータ回路16
03,1604,1605から構成されている。162
0,1630はそれぞれデータ読み出し用の第1のデコ
ーダ,第2のデコーダである。1651〜165n,1
661〜166nはアドレス信号である。1621〜1
62n,1631〜163nはデータ読み出し用のデコ
ード信号線。1681〜168n、1691〜169n
はデータ書き込み用のデコード信号線である。1640
はトライステートバッファ、1670は読み出しデータ
線、1671は書き込みデータ線である。
【0155】メモリセル1610内の記憶データを読み
出す場合、まず、デコード信号線1621〜162nの
何れかが選択される。選択されたメモリセル内の記憶デ
ータは、メモリセル1610内のデータ読み出し用nM
OSトランジスタ1620を介して読み出され、受信回
路120とトライステートバッファ1640を介して読
み出しデータ線1670へ読み出される。
出す場合、まず、デコード信号線1621〜162nの
何れかが選択される。選択されたメモリセル内の記憶デ
ータは、メモリセル1610内のデータ読み出し用nM
OSトランジスタ1620を介して読み出され、受信回
路120とトライステートバッファ1640を介して読
み出しデータ線1670へ読み出される。
【0156】本実施例では、メモリセル1610内のn
MOSトランジスタ1602を介して読み出されたデー
タが低振幅動作のため、読み出しデータを受けるために
受信回路120を設けた。これにより、レジスタファイ
ルの読み出し動作を低消費電力で高速に動作させること
ができる。
MOSトランジスタ1602を介して読み出されたデー
タが低振幅動作のため、読み出しデータを受けるために
受信回路120を設けた。これにより、レジスタファイ
ルの読み出し動作を低消費電力で高速に動作させること
ができる。
【0157】また、本実施例では、メモリセル1610
の記憶データの読み出し制御をnMOSトランジスタを用い
て行っており、メモリセル1610の面積を低減する効
果がある。
の記憶データの読み出し制御をnMOSトランジスタを用い
て行っており、メモリセル1610の面積を低減する効
果がある。
【0158】図17は本発明の第17の実施例である。
【0159】本実施例は図16と同様に、マイクロプロ
セッサなどのレジスタファイルのデータ読み出し部に本
発明を適用した例である。
セッサなどのレジスタファイルのデータ読み出し部に本
発明を適用した例である。
【0160】図中、1710はメモリセルで、データ書
き込み用nMOSトランジスタ1701とデータ読み出し用
nMOSトランジスタ1702,1703及びインバー
タ回路1704,1705から構成されている。172
0,1730はそれぞれクロック信号1211で制御さ
れるデータ読み出し用の第1のデコーダ,第2のデコー
ダである。1721〜172n,1731〜173nは
データ読み出し用のデコード信号線である。
き込み用nMOSトランジスタ1701とデータ読み出し用
nMOSトランジスタ1702,1703及びインバー
タ回路1704,1705から構成されている。172
0,1730はそれぞれクロック信号1211で制御さ
れるデータ読み出し用の第1のデコーダ,第2のデコー
ダである。1721〜172n,1731〜173nは
データ読み出し用のデコード信号線である。
【0161】本実施例では、クロック信号1211がLo
w レベルの時、メモリセル1710と受信回路1240
を接続する信号がHighレベルへチャージされる。また、
この時、第1のデコーダ1720のデコード信号172
1〜172nはすべてLow レベルで、全てのメモリセル
1710は非選択状態である。
w レベルの時、メモリセル1710と受信回路1240
を接続する信号がHighレベルへチャージされる。また、
この時、第1のデコーダ1720のデコード信号172
1〜172nはすべてLow レベルで、全てのメモリセル
1710は非選択状態である。
【0162】クロック信号1211がHighレベルへ変化
すると、デコード信号1721〜172nの何れかがHi
ghレベルとなり、メモリセル内のデータが読み出され
る。読み出されたデータは、受信回路1240及びトラ
イステートバッファ1640を介し読み出しデータ線1
670へ読み出される。
すると、デコード信号1721〜172nの何れかがHi
ghレベルとなり、メモリセル内のデータが読み出され
る。読み出されたデータは、受信回路1240及びトラ
イステートバッファ1640を介し読み出しデータ線1
670へ読み出される。
【0163】本実施例においても、メモリセル1610
内の記憶データを読み出すデータ線が低振幅動作のた
め、レジスタファイルの読み出し動作を低消費電力で高
速に動作させることができる。
内の記憶データを読み出すデータ線が低振幅動作のた
め、レジスタファイルの読み出し動作を低消費電力で高
速に動作させることができる。
【0164】さらに、クロック信号1211で読み出し
動作を制御し、メモリセル1710と受信回路1240
を接続する信号を、nMOSトランジスタでLow レベル
へ変化させることで読み出し動作が行われることによ
り、メモリセル1710内の素子数をさらに低減でき
る。これは、図16にメモリセル1610よりさらにメ
モリセルの面積を低減できる効果がある。
動作を制御し、メモリセル1710と受信回路1240
を接続する信号を、nMOSトランジスタでLow レベル
へ変化させることで読み出し動作が行われることによ
り、メモリセル1710内の素子数をさらに低減でき
る。これは、図16にメモリセル1610よりさらにメ
モリセルの面積を低減できる効果がある。
【0165】図21は、1W−1R(1ポート書き込み
−1ポート読み出し)用の2ポートメモリセル回路を2
ビット分構成したときの実施例を示す構成図である。図
21において、MOSFETで構成された各メモリセル
回路は同一のデータ線に接続されるように、相隣接して
回路基板上に形成されている。なお、説明を簡単にする
ために、一方のメモリセル回路についてのみ説明する。
メモリセル回路は、データ記憶部10,データ入力部1
2,データ出力部14から構成されており、データ入力
部12がライドデータ線WDNに接続され、データ出力
部14がリードデータ線RDにそれぞれ接続されてい
る。データ記憶部10はCMOSインバータ16とクロ
ックドインバータ18から構成されており、各インバー
タの入力側と出力側が互いに接続されてデータ記憶用の
閉ループを構成するようになっている。CMOSインバ
ータ16は2個のPMOSトランジスタ20,22と単
一のNMOSトランジスタ24から構成されており、ト
ランジスタ20,22が互いに並列接続されている。そ
してトランジスタ20,24のゲートがデータ入力部1
2に接続され、トランジスタ22と24との接続点がデ
ータ出力部14に接続されている。クロックドインバー
タ18は2個のPMOSトランジスタ26,28と2個
のNMOSトランジスタ30,32を備えて構成されて
おり、トランジスタ26,32のゲートがデータ出力部
14に接続され、トランジスタ28と30との接続点が
データ入力部12に接続され、トランジスタ28のゲー
トが書き込み用ワード線W−WL1に接続され、トラン
ジスタ30のゲートが書き込み用ワード線W−WL1N
にそれぞれ接続されている。このクロックドインバータ
18は、トランジスタ28,30がオフのときに、デー
タ記憶用の閉ループを遮断して出力インピーダンスがハ
イインピーダンスとなり、トランジスタ28,30がと
もにオンになったときにはデータ記憶用の閉ループを形
成し、トランジスタ26,32によってインバータを構
成するようになっている。即ちこのクロックドインバー
タ18はデータ記憶部10を構成するとともにトランジ
スタ28,30がループ制御部を構成するようになって
いる。
−1ポート読み出し)用の2ポートメモリセル回路を2
ビット分構成したときの実施例を示す構成図である。図
21において、MOSFETで構成された各メモリセル
回路は同一のデータ線に接続されるように、相隣接して
回路基板上に形成されている。なお、説明を簡単にする
ために、一方のメモリセル回路についてのみ説明する。
メモリセル回路は、データ記憶部10,データ入力部1
2,データ出力部14から構成されており、データ入力
部12がライドデータ線WDNに接続され、データ出力
部14がリードデータ線RDにそれぞれ接続されてい
る。データ記憶部10はCMOSインバータ16とクロ
ックドインバータ18から構成されており、各インバー
タの入力側と出力側が互いに接続されてデータ記憶用の
閉ループを構成するようになっている。CMOSインバ
ータ16は2個のPMOSトランジスタ20,22と単
一のNMOSトランジスタ24から構成されており、ト
ランジスタ20,22が互いに並列接続されている。そ
してトランジスタ20,24のゲートがデータ入力部1
2に接続され、トランジスタ22と24との接続点がデ
ータ出力部14に接続されている。クロックドインバー
タ18は2個のPMOSトランジスタ26,28と2個
のNMOSトランジスタ30,32を備えて構成されて
おり、トランジスタ26,32のゲートがデータ出力部
14に接続され、トランジスタ28と30との接続点が
データ入力部12に接続され、トランジスタ28のゲー
トが書き込み用ワード線W−WL1に接続され、トラン
ジスタ30のゲートが書き込み用ワード線W−WL1N
にそれぞれ接続されている。このクロックドインバータ
18は、トランジスタ28,30がオフのときに、デー
タ記憶用の閉ループを遮断して出力インピーダンスがハ
イインピーダンスとなり、トランジスタ28,30がと
もにオンになったときにはデータ記憶用の閉ループを形
成し、トランジスタ26,32によってインバータを構
成するようになっている。即ちこのクロックドインバー
タ18はデータ記憶部10を構成するとともにトランジ
スタ28,30がループ制御部を構成するようになって
いる。
【0166】データ入力部12はPMOSトランジスタ
34とNMOSトランジスタ36からなるトランスファ
ゲートで構成されており、入力側がライトデータ線WD
Nに接続され、出力側がデータ記憶部10に接続され、
トランジスタ34のゲートがワード線W−WL1Nに接
続され、トランジスタ36のゲートがワード線W−WL
1にそれぞれ接続されている。各トランジスタ34,3
6はライトデータ線WDNとデータ記憶部10とを結ぶ
ライトデータ伝送路を構成し、ワード線W−WL1N,
W−WL1のレベルに応じてライドデータ伝送路を開閉
するようになっている。例えば、ワード線W−WL1N
のレベルが1でワード線W−WL1のレベルが0のとき
には各トランジスタ34,36がオフとなってライトデ
ータ伝送路を遮断し、ワード線W−WL1Nのレベルが
0に、ワード線W−WL1のレベルが1になったときに
はトランジスタ34,36がともにオンとなってライト
データ伝送路を形成するようになっている。
34とNMOSトランジスタ36からなるトランスファ
ゲートで構成されており、入力側がライトデータ線WD
Nに接続され、出力側がデータ記憶部10に接続され、
トランジスタ34のゲートがワード線W−WL1Nに接
続され、トランジスタ36のゲートがワード線W−WL
1にそれぞれ接続されている。各トランジスタ34,3
6はライトデータ線WDNとデータ記憶部10とを結ぶ
ライトデータ伝送路を構成し、ワード線W−WL1N,
W−WL1のレベルに応じてライドデータ伝送路を開閉
するようになっている。例えば、ワード線W−WL1N
のレベルが1でワード線W−WL1のレベルが0のとき
には各トランジスタ34,36がオフとなってライトデ
ータ伝送路を遮断し、ワード線W−WL1Nのレベルが
0に、ワード線W−WL1のレベルが1になったときに
はトランジスタ34,36がともにオンとなってライト
データ伝送路を形成するようになっている。
【0167】一方、データ出力部14はNMOSトラン
ジスタ38からなるトランスファゲートで構成されてお
り、入力側がデータ記憶部10に接続され、出力側がリ
ードデータ線RDに接続され、ゲートがワード線R−W
L1に接続されている。このトランジスタ38はデータ
記憶部10とリードデータ線RDとを結ぶリードデータ
伝送路を構成し、ワード線R−WL1のレベルに応じて
リードデータ伝送路を開閉するようになっている。例え
ば、ワード線R−WL1のレベルが0のときにはトラン
ジスタ38がオフとなってリードデータ伝送路を遮断
し、ワード線R−WL1のレベルが1になったときには
トランジスタ38がオンになってリードデータ伝送路を
形成するようになっている。
ジスタ38からなるトランスファゲートで構成されてお
り、入力側がデータ記憶部10に接続され、出力側がリ
ードデータ線RDに接続され、ゲートがワード線R−W
L1に接続されている。このトランジスタ38はデータ
記憶部10とリードデータ線RDとを結ぶリードデータ
伝送路を構成し、ワード線R−WL1のレベルに応じて
リードデータ伝送路を開閉するようになっている。例え
ば、ワード線R−WL1のレベルが0のときにはトラン
ジスタ38がオフとなってリードデータ伝送路を遮断
し、ワード線R−WL1のレベルが1になったときには
トランジスタ38がオンになってリードデータ伝送路を
形成するようになっている。
【0168】上記構成において、データ記憶部10のデ
ータ入力側に0のデータが保持され、出力側に1のデー
タが保持されているときに、ライトデータ線WDNから
1のデータを書き込むに際しては、ワード線W−WL1
Nのレベルが0に、ワード線W−WL1のレベルが1と
なり、トランジスタ34,36がともにオンとなってラ
イトデータ線WDNがトランジスタ34,36を介して
データ記憶部10と接続される。このときトランジスタ
28のゲートには1の信号が印加され、トランジスタ3
0のゲートには0の信号が印加され、トランジスタ28
と38はともにオフになる。このためインバータ16と
インバータ18とを結ぶループが遮断された状態にな
る。そしてライトデータ線WDNから1のデータが入力
されると、トランジスタ20,22がともにオフにな
り、トランジスタ24がオンになる。この結果データ記
憶部10の出力側が1から0に反転し、トランジスタ2
6がオンに、トランジスタ32がオフとなる。
ータ入力側に0のデータが保持され、出力側に1のデー
タが保持されているときに、ライトデータ線WDNから
1のデータを書き込むに際しては、ワード線W−WL1
Nのレベルが0に、ワード線W−WL1のレベルが1と
なり、トランジスタ34,36がともにオンとなってラ
イトデータ線WDNがトランジスタ34,36を介して
データ記憶部10と接続される。このときトランジスタ
28のゲートには1の信号が印加され、トランジスタ3
0のゲートには0の信号が印加され、トランジスタ28
と38はともにオフになる。このためインバータ16と
インバータ18とを結ぶループが遮断された状態にな
る。そしてライトデータ線WDNから1のデータが入力
されると、トランジスタ20,22がともにオフにな
り、トランジスタ24がオンになる。この結果データ記
憶部10の出力側が1から0に反転し、トランジスタ2
6がオンに、トランジスタ32がオフとなる。
【0169】次に、データ記憶部10の入力側に1のデ
ータが保持され、出力側に0のデータが保持されている
状態で、ワード線W−WL1Nのレベルが0から1に反
転し、ワード線W−WL1のレベルが1から0に反転す
ると、トランジスタ34,36がともにオフになってラ
イトデータ伝送路が遮断される。更にトランジスタ2
8,30が共にオンとなってインバータ16とインバー
タ18とを結ぶ閉ループが形成される。この結果データ
記憶部10の入力側には1のデータが保持され、出力側
には0のデータが保持されることになる。なお、データ
の書き込み時には、ワード線R−WL1のレベルは0に
保持され、リードデータ伝送路は遮断された状態にあ
る。
ータが保持され、出力側に0のデータが保持されている
状態で、ワード線W−WL1Nのレベルが0から1に反
転し、ワード線W−WL1のレベルが1から0に反転す
ると、トランジスタ34,36がともにオフになってラ
イトデータ伝送路が遮断される。更にトランジスタ2
8,30が共にオンとなってインバータ16とインバー
タ18とを結ぶ閉ループが形成される。この結果データ
記憶部10の入力側には1のデータが保持され、出力側
には0のデータが保持されることになる。なお、データ
の書き込み時には、ワード線R−WL1のレベルは0に
保持され、リードデータ伝送路は遮断された状態にあ
る。
【0170】一方、データ記憶部10に記憶されたデー
タを読み出すときには、ワード線R−WL1のレベルが
0から1に反転され、トランジスタ38がオンになって
データ記憶部10のデータがリードデータ線RDに読み
出される。
タを読み出すときには、ワード線R−WL1のレベルが
0から1に反転され、トランジスタ38がオンになって
データ記憶部10のデータがリードデータ線RDに読み
出される。
【0171】ところで、リードデータ線RDのレベルが
0(ロウレベル)の状態で、データ記憶部10の出力側
に1(ハイレベル)のデータが保持されているときに、
トランジスタ38をオンにしてデータを読み出すと、イ
ンバータ16の電源Vccからトランジスタ20,22,
トランジスタ38を介してリードデータ線RDに電流が
流れ、インバータ16の出力レベルが下がる。インバー
タ16の出力レベルがクロックドインバータ18の論理
スレッショルド電圧以下に下がると、オフの状態にある
トランジスタ26がオンとなってクロックドインバータ
18の出力レベルが反転し、さらに、反転したレベルに
よってインバータ16の出力が反転し、読み出し時に誤
書き込みが行われる恐れがある。
0(ロウレベル)の状態で、データ記憶部10の出力側
に1(ハイレベル)のデータが保持されているときに、
トランジスタ38をオンにしてデータを読み出すと、イ
ンバータ16の電源Vccからトランジスタ20,22,
トランジスタ38を介してリードデータ線RDに電流が
流れ、インバータ16の出力レベルが下がる。インバー
タ16の出力レベルがクロックドインバータ18の論理
スレッショルド電圧以下に下がると、オフの状態にある
トランジスタ26がオンとなってクロックドインバータ
18の出力レベルが反転し、さらに、反転したレベルに
よってインバータ16の出力が反転し、読み出し時に誤
書き込みが行われる恐れがある。
【0172】ところが、本実施例では、トランジスタ2
0,22を互いに並列接続してオン抵抗を小さくしてい
るので、各トランジスタ20,22の電圧降下が小さ
く、電流駆動力を上げることができるため、インバータ
16の出力レベルがクロックドインバータ18の論理ス
レッショルド電圧以下に下がるのを防止することがで
き、読み出し時に誤書き込みが行われるのを確実に防止
することができる。更に、トランジスタ20,22が並
列接続されていることによって、電流駆動力が上げられ
るので、リードデータ線RDの負荷容量を充電する時間
が短くなり、アクセス時間の高速化が図れることにな
る。
0,22を互いに並列接続してオン抵抗を小さくしてい
るので、各トランジスタ20,22の電圧降下が小さ
く、電流駆動力を上げることができるため、インバータ
16の出力レベルがクロックドインバータ18の論理ス
レッショルド電圧以下に下がるのを防止することがで
き、読み出し時に誤書き込みが行われるのを確実に防止
することができる。更に、トランジスタ20,22が並
列接続されていることによって、電流駆動力が上げられ
るので、リードデータ線RDの負荷容量を充電する時間
が短くなり、アクセス時間の高速化が図れることにな
る。
【0173】一方、リードデータ線RDのレベルが1
で、データ記憶部10の出力側に0のデータが保持され
ているときに、この0のデータを読み出すために、トラ
ンジスタ38がオンになると、リードデータ線RDから
トランジスタ38,インバータ16のトランジスタ24
を介して接地端子に電流が流れ、インバータ16の出力
レベルが上がる。インバータ16の出力レベルがクロッ
クドインバータ18の論理スレッショルド電圧以上に上
がると、オフになっていたトランジスタ32がオンとな
ってインバータ18の出力レベルが反転するとともにイ
ンバータ16の出力レベルが反転し、読み出し時に誤書
き込みが行われる。ところが、本実施例では、インバー
タ16のトランジスタ24のゲート・ソース間には十分
な電圧が印加されているので、トランジスタ24に他の
MOSトランジスタを並列接続しなくても読み出し時の
誤書き込みを防止できる。
で、データ記憶部10の出力側に0のデータが保持され
ているときに、この0のデータを読み出すために、トラ
ンジスタ38がオンになると、リードデータ線RDから
トランジスタ38,インバータ16のトランジスタ24
を介して接地端子に電流が流れ、インバータ16の出力
レベルが上がる。インバータ16の出力レベルがクロッ
クドインバータ18の論理スレッショルド電圧以上に上
がると、オフになっていたトランジスタ32がオンとな
ってインバータ18の出力レベルが反転するとともにイ
ンバータ16の出力レベルが反転し、読み出し時に誤書
き込みが行われる。ところが、本実施例では、インバー
タ16のトランジスタ24のゲート・ソース間には十分
な電圧が印加されているので、トランジスタ24に他の
MOSトランジスタを並列接続しなくても読み出し時の
誤書き込みを防止できる。
【0174】このように、本実施例によれば、読み出し
ポートをシングルエンドとして単一のトランジスタ38
を用いているため、リードデータ線RDに付加される負
荷容量を低減することができる。更に書き込み時には、
トランジスタ28,30をオフとしてクロックドインバ
ータ18の出力をハイインピーダンスとしているので、
ライドデータ線WDNからのデータを確実に書き込むこ
とができる。またデータの読み出し時にもインバータ1
6の出力インピーダンスがインバータ18のインピーダ
ンスよりも小さいもので構成されているため、読み出し
時の誤書き込みを防止することができる。
ポートをシングルエンドとして単一のトランジスタ38
を用いているため、リードデータ線RDに付加される負
荷容量を低減することができる。更に書き込み時には、
トランジスタ28,30をオフとしてクロックドインバ
ータ18の出力をハイインピーダンスとしているので、
ライドデータ線WDNからのデータを確実に書き込むこ
とができる。またデータの読み出し時にもインバータ1
6の出力インピーダンスがインバータ18のインピーダ
ンスよりも小さいもので構成されているため、読み出し
時の誤書き込みを防止することができる。
【0175】次に、図21に示す回路を回路基板上に実
装するに際しては、図22に示すような構成を採用する
ことができる。図22において、黒丸印は実線で示した
1層目のメタル配線とMOSトランジスタとのコンタク
ト孔を示す。×印は1層目のメタル配線と破線で示した
2層目のメタル配線とのスルーホールを示す。そしてメ
モリセル回路を構成するトランジスタ群のうち電源Vc
cの下側にPMOSトランジスタが配置され、接地線G
NDの下側にNMOSトランジスタが配置されるように
なっている。ライトデータ線WDN,リードデータ線R
Dは1層目のメタル配線で横方向に布線され、ワード線
W−WL1N,W−WL1,R−WL1はそれぞれ2層
目のメタル配線で縦方向に布線されている。更に、各メ
モリセル回路のデータ出力部14を構成するトランジス
タ38はそれぞれ相隣接して配置され、リードデータ線
RDに接続された拡散層の共用領域COMに形成されて
いる。このため、リードデータ線RDに付加される負荷
容量を更に低減することができ、アクセス時間の高速化
が図れる。
装するに際しては、図22に示すような構成を採用する
ことができる。図22において、黒丸印は実線で示した
1層目のメタル配線とMOSトランジスタとのコンタク
ト孔を示す。×印は1層目のメタル配線と破線で示した
2層目のメタル配線とのスルーホールを示す。そしてメ
モリセル回路を構成するトランジスタ群のうち電源Vc
cの下側にPMOSトランジスタが配置され、接地線G
NDの下側にNMOSトランジスタが配置されるように
なっている。ライトデータ線WDN,リードデータ線R
Dは1層目のメタル配線で横方向に布線され、ワード線
W−WL1N,W−WL1,R−WL1はそれぞれ2層
目のメタル配線で縦方向に布線されている。更に、各メ
モリセル回路のデータ出力部14を構成するトランジス
タ38はそれぞれ相隣接して配置され、リードデータ線
RDに接続された拡散層の共用領域COMに形成されて
いる。このため、リードデータ線RDに付加される負荷
容量を更に低減することができ、アクセス時間の高速化
が図れる。
【0176】また図22においては、基本セルの下側に
はメモリ構成用のパターンは記入されていないが、この
パターンも同様に構成することができる。このため、8
個のトランジスタを基本ベーシックセルとしたときに、
前記実施例におけるメモリセル回路は1.25 ベーシッ
クセルで1ビット分のメモリセル回路を構成することが
できる。また前記実施例におけるメモリセル回路は、P
MOSトランジスタとNMOSトランジスタの数が等し
いので、基本セル中に無駄なMOSトランジスタが生じ
るのを防止することができる。
はメモリ構成用のパターンは記入されていないが、この
パターンも同様に構成することができる。このため、8
個のトランジスタを基本ベーシックセルとしたときに、
前記実施例におけるメモリセル回路は1.25 ベーシッ
クセルで1ビット分のメモリセル回路を構成することが
できる。また前記実施例におけるメモリセル回路は、P
MOSトランジスタとNMOSトランジスタの数が等し
いので、基本セル中に無駄なMOSトランジスタが生じ
るのを防止することができる。
【0177】ところで、図21に示す、メモリセル回路
から読み出されたデータをリードデータ線RDを介して
伝送する場合、リードデータ線RDにバッファとしてCM
OSインバータを接続し、このCMOSインバータを介し
てデータを伝送することも考えられる。ところが、リー
ドデータ線RDにNMOSトランジスタ38が接続され
ているときに、トランジスタ38を介してデータを読み
出す場合、リードデータ線RDの振幅電位は0(ロウレ
ベル)が接地電位レベルであり、1(ハイレベル)はVcc
−Vthである。ただし、Vccは電源電位レベルであり、
VthはNMOSトランジスタ38のスレッショルド電圧
である。このため、電圧の低下したハイレベルの信号が
そのままCMOSインバータに伝送されると、CMOS
インバータのうちNMOSトランジスタはハイレベルの
信号によってオンになるが、PMOSトランジスタのゲート
と電源との間にはハイレベルの電圧としてVcc−Vthの
電圧が印加され、PMOSトランジスタにリーク電流が
流れ、低消費電力化を図ることができなくなる。即ちP
MOSトランジスタを確実にオフにする必要がある。そ
こで、本実施例では、リードデータ線RDに図23に示
すようなレベルシフト回路40を接続し、低消費電力化
を図ることとしている。
から読み出されたデータをリードデータ線RDを介して
伝送する場合、リードデータ線RDにバッファとしてCM
OSインバータを接続し、このCMOSインバータを介し
てデータを伝送することも考えられる。ところが、リー
ドデータ線RDにNMOSトランジスタ38が接続され
ているときに、トランジスタ38を介してデータを読み
出す場合、リードデータ線RDの振幅電位は0(ロウレ
ベル)が接地電位レベルであり、1(ハイレベル)はVcc
−Vthである。ただし、Vccは電源電位レベルであり、
VthはNMOSトランジスタ38のスレッショルド電圧
である。このため、電圧の低下したハイレベルの信号が
そのままCMOSインバータに伝送されると、CMOS
インバータのうちNMOSトランジスタはハイレベルの
信号によってオンになるが、PMOSトランジスタのゲート
と電源との間にはハイレベルの電圧としてVcc−Vthの
電圧が印加され、PMOSトランジスタにリーク電流が
流れ、低消費電力化を図ることができなくなる。即ちP
MOSトランジスタを確実にオフにする必要がある。そ
こで、本実施例では、リードデータ線RDに図23に示
すようなレベルシフト回路40を接続し、低消費電力化
を図ることとしている。
【0178】レベルシフト回路40はNMOSトランジ
スタ42,44,PMOSトランジスタ46,48,5
0,52,54を備えて構成されており、トランジスタ
44,46によってCMOSインバータが構成され、ト
ランジスタ46のゲートとリードデータ線RDの間にト
ランジスタ42が接続されている。そしてトランジスタ
44と46との直列接続点が出力端子56に接続され、
この出力端子56とトランジスタ46のゲートとの間に
トランジスタ48が設けられ、トランジスタ48のゲー
トが出力端子56に接続され、ドレインがトランジスタ
46のゲートに接続され、ソースがトランジスタ50,
52,54を介して電源Vccに接続されている。トラン
ジスタ50,52,54は互いに直列接続されており、
各ゲートが接地されている。
スタ42,44,PMOSトランジスタ46,48,5
0,52,54を備えて構成されており、トランジスタ
44,46によってCMOSインバータが構成され、ト
ランジスタ46のゲートとリードデータ線RDの間にト
ランジスタ42が接続されている。そしてトランジスタ
44と46との直列接続点が出力端子56に接続され、
この出力端子56とトランジスタ46のゲートとの間に
トランジスタ48が設けられ、トランジスタ48のゲー
トが出力端子56に接続され、ドレインがトランジスタ
46のゲートに接続され、ソースがトランジスタ50,
52,54を介して電源Vccに接続されている。トラン
ジスタ50,52,54は互いに直列接続されており、
各ゲートが接地されている。
【0179】上記構成におけるレベルシフト回路40
は、リードデータ線RDのレベルが0から1に反転する
と、トランジスタ44がオンとなり、出力端子56のレ
ベルが1から0に反転する。この結果トランジスタ48
がオンとなり、トランジスタ46のゲート電位は電源電
位レベルにプルアップされる。なお、トランジスタ5
0,52,54は常にオンの状態にある。このためトラ
ンジスタ46は完全にオフの状態となり、トランジスタ
44がオンになっていても電源Vccから接地端子にリー
ク電流が流れるのを防止することができる。
は、リードデータ線RDのレベルが0から1に反転する
と、トランジスタ44がオンとなり、出力端子56のレ
ベルが1から0に反転する。この結果トランジスタ48
がオンとなり、トランジスタ46のゲート電位は電源電
位レベルにプルアップされる。なお、トランジスタ5
0,52,54は常にオンの状態にある。このためトラ
ンジスタ46は完全にオフの状態となり、トランジスタ
44がオンになっていても電源Vccから接地端子にリー
ク電流が流れるのを防止することができる。
【0180】一方、リードデータ線RDのレベルが1か
ら0に反転すると、トランジスタ44がオフに、トラン
ジスタ46がオンとなり、出力端子56のレベルが0か
ら1に反転する。このとき、トランジスタ50〜54に
よって電流が制限されるため、トランジスタ46のゲー
ト電位を速やかに下げることができる。このように、本
実施例によれば、リードデータ線RDに単一のトランジ
スタ38を接続しても、リードデータ線RDにレベルシ
フト回路40を接続することによって低消費電力のメモ
リセル回路を実現できる。
ら0に反転すると、トランジスタ44がオフに、トラン
ジスタ46がオンとなり、出力端子56のレベルが0か
ら1に反転する。このとき、トランジスタ50〜54に
よって電流が制限されるため、トランジスタ46のゲー
ト電位を速やかに下げることができる。このように、本
実施例によれば、リードデータ線RDに単一のトランジ
スタ38を接続しても、リードデータ線RDにレベルシ
フト回路40を接続することによって低消費電力のメモ
リセル回路を実現できる。
【0181】また、後述するように、データ出力部を単
一のPMOSトランジスタで構成する場合、レベルシフ
ト40としては図23に示すPMOSトランジスタとNM
OSトランジスタを互いに置換し、更に電源端子と接地端
子を置換した構成を採用すれば、リードデータ線RDに
単一のPMOSトランジスタが接続されたメモリ回路の
低消費電力化を実現できる。
一のPMOSトランジスタで構成する場合、レベルシフ
ト40としては図23に示すPMOSトランジスタとNM
OSトランジスタを互いに置換し、更に電源端子と接地端
子を置換した構成を採用すれば、リードデータ線RDに
単一のPMOSトランジスタが接続されたメモリ回路の
低消費電力化を実現できる。
【0182】また図21に示すメモリセル回路において
は、データの読み出し時の誤書き込みが発生しない範囲
で、インバータ16のPMOSトランジスタを1個減ら
すとともに、トランジスタ36を取り除いたメモリセル
回路を構成することもできる。この場合、4個のPMO
Sトランジスタと4個のNMOSトランジスタで1W−
1R用のメモリセル回路を1ビット構成することができ
る。
は、データの読み出し時の誤書き込みが発生しない範囲
で、インバータ16のPMOSトランジスタを1個減ら
すとともに、トランジスタ36を取り除いたメモリセル
回路を構成することもできる。この場合、4個のPMO
Sトランジスタと4個のNMOSトランジスタで1W−
1R用のメモリセル回路を1ビット構成することができ
る。
【0183】次に、1W−R(1ポート書き込み−1ポ
ート読み出し)用の2ポートメモリセル回路の他の実施
例を図24に従って説明する。
ート読み出し)用の2ポートメモリセル回路の他の実施
例を図24に従って説明する。
【0184】本実施例は、読み出しポートと書き込みポ
ートをともにシングルエンドとしたメモリセル回路とし
て、2ビト分のメモリセル回路が同一のデータ線に接続
されている場合を示している。なお、以下説明を簡単に
するために、一方のメモリセル回路のみ説明する。
ートをともにシングルエンドとしたメモリセル回路とし
て、2ビト分のメモリセル回路が同一のデータ線に接続
されている場合を示している。なお、以下説明を簡単に
するために、一方のメモリセル回路のみ説明する。
【0185】本実施例におけるメモリセル回路は、デー
タ記憶部がCMOSインバータ16,56から構成さ
れ、データ入力部がNMOSトランジスタ36で構成さ
れ、データ出力部がNMOSトランジスタ38で構成さ
れ、ループ制御部がPMOSトランジスタ62で構成さ
れている。インバータ56はPMOSトランジスタ58
とNMOSトランジスタ60から構成されており、イン
バータ16とインバータ56とが互いに接続されてデー
タ記憶用の閉ループを構成するようになっている。そし
てライトデータ線WDからのデータを書き込むときに
は、ワード線W−WL1のレベルが1となってトランジ
スタ36がオンに、トランジスタ62がオフとなったと
きに、データが書き込まれ、その後、ワード線W−WL
1のレベルが1から0に反転すると、トランジスタ6が
オフに、トランジスタ62がオンになってインバータ1
6と56とを結ぶループが形成されるようになってい
る。そして書き込まれたデータがインバータ16,56
によって保持されるようになっている。保持されたデー
タを読み出すときには、ワード線R−WL1のレベルが
1となってトランジスタ38がオンになるとデータ記憶
部のデータがリードデータ線RDに読み出されるように
なっている。
タ記憶部がCMOSインバータ16,56から構成さ
れ、データ入力部がNMOSトランジスタ36で構成さ
れ、データ出力部がNMOSトランジスタ38で構成さ
れ、ループ制御部がPMOSトランジスタ62で構成さ
れている。インバータ56はPMOSトランジスタ58
とNMOSトランジスタ60から構成されており、イン
バータ16とインバータ56とが互いに接続されてデー
タ記憶用の閉ループを構成するようになっている。そし
てライトデータ線WDからのデータを書き込むときに
は、ワード線W−WL1のレベルが1となってトランジ
スタ36がオンに、トランジスタ62がオフとなったと
きに、データが書き込まれ、その後、ワード線W−WL
1のレベルが1から0に反転すると、トランジスタ6が
オフに、トランジスタ62がオンになってインバータ1
6と56とを結ぶループが形成されるようになってい
る。そして書き込まれたデータがインバータ16,56
によって保持されるようになっている。保持されたデー
タを読み出すときには、ワード線R−WL1のレベルが
1となってトランジスタ38がオンになるとデータ記憶
部のデータがリードデータ線RDに読み出されるように
なっている。
【0186】上記構成において、リードデータ線RDの
レベルが0で、インバータ16の出力レベルが1にある
ときに、トランジスタ38がオンになると、電源Vccか
らインバータ16のPMOSトランジスタ20,22,
トランジスタ38を介してリードデータ線RDに電流が
流れ、インバータ16の出力レベルが下がる。このレベ
ルがインバータ56の論理スレッショルド電圧以下に下
がると、メモリセル回路の保持データが反転し、読み出
し時に誤書き込みとなる。しかし、本実施例では、前記
実施例と同様に、インバータ16のPMOSトランジス
タ20,22が並列接続されて、電流駆動力を上げるよ
うにしているため、読み出し時の誤書き込みを防止する
ことができる。更に並列接続によってアクセス時間の高
速化を図ることもできる。
レベルが0で、インバータ16の出力レベルが1にある
ときに、トランジスタ38がオンになると、電源Vccか
らインバータ16のPMOSトランジスタ20,22,
トランジスタ38を介してリードデータ線RDに電流が
流れ、インバータ16の出力レベルが下がる。このレベ
ルがインバータ56の論理スレッショルド電圧以下に下
がると、メモリセル回路の保持データが反転し、読み出
し時に誤書き込みとなる。しかし、本実施例では、前記
実施例と同様に、インバータ16のPMOSトランジス
タ20,22が並列接続されて、電流駆動力を上げるよ
うにしているため、読み出し時の誤書き込みを防止する
ことができる。更に並列接続によってアクセス時間の高
速化を図ることもできる。
【0187】一方、リードデータ線RDのレベルが1
で、インバータ16の出力レベルが0のときに、トラン
ジスタ38がオンになると、リードデータ線RDからト
ランジスタ38,インバータ16のNMOSトランジス
タ24を介して接地端子に電流が流れ、インバータ56
の出力レベルが上がる。このレベルがインバータ56の
論理スレッショルド電圧以上に上がると、メモリセル回
路の保持データが反転し、読み出し時の誤書き込みとな
る。しかし、本実施例では、インバータ56のNMOS
トランジスタ60のゲート・ソース間には十分な電圧が
印加されているため、トランジスタ60と並列にNMO
Sトランジスタを接続しなくても、読み出し時の誤書き
込みを防止することができる。
で、インバータ16の出力レベルが0のときに、トラン
ジスタ38がオンになると、リードデータ線RDからト
ランジスタ38,インバータ16のNMOSトランジス
タ24を介して接地端子に電流が流れ、インバータ56
の出力レベルが上がる。このレベルがインバータ56の
論理スレッショルド電圧以上に上がると、メモリセル回
路の保持データが反転し、読み出し時の誤書き込みとな
る。しかし、本実施例では、インバータ56のNMOS
トランジスタ60のゲート・ソース間には十分な電圧が
印加されているため、トランジスタ60と並列にNMO
Sトランジスタを接続しなくても、読み出し時の誤書き
込みを防止することができる。
【0188】本実施例においては、読み出しポート及び
書き込みポートがそれぞれ単一のNMOSトランジスタ
36,38で構成されているため、リードデータ線R
D,ライトデータ線WDに付加される負荷容量を低減す
ることができる。
書き込みポートがそれぞれ単一のNMOSトランジスタ
36,38で構成されているため、リードデータ線R
D,ライトデータ線WDに付加される負荷容量を低減す
ることができる。
【0189】また、データの書き込み時には、トランジ
スタ62をオフにしてデータ記憶部の正帰還ループを遮
断し、トランジスタ36をオンする構成としているた
め、ライトデータ線WD上のデータを確実に書き込むこ
とができる。
スタ62をオフにしてデータ記憶部の正帰還ループを遮
断し、トランジスタ36をオンする構成としているた
め、ライトデータ線WD上のデータを確実に書き込むこ
とができる。
【0190】また前記実施例においては、トランジスタ
62をNMOSトランジスタに変更し、トランジスタ3
6をPMOSトランジスタに変更したメモリセル回路を
構成することもできる。この場合には、ワード線W−W
L1に印加する電圧のレベルを図24のときと逆にする
必要がある。
62をNMOSトランジスタに変更し、トランジスタ3
6をPMOSトランジスタに変更したメモリセル回路を
構成することもできる。この場合には、ワード線W−W
L1に印加する電圧のレベルを図24のときと逆にする
必要がある。
【0191】次に、図24に示す各メモリセル回路を回
路基板上に実装するに際しては、図25に示す構成を採
用することができる。図25において、黒丸印は実線で
示した1層目のメタル配線とMOSトランジスタのコン
タクト孔を示す。×印は1層目のメタル配線と破線で示
した2層目のメタル配線とのスルーホールを示す。そし
て各トランジスタ群のうち電源Vccの下側にPMOSト
ランジスタが配置され、接地線GNDの下側にNMOS
トランジスタに配置されている。リードデータ線RD,
ライトデータ線WDは1層目のメタル配線で横方向に布
線され、ワード線W−WL1,R−WL1は2層目のメ
タル配線で縦方向に布線されている。各メモリセル回路
のトランジスタ38,38′は相隣接して配置され、リ
ードデータ線RDに接続された拡散層の共用領域COM
に形成されている。このため、各トランジスタ38,3
8′が分離されているときに較べて、リードデータ線に
付加される負荷容量を更に低減することができ、アクセ
ス時間の高速化に寄与することができる。
路基板上に実装するに際しては、図25に示す構成を採
用することができる。図25において、黒丸印は実線で
示した1層目のメタル配線とMOSトランジスタのコン
タクト孔を示す。×印は1層目のメタル配線と破線で示
した2層目のメタル配線とのスルーホールを示す。そし
て各トランジスタ群のうち電源Vccの下側にPMOSト
ランジスタが配置され、接地線GNDの下側にNMOS
トランジスタに配置されている。リードデータ線RD,
ライトデータ線WDは1層目のメタル配線で横方向に布
線され、ワード線W−WL1,R−WL1は2層目のメ
タル配線で縦方向に布線されている。各メモリセル回路
のトランジスタ38,38′は相隣接して配置され、リ
ードデータ線RDに接続された拡散層の共用領域COM
に形成されている。このため、各トランジスタ38,3
8′が分離されているときに較べて、リードデータ線に
付加される負荷容量を更に低減することができ、アクセ
ス時間の高速化に寄与することができる。
【0192】また、図25においては、基本セルの下側
にはメモリ構成用のパターンは記入されていないが、こ
のパターンも同様に構成することができる。このため、
本実施例におけるメモリセル回路は、1ベーシックセル
で1W−1R用のメモリセル回路を1ビット構成するこ
とができる。また、この場合PMOSとNMOSトラン
ジスタの数が等しくなるので、基本セル中に無駄なMO
Sトランジスタが発生することはない。なお、前記実施
例におけるメモリセル回路は、1−R/W(通常のシン
グルポート)用のメモリセル回路としても使用できる。
また、メモリセル回路の場合、インバータ16の出力側
がGNDレベルであっても、データ記憶部の正帰還ルー
プにPMOSトランジスタ62が挿入されているので、
インバータ56の入力レベルがトランジスタ62のスレ
ッショルド電圧分だけ高くなる。このため、インバータ
56にリーク電流が発生する場合があるので、使用上の
注意が必要である。
にはメモリ構成用のパターンは記入されていないが、こ
のパターンも同様に構成することができる。このため、
本実施例におけるメモリセル回路は、1ベーシックセル
で1W−1R用のメモリセル回路を1ビット構成するこ
とができる。また、この場合PMOSとNMOSトラン
ジスタの数が等しくなるので、基本セル中に無駄なMO
Sトランジスタが発生することはない。なお、前記実施
例におけるメモリセル回路は、1−R/W(通常のシン
グルポート)用のメモリセル回路としても使用できる。
また、メモリセル回路の場合、インバータ16の出力側
がGNDレベルであっても、データ記憶部の正帰還ルー
プにPMOSトランジスタ62が挿入されているので、
インバータ56の入力レベルがトランジスタ62のスレ
ッショルド電圧分だけ高くなる。このため、インバータ
56にリーク電流が発生する場合があるので、使用上の
注意が必要である。
【0193】次に、1W−1R(1ポート書き込み−1
ポート読み出し)用の2ポートメモリセル回路の他の実
施例を図26に従って説明する。
ポート読み出し)用の2ポートメモリセル回路の他の実
施例を図26に従って説明する。
【0194】本実施例は、データ記憶部をCMOSイン
バータ16,56で構成し、データ入力部をNMOSト
ランジスタ36で構成し、データ出力部をNMOSトラ
ンジスタ38で構成し、ループ制御部をPMOSトラン
ジスタ62で構成し、インバータ16の出力側とインバ
ータ60の入力側をそれぞれトランジスタ38に接続
し、インバータ16の入力側を直接トランジスタ36に
接続し、インバータ56の出力側をトランジスタ62を
介してトランジスタ36に接続したものであり、他の構
成は前記実施例と同様であるので、同一のものには同一
符号を付してそれらの説明は省略する。
バータ16,56で構成し、データ入力部をNMOSト
ランジスタ36で構成し、データ出力部をNMOSトラ
ンジスタ38で構成し、ループ制御部をPMOSトラン
ジスタ62で構成し、インバータ16の出力側とインバ
ータ60の入力側をそれぞれトランジスタ38に接続
し、インバータ16の入力側を直接トランジスタ36に
接続し、インバータ56の出力側をトランジスタ62を
介してトランジスタ36に接続したものであり、他の構
成は前記実施例と同様であるので、同一のものには同一
符号を付してそれらの説明は省略する。
【0195】本実施例においても、データの書き込み時
にはトランジスタ62がオフとなってインバータ16と
インバータ56とを結ぶ閉ループを遮断するようにして
いるため、ライトデータ線WDNからのデータを確実に
書き込むことができる。またトランジスタ20,22が
並列接続されているため、読み出し時に誤書き込みが生
じるのを防止することできる。
にはトランジスタ62がオフとなってインバータ16と
インバータ56とを結ぶ閉ループを遮断するようにして
いるため、ライトデータ線WDNからのデータを確実に
書き込むことができる。またトランジスタ20,22が
並列接続されているため、読み出し時に誤書き込みが生
じるのを防止することできる。
【0196】本実施例においては、PMOSトランジス
タとNMOSトランジスタを4個ずつ用いて1W−1R
用の2ポートメモリセル回路を1ベーシックセルで構成
できる。またこのメモリセル回路は1−R/W(通常の
シングルポート)用のメモリセル回路としても使用でき
る。
タとNMOSトランジスタを4個ずつ用いて1W−1R
用の2ポートメモリセル回路を1ベーシックセルで構成
できる。またこのメモリセル回路は1−R/W(通常の
シングルポート)用のメモリセル回路としても使用でき
る。
【0197】また、トランジスタ62をNMOSトラン
ジスタに変更し、トランジスタ36をPMOSトランジ
スタに変更したメモリセル回路を構成することもでき
る。この場合には、ワード線W−WL1の極性を逆にす
る必要がある。
ジスタに変更し、トランジスタ36をPMOSトランジ
スタに変更したメモリセル回路を構成することもでき
る。この場合には、ワード線W−WL1の極性を逆にす
る必要がある。
【0198】次に、1W/R(1ポート書き込み−1ポ
ート読み出し)用の2ポートメモリセル回路の他の実施
例を図27に従って説明する。
ート読み出し)用の2ポートメモリセル回路の他の実施
例を図27に従って説明する。
【0199】本実施例は、CMOSインバータ16と変
形CMOSインバータ64によってデータ記憶部を構成
し、データ入力部をトランジスタ36で構成し、データ
出力部をトランジスタ38で構成したものであり、前記
実施例と同一のものには同一符号を付してそれらの説明
は省略する。インバータ64はPMOSトランジスタ6
6,68,NMOSトランジスタ70から構成されてお
り、トランジスタ66と68との接続点がトランジスタ
36に接続され、トランジスタ68のゲートがワード線
W−WL1に接続されている。
形CMOSインバータ64によってデータ記憶部を構成
し、データ入力部をトランジスタ36で構成し、データ
出力部をトランジスタ38で構成したものであり、前記
実施例と同一のものには同一符号を付してそれらの説明
は省略する。インバータ64はPMOSトランジスタ6
6,68,NMOSトランジスタ70から構成されてお
り、トランジスタ66と68との接続点がトランジスタ
36に接続され、トランジスタ68のゲートがワード線
W−WL1に接続されている。
【0200】上記構成において、ライトデータ線WDN
から1のデータを書き込むときには、ワード線W−WL
1のレベルが1となってトランジスタ36がオンに、ト
ランジスタ68がオフとなって、インバータ16とイン
バータ64とを結ぶ正帰還ループが遮断されるため、ラ
イトデータ線WDNからのデータを確実に書き込むこと
ができる。一方、ライトデータ線WDNのレベルが0の
ときには、電源Vccからトランジスタ66及びトランジ
スタ36を介してライトデータ線WDNに電流が流れ、
インバータ64の出力レベルが十分に下がり、ライトデ
ータ線WDN上のデータが確実に書き込まれる。
から1のデータを書き込むときには、ワード線W−WL
1のレベルが1となってトランジスタ36がオンに、ト
ランジスタ68がオフとなって、インバータ16とイン
バータ64とを結ぶ正帰還ループが遮断されるため、ラ
イトデータ線WDNからのデータを確実に書き込むこと
ができる。一方、ライトデータ線WDNのレベルが0の
ときには、電源Vccからトランジスタ66及びトランジ
スタ36を介してライトデータ線WDNに電流が流れ、
インバータ64の出力レベルが十分に下がり、ライトデ
ータ線WDN上のデータが確実に書き込まれる。
【0201】本実施例においても、リードデータ線RD
とライトデータ線WDNにはそれぞれ単一のトランジス
タ36,38が接続されているため、データ線に付加さ
れる負荷容量を低減することができる。更に、インバー
タ16のトランジスタ20,22が並列接続されている
ため、電流駆動力上げて読み出し時の誤書き込みを防止
できるとともにアクセスの高速化を図る事ができる。
とライトデータ線WDNにはそれぞれ単一のトランジス
タ36,38が接続されているため、データ線に付加さ
れる負荷容量を低減することができる。更に、インバー
タ16のトランジスタ20,22が並列接続されている
ため、電流駆動力上げて読み出し時の誤書き込みを防止
できるとともにアクセスの高速化を図る事ができる。
【0202】また、本実施例においては、PMOSトラ
ンジスタとNMOSトランジスタを4個ずつ用いて1W
−1R用の2ポートメモリセル回路を1ベーシックセル
で構成できる。なお、メモリセル回路は、1−R/W
(通常のシングルポート)用のメモリセル回路としても
使用できる。
ンジスタとNMOSトランジスタを4個ずつ用いて1W
−1R用の2ポートメモリセル回路を1ベーシックセル
で構成できる。なお、メモリセル回路は、1−R/W
(通常のシングルポート)用のメモリセル回路としても
使用できる。
【0203】前記実施例においては、トランジスタ68
をNMOSトランジスタに置き換え、トランジスタ36
をPMOSトランジスタに置き換えたメモリセル回路を
構成することもできる。ただしこの場合には、ワード線
W−WL1の極性を逆にする必要がある。
をNMOSトランジスタに置き換え、トランジスタ36
をPMOSトランジスタに置き換えたメモリセル回路を
構成することもできる。ただしこの場合には、ワード線
W−WL1の極性を逆にする必要がある。
【0204】また前記実施例においては、トランジスタ
66とトランジスタ68との接続点をトランジスタ36
に接続する代わりに、トランジスタ68と70の接続点
をトランジスタ36に構成したものを構成することもで
きる。この場合にはリーク電流を少なくすることができ
る。
66とトランジスタ68との接続点をトランジスタ36
に接続する代わりに、トランジスタ68と70の接続点
をトランジスタ36に構成したものを構成することもで
きる。この場合にはリーク電流を少なくすることができ
る。
【0205】次に、1W−1R用の2ポートメモリセル
回路の他の実施例を図28に従って説明する。
回路の他の実施例を図28に従って説明する。
【0206】本実施例は、データ記憶部をCNOSイン
バータ16と変形CMOSインバータ72で構成し、デ
ータ入力部をNMOSトランジスタ36で構成し、デー
タ出力部をPMOSトランジスタ78で構成したもので
あり、ループ制御部を構成するトランジスタ74をNM
OSトランジスタで構成し、データ出力部のトランジス
タ78をPMOSトランジスタで構成した他は、図27
の実施例と同様であるので、同一のものには同一符号を
付してそれらの説明は省略する。
バータ16と変形CMOSインバータ72で構成し、デ
ータ入力部をNMOSトランジスタ36で構成し、デー
タ出力部をPMOSトランジスタ78で構成したもので
あり、ループ制御部を構成するトランジスタ74をNM
OSトランジスタで構成し、データ出力部のトランジス
タ78をPMOSトランジスタで構成した他は、図27
の実施例と同様であるので、同一のものには同一符号を
付してそれらの説明は省略する。
【0207】本実施例では、インバータ72がPMOS
トランジスタ72,NMOSトランジスタ74,76で
構成され、このうちループ制御部を構成するトランジス
タ74がNMOSトランジスタで構成され、トランジス
タ78がPMOSトランジスタで構成されているため、
トランジスタ74のゲートがワード線W−WLNに接続
され、トランジスタ78のゲートが読み出し用ワード線
R−WLNに接続されている。ワード線W−WLN,R
−WLNは、ワード線W−WL1,R−WL1とは逆極
性の信号が印加されるようになっている。
トランジスタ72,NMOSトランジスタ74,76で
構成され、このうちループ制御部を構成するトランジス
タ74がNMOSトランジスタで構成され、トランジス
タ78がPMOSトランジスタで構成されているため、
トランジスタ74のゲートがワード線W−WLNに接続
され、トランジスタ78のゲートが読み出し用ワード線
R−WLNに接続されている。ワード線W−WLN,R
−WLNは、ワード線W−WL1,R−WL1とは逆極
性の信号が印加されるようになっている。
【0208】本実施例においては、ライトデータ線WD
Nのレベルが1にあるときにデータを書き込むときに
は、トランジスタ74をオフとして、インバータ76と
16とを結ぶ正帰還ループを遮断し、トランジスタ36
をオンすることで、ライトデータ線WDNからのデータ
を確実に書き込むことができる。
Nのレベルが1にあるときにデータを書き込むときに
は、トランジスタ74をオフとして、インバータ76と
16とを結ぶ正帰還ループを遮断し、トランジスタ36
をオンすることで、ライトデータ線WDNからのデータ
を確実に書き込むことができる。
【0209】一方、ライトデータ線WDNのレベルが0
のときにデータを書き込むときには、電源Vccからトラ
ンジスタ72,トランジスタ36を介してライトデータ
線WDNに電流が流れ、インバータ76の出力レベルが
十分に下がり、ライトデータ線WDN上のデータが書き
込まれる。
のときにデータを書き込むときには、電源Vccからトラ
ンジスタ72,トランジスタ36を介してライトデータ
線WDNに電流が流れ、インバータ76の出力レベルが
十分に下がり、ライトデータ線WDN上のデータが書き
込まれる。
【0210】本実施例においても、リードデータ線R
D,ライドデータ線WDNにはそれぞれ単一のトランジ
スタ36,78が接続されているため、各データ線に付
加される負荷容量の低減を図ることができる。更に、イ
ンバータ16のトランジスタ20,22が並列接続され
ているため、電流駆動力を上げて読み出し時の誤書き込
みを防止できるとともにアクセスの高速化を図ることが
できる。
D,ライドデータ線WDNにはそれぞれ単一のトランジ
スタ36,78が接続されているため、各データ線に付
加される負荷容量の低減を図ることができる。更に、イ
ンバータ16のトランジスタ20,22が並列接続され
ているため、電流駆動力を上げて読み出し時の誤書き込
みを防止できるとともにアクセスの高速化を図ることが
できる。
【0211】また前記実施例においては、PMOSトラ
ンジスタとNMOSトランジスタを4個ずつ用いて1W
−1Rの2ポートメモリセル回路を1ベーシックセルで
構成できる。なお、メモリセル回路は1−R/W用のメ
モリセル回路としても使用できる。
ンジスタとNMOSトランジスタを4個ずつ用いて1W
−1Rの2ポートメモリセル回路を1ベーシックセルで
構成できる。なお、メモリセル回路は1−R/W用のメ
モリセル回路としても使用できる。
【0212】次に、1W−R用の2ポートメモリセル回
路の他の実施例として、差動書き込みを考慮したものを
図29に従って説明する。
路の他の実施例として、差動書き込みを考慮したものを
図29に従って説明する。
【0213】本実施例は、データ記憶部をCMOSイン
バータ16,56で構成し、複数のデータ入力部をPM
OSトランジスタ80,NMOSトランジスタ82で構
成し、データ出力部をNMOSトランジスタ38で構成
し、トランジスタ80をライトデータ線WDNに接続
し、トランジスタ82をライトデータ線WDに接続した
ものである。
バータ16,56で構成し、複数のデータ入力部をPM
OSトランジスタ80,NMOSトランジスタ82で構
成し、データ出力部をNMOSトランジスタ38で構成
し、トランジスタ80をライトデータ線WDNに接続
し、トランジスタ82をライトデータ線WDに接続した
ものである。
【0214】本実施例におけるデータ記憶部は、インバ
ータ16と56の入力側と出力側が常に接続されてデー
タ記憶用の閉ループが構成されている。そして各トラン
ジスタ80,82のゲートはそれぞれ極性の相異なるワ
ード線W−WLN,W−WLに接続されている。そして
差動書き込みを行うときには、トランジスタ80,82
のうち一方のトランジスタがオンとなり、ライトデータ
線WDまたはWDNからのデータが書き込まれるように
なっている。一方、データを読み出すときにはトランジ
スタ38がオンになり、保持されたデータがリードデー
タ線RDに読み出されるようになっている。
ータ16と56の入力側と出力側が常に接続されてデー
タ記憶用の閉ループが構成されている。そして各トラン
ジスタ80,82のゲートはそれぞれ極性の相異なるワ
ード線W−WLN,W−WLに接続されている。そして
差動書き込みを行うときには、トランジスタ80,82
のうち一方のトランジスタがオンとなり、ライトデータ
線WDまたはWDNからのデータが書き込まれるように
なっている。一方、データを読み出すときにはトランジ
スタ38がオンになり、保持されたデータがリードデー
タ線RDに読み出されるようになっている。
【0215】本実施例においても、データ入力部及びデ
ータ出力部を構成するトランジスタが単一のトランジス
タで構成されているため、各データ線に付加される負荷
容量を低減することができる。
ータ出力部を構成するトランジスタが単一のトランジス
タで構成されているため、各データ線に付加される負荷
容量を低減することができる。
【0216】また本実施例においては、インバータ16
のトランジスタ20,22が並列接続されているため、
電流駆動力を上げて読み出し時の誤書き込みを防止でき
るとともにアクセスの高速化を図ることができる。
のトランジスタ20,22が並列接続されているため、
電流駆動力を上げて読み出し時の誤書き込みを防止でき
るとともにアクセスの高速化を図ることができる。
【0217】本実施例においては、PMOSトランジス
タとNMOSトランジスタを4個ずつ用いて1W−1R
用の2ポートメモリセル回路を1ベーシックセルで構成
できる。なお、このメモリセル回路は1−R/W用のメ
モリセル回路としても使用できる。
タとNMOSトランジスタを4個ずつ用いて1W−1R
用の2ポートメモリセル回路を1ベーシックセルで構成
できる。なお、このメモリセル回路は1−R/W用のメ
モリセル回路としても使用できる。
【0218】また本実施例においては、トランジスタ8
2をトランジスタ80と並列接続したメモリセル回路に
も適用できる。
2をトランジスタ80と並列接続したメモリセル回路に
も適用できる。
【0219】また前記各実施例を構成する場合、リード
データ線にレベルシフト回路40を接続すれば低消費電
力化を図ることができる。また前記各実施例において
は、ゲートアレイ用の基本セルを用いてメタライズドメ
モリ(Metalized Memory)を構成するものについて述べた
が、ゲートアレイ以外のメモリ、例えば、IC,MPU
などのメモリとしても用いることもできる。
データ線にレベルシフト回路40を接続すれば低消費電
力化を図ることができる。また前記各実施例において
は、ゲートアレイ用の基本セルを用いてメタライズドメ
モリ(Metalized Memory)を構成するものについて述べた
が、ゲートアレイ以外のメモリ、例えば、IC,MPU
などのメモリとしても用いることもできる。
【0220】また前記各実施例においては、リードデー
タ線に接続されるトランジスタは一対ずつ共用領域CO
Mに形成されるため、接合容量を低減することができる
とともにメモリ密度を高くすることができる。
タ線に接続されるトランジスタは一対ずつ共用領域CO
Mに形成されるため、接合容量を低減することができる
とともにメモリ密度を高くすることができる。
【0221】次に、2W−R(2ポート書き込み−2ポ
ート読み出し)用の4ポートメモリセル回路の実施例を
図30に従って説明する。
ート読み出し)用の4ポートメモリセル回路の実施例を
図30に従って説明する。
【0222】本実施例において、データ記憶部はCMO
Sインバータ3100,クロックドインバータ3102
から構成され、データ入力部はトランスファゲート31
04,3106から構成され、データ出力部はトランス
ファゲートとしてのNMOSトランジスタ3108,3
110から構成されている。
Sインバータ3100,クロックドインバータ3102
から構成され、データ入力部はトランスファゲート31
04,3106から構成され、データ出力部はトランス
ファゲートとしてのNMOSトランジスタ3108,3
110から構成されている。
【0223】インバータ3100はPMOSトランジス
タ3112,3114,3116,3118,NMOS
トランジスタ3120,3122から構成されており、
インバータ3102はPMOSトランジスタ3124,
3126,NMOSトランジスタ3128,3130か
ら構成されている。そして各インバータ3100,31
02の入力側と出力側が互いに接続されてデータ記憶用
の閉ループが形成されている。更にトランジスタ311
2〜3118は互いに並列接続され、トランジスタ31
20,3120は互いに並列接続されている。またトラ
ンジスタ3126,3128はループ制御部としても構成さ
えており、トランジスタ3126のゲートはORゲート
(図示省略)を介してワード線W−WL1とワード線W−
WL2に接続され、トランジスタ3128のゲートはA
NDゲート(図示省略)を介してワード線W−WL1N
とワード線W−WL2Nに接続されている。
タ3112,3114,3116,3118,NMOS
トランジスタ3120,3122から構成されており、
インバータ3102はPMOSトランジスタ3124,
3126,NMOSトランジスタ3128,3130か
ら構成されている。そして各インバータ3100,31
02の入力側と出力側が互いに接続されてデータ記憶用
の閉ループが形成されている。更にトランジスタ311
2〜3118は互いに並列接続され、トランジスタ31
20,3120は互いに並列接続されている。またトラ
ンジスタ3126,3128はループ制御部としても構成さ
えており、トランジスタ3126のゲートはORゲート
(図示省略)を介してワード線W−WL1とワード線W−
WL2に接続され、トランジスタ3128のゲートはA
NDゲート(図示省略)を介してワード線W−WL1N
とワード線W−WL2Nに接続されている。
【0224】トランスファゲート3104はPMOSト
ランジスタ3132とNMOSトランジスタ3134か
ら構成され、データ入力側がライトデータ線W1Nに接
続されている。またトランジスタ3132のゲートはワ
ード線W−WL1Nに接続され、トランジスタ3134
のゲートはワード線W−WL1に接続されている。また
トランスファゲート3106はPMOSトランジスタ3
136とNMOSトランジスタ3138から構成されて
おり、データ入力側がライトデータ線WD2Nに接続さ
れている。そしてトランジスタ3136のゲートはワー
ド線W−WL2N に接続され、トランジスタ3138のゲー
トはW−WL2に接続されている。またトランジスタ3
108の出力側はリードデータ線RD1に接続され、ト
ランジスタ3110の出力側はリードデータ線RD2に
接続されている。そしてトランジスタ3108のゲート
はワード線R−WL1に接続され、トランジスタ311
0のゲートはR−WL2に接続されている。各トランジ
スタ3108,3110,3132,3134,313
6,3138はワード線の論理によってデータの入力ま
たはデータの出力を行うようになっている。即ち、トラ
ンジスタ3126,3128がオフとなったときに、ト
ランスファゲート3104または3106がオンになっ
てデータの書き込みが行われ、データが書き込まれたあ
とは、トランジスタ3126,3128がオンになって
データ記憶部にデータが保持されるようになっている。
そしてデータが保持されたときには、トランジスタ31
08または3110がオンになると、保持されたデータ
がリードデータ線RD1またはRD2に出力されるよう
なっている。
ランジスタ3132とNMOSトランジスタ3134か
ら構成され、データ入力側がライトデータ線W1Nに接
続されている。またトランジスタ3132のゲートはワ
ード線W−WL1Nに接続され、トランジスタ3134
のゲートはワード線W−WL1に接続されている。また
トランスファゲート3106はPMOSトランジスタ3
136とNMOSトランジスタ3138から構成されて
おり、データ入力側がライトデータ線WD2Nに接続さ
れている。そしてトランジスタ3136のゲートはワー
ド線W−WL2N に接続され、トランジスタ3138のゲー
トはW−WL2に接続されている。またトランジスタ3
108の出力側はリードデータ線RD1に接続され、ト
ランジスタ3110の出力側はリードデータ線RD2に
接続されている。そしてトランジスタ3108のゲート
はワード線R−WL1に接続され、トランジスタ311
0のゲートはR−WL2に接続されている。各トランジ
スタ3108,3110,3132,3134,313
6,3138はワード線の論理によってデータの入力ま
たはデータの出力を行うようになっている。即ち、トラ
ンジスタ3126,3128がオフとなったときに、ト
ランスファゲート3104または3106がオンになっ
てデータの書き込みが行われ、データが書き込まれたあ
とは、トランジスタ3126,3128がオンになって
データ記憶部にデータが保持されるようになっている。
そしてデータが保持されたときには、トランジスタ31
08または3110がオンになると、保持されたデータ
がリードデータ線RD1またはRD2に出力されるよう
なっている。
【0225】ここで、リードデータ線RD1,RD2の
レベルが0で、インバータ3100の出力レベルが1の
ときに、トランジスタ3108,3110がともにオン
となると、電源Vccからインバータ3100のトランジ
スタ3112〜3118,トランジスタ3108,31
10を介してリードデータ線RD1,RD2に電流が流
れ、インバータ3100の出力レベルが下がる。このレ
ベルがクロックドインバータ3102の論理スレッショ
ルド電圧以下に下がると、メモリセル回路の保持データ
が反転して読み出し時の誤書き込みとなる。
レベルが0で、インバータ3100の出力レベルが1の
ときに、トランジスタ3108,3110がともにオン
となると、電源Vccからインバータ3100のトランジ
スタ3112〜3118,トランジスタ3108,31
10を介してリードデータ線RD1,RD2に電流が流
れ、インバータ3100の出力レベルが下がる。このレ
ベルがクロックドインバータ3102の論理スレッショ
ルド電圧以下に下がると、メモリセル回路の保持データ
が反転して読み出し時の誤書き込みとなる。
【0226】ところが、本実施例では、インバータ31
00のトランジスタ3112〜3118が4個並列接続され
て電流駆動力を上げた構成となっているため、読み出し
時の誤書き込みを防止することができる。更にこれらの
トランジスタは並列接続されることによってアクセス時
間高速化を図ることもできる。
00のトランジスタ3112〜3118が4個並列接続され
て電流駆動力を上げた構成となっているため、読み出し
時の誤書き込みを防止することができる。更にこれらの
トランジスタは並列接続されることによってアクセス時
間高速化を図ることもできる。
【0227】一方、リードデータ線RD1,RD2のレ
ベルが1で、インバータ3100の出力レベルが0のと
きに、トランジスタ3108,3110がともにオンに
なると、リードデータ線RD1,RD2からトランジス
タ3108,3110,インバータ3100のNMOS
トランジスタを介して接地端子に電流が流れ、インバー
タ3100の出力レベルが上がる。このレベルがクロッ
クドインバータ3102の論理スレッショルド電圧以上に上
がると、メモリセル回路の保持データが反転して読み出
し時の誤書き込みとなる。しかし、本実施例では、イン
バータ3100のNMOSトランジスタ3120,31
22のゲート・ソース間には十分な電位が印加されてお
り、しかもトランジスタ3120,3122が並列接続
されているため、読み出し時の誤書き込みを防止でき
る。
ベルが1で、インバータ3100の出力レベルが0のと
きに、トランジスタ3108,3110がともにオンに
なると、リードデータ線RD1,RD2からトランジス
タ3108,3110,インバータ3100のNMOS
トランジスタを介して接地端子に電流が流れ、インバー
タ3100の出力レベルが上がる。このレベルがクロッ
クドインバータ3102の論理スレッショルド電圧以上に上
がると、メモリセル回路の保持データが反転して読み出
し時の誤書き込みとなる。しかし、本実施例では、イン
バータ3100のNMOSトランジスタ3120,31
22のゲート・ソース間には十分な電位が印加されてお
り、しかもトランジスタ3120,3122が並列接続
されているため、読み出し時の誤書き込みを防止でき
る。
【0228】本実施例においては、データ出力部を構成
するトランジスタ3108,3110が単一のNMOSトラ
ンジスタで構成されているため、リードデータ線RD
1,RD2に付加される負荷容量を低減することができ
る。
するトランジスタ3108,3110が単一のNMOSトラ
ンジスタで構成されているため、リードデータ線RD
1,RD2に付加される負荷容量を低減することができ
る。
【0229】また本実施例では、書き込み時に、トラン
スファゲート3104,3106がオンになるときに
は、トランジスタ3126,3128がオフとなってイ
ンバータ3102の出力インピーダンスをハイインピー
ダンスとしているため、ライトデータ線からのデータを
確実に書き込むことができる。
スファゲート3104,3106がオンになるときに
は、トランジスタ3126,3128がオフとなってイ
ンバータ3102の出力インピーダンスをハイインピー
ダンスとしているため、ライトデータ線からのデータを
確実に書き込むことができる。
【0230】また本実施例では、8個PMOSトランジ
スタと8個のNMOSトランジスタで2W−2R用のメ
モリセル回路を1ビット構成できる。
スタと8個のNMOSトランジスタで2W−2R用のメ
モリセル回路を1ビット構成できる。
【0231】更に本実施例においては、リードデータ線
RD1,RD2に接続されるトランジスタ3108,3
110をそれぞれ相隣接して配置し、データ線側の拡散
層の共用領域に形成すると、リードデータ線RD1,R
D2に付加される負荷容量を更に減らすことができ、ア
クセス時間のさらなる高速化が図れる。
RD1,RD2に接続されるトランジスタ3108,3
110をそれぞれ相隣接して配置し、データ線側の拡散
層の共用領域に形成すると、リードデータ線RD1,R
D2に付加される負荷容量を更に減らすことができ、ア
クセス時間のさらなる高速化が図れる。
【0232】なお、図30に示す回路においては、読み
出し時の誤書き込みが発生しない範囲で、インバータ3
100のPMOSトランジスタ2個減らすとともに、ト
ランスファゲート3104,3106のNMOSトラン
ジスタW−WL14,W−WL18を取り除いたメモリ
セル回路を構成することもできる。この場合、6個PM
OSトランジスタと6個NMOSトランジスタで2W−
2R用のメモリセル回路を1ビット構成できる。
出し時の誤書き込みが発生しない範囲で、インバータ3
100のPMOSトランジスタ2個減らすとともに、ト
ランスファゲート3104,3106のNMOSトラン
ジスタW−WL14,W−WL18を取り除いたメモリ
セル回路を構成することもできる。この場合、6個PM
OSトランジスタと6個NMOSトランジスタで2W−
2R用のメモリセル回路を1ビット構成できる。
【0233】また本実施例においては、インバータ31
00のPMOSトランジスタに更にPMOSを並列接続
するとともに、トランジスタ3120,3122に更に
NMOSトランジスタを並列接続する回路を構成することも
できる。
00のPMOSトランジスタに更にPMOSを並列接続
するとともに、トランジスタ3120,3122に更に
NMOSトランジスタを並列接続する回路を構成することも
できる。
【0234】次に、2W−2R用の4ポートメモリセル
回路の他の実施例を図31に従って説明する。
回路の他の実施例を図31に従って説明する。
【0235】本実施例は、データ記憶部をCMOSイン
バータ3140とクロックドインバータ3142で構成
したものであり、ORゲートやANDゲートを用いてク
ロックドインバータ3102を制御する代わりに、ワー
ド線の論理によって直接クロックドインバータ3142
を制御するようにした他は、図30のものと同一である
ので、図30と同一のものには同一符号を付してそれら
の説明は省略する。
バータ3140とクロックドインバータ3142で構成
したものであり、ORゲートやANDゲートを用いてク
ロックドインバータ3102を制御する代わりに、ワー
ド線の論理によって直接クロックドインバータ3142
を制御するようにした他は、図30のものと同一である
ので、図30と同一のものには同一符号を付してそれら
の説明は省略する。
【0236】CMOSインバータ3140はPMOSト
ランジスタ3144,3146,3148,NMOSト
ランジスタ3150から構成され、トランジスタ314
4〜3148が3個並列接続されている。クロックドイ
ンバータ3142はPMOSトランジスタ3152,315
4,3156とNMOSトランジスタ3158,316
0,3162から構成されており、トランジスタ315
4〜3160がループ制御部を構成するようになってい
る。そしてトランジスタ3154のゲートがワード線W
−WL2に接続され、トランジスタ3156のゲートが
ワード線W−WL1に接続され、トランジスタ3158
のゲートがワード線W−WL1Nに接続され、トランジ
スタ3160のゲートがワード線W−WL2Nにそれぞ
れ接続されている。また、データ記憶部にデータを書き
込むときには、トランスファゲート3104,3106
がオンになるとともに、トランジスタ3154,3156,
3158,3160がともにオフになり、データ書き込
まれた後トランスファゲート3104,3106がオフ
になるとともに、トランジスタ3154〜3160がともに
オンになって、インバータ3140とインバータ314
2とを結ぶ閉ループを形成するようになっている。
ランジスタ3144,3146,3148,NMOSト
ランジスタ3150から構成され、トランジスタ314
4〜3148が3個並列接続されている。クロックドイ
ンバータ3142はPMOSトランジスタ3152,315
4,3156とNMOSトランジスタ3158,316
0,3162から構成されており、トランジスタ315
4〜3160がループ制御部を構成するようになってい
る。そしてトランジスタ3154のゲートがワード線W
−WL2に接続され、トランジスタ3156のゲートが
ワード線W−WL1に接続され、トランジスタ3158
のゲートがワード線W−WL1Nに接続され、トランジ
スタ3160のゲートがワード線W−WL2Nにそれぞ
れ接続されている。また、データ記憶部にデータを書き
込むときには、トランスファゲート3104,3106
がオンになるとともに、トランジスタ3154,3156,
3158,3160がともにオフになり、データ書き込
まれた後トランスファゲート3104,3106がオフ
になるとともに、トランジスタ3154〜3160がともに
オンになって、インバータ3140とインバータ314
2とを結ぶ閉ループを形成するようになっている。
【0237】ここで、リードデータ線RD1,RD2の
レベルが0で、インバータ3140の出力レベルが1の
ときに、トランジスタ3108,3110がオンになる
と、電源Vccからインバータ3140のPMOSトラン
ジスタ,トランジスタ3108,3110を介してリー
ドデータ線RD1,RD2に電流が流れ、インバータ3
140の出力レベルが下がる。このレベルがクロックド
インバータ3142の論理スレッショルド電圧以下に下
がると、メモリセル回路の保持データが反転して読み出
し時の誤書き込みとなる。しかし、本実施例では、イン
バータ3140のPMOSトランジスタ3144,314
6,3148が3個並列接続されているため、電流駆動
力を上げて読み出し時の誤書き込みを防止している。
レベルが0で、インバータ3140の出力レベルが1の
ときに、トランジスタ3108,3110がオンになる
と、電源Vccからインバータ3140のPMOSトラン
ジスタ,トランジスタ3108,3110を介してリー
ドデータ線RD1,RD2に電流が流れ、インバータ3
140の出力レベルが下がる。このレベルがクロックド
インバータ3142の論理スレッショルド電圧以下に下
がると、メモリセル回路の保持データが反転して読み出
し時の誤書き込みとなる。しかし、本実施例では、イン
バータ3140のPMOSトランジスタ3144,314
6,3148が3個並列接続されているため、電流駆動
力を上げて読み出し時の誤書き込みを防止している。
【0238】一方、リードデータ線RD1,RD2のレ
ベルが1で、インバータ3140の出力レベルが0のと
きに、トランジスタ3108,3110がオンになる
と、リードデータ線RD1,RD2からトランジスタ3
108,3110,インバータ3140のNMOSトラ
ンジスタ3150を介して接地端子に電流が流れ、イン
バータ3140の出力レベルが上がる。このレベルがク
ロックドインバータ3142の論理スレッショルド電圧以上
に上がると、メモリセル回路の保持データが反転して読
み出し時の誤書き込みとなる。しかし、本実施例では、
インバータ3140のトランジスタ3150のゲート・ソー
ス間には十分な電位が印加されているので、単一のトラ
ンジスタによっても読み出し時の誤書き込みを防止でき
る。
ベルが1で、インバータ3140の出力レベルが0のと
きに、トランジスタ3108,3110がオンになる
と、リードデータ線RD1,RD2からトランジスタ3
108,3110,インバータ3140のNMOSトラ
ンジスタ3150を介して接地端子に電流が流れ、イン
バータ3140の出力レベルが上がる。このレベルがク
ロックドインバータ3142の論理スレッショルド電圧以上
に上がると、メモリセル回路の保持データが反転して読
み出し時の誤書き込みとなる。しかし、本実施例では、
インバータ3140のトランジスタ3150のゲート・ソー
ス間には十分な電位が印加されているので、単一のトラ
ンジスタによっても読み出し時の誤書き込みを防止でき
る。
【0239】本実施例においては、リードデータ線RD
1,RD2に接続されるトランジスタがそれぞれ単一の
NMOSトランジスタ3108,3110で構成されて
いるため、リードデータ線RD1,RD2に付加される
負荷容量を低減することができる。
1,RD2に接続されるトランジスタがそれぞれ単一の
NMOSトランジスタ3108,3110で構成されて
いるため、リードデータ線RD1,RD2に付加される
負荷容量を低減することができる。
【0240】また本実施例においては、データの書き込
み時に、トランスファゲート3104,3106がオンにな
ったときには、トランジスタ3154〜3160がオフ
となってインバータ3142の出力インピーダンスをハ
イインピーダンスとしているので、ライトデータ線から
のデータを確実に書き込むことができる。
み時に、トランスファゲート3104,3106がオンにな
ったときには、トランジスタ3154〜3160がオフ
となってインバータ3142の出力インピーダンスをハ
イインピーダンスとしているので、ライトデータ線から
のデータを確実に書き込むことができる。
【0241】また本実施例においては、8個PMOSト
ランジスタと8個のPMOSトランジスタを用いて、2
W−2R用のメモリセル回路を1ビット構成できる。こ
のメモリセル回路の場合、図30に示すメモリセル回路
に較べて書き込みワード線の本数を2本減らすことがで
きる。
ランジスタと8個のPMOSトランジスタを用いて、2
W−2R用のメモリセル回路を1ビット構成できる。こ
のメモリセル回路の場合、図30に示すメモリセル回路
に較べて書き込みワード線の本数を2本減らすことがで
きる。
【0242】また本実施例においては、トランジスタ3
108,3110を相隣接して配置するとともにデータ
線側の拡散層の共用領域に形成すると、リードデータ線
RD1,RD2に付加される負荷容量を更に減らすことがで
き、アクセス時間のさらなる高速化が図れる。
108,3110を相隣接して配置するとともにデータ
線側の拡散層の共用領域に形成すると、リードデータ線
RD1,RD2に付加される負荷容量を更に減らすことがで
き、アクセス時間のさらなる高速化が図れる。
【0243】また、本実施例においては、読み出し時の
誤書き込みに対するマージンを増やすために、例えば、
トランスファゲート3104のPMOSトランジスタ31
32を取り除いて、このトランジスタをインバータ314
0のPMOSトランジスタに並列接続するとともに、ト
ランジスタ3138をトランスファゲート3106から
取り除いて、このトランジスタをトランジスタ3150
に並列接続したメモリセル回路を構成することもでき
る。
誤書き込みに対するマージンを増やすために、例えば、
トランスファゲート3104のPMOSトランジスタ31
32を取り除いて、このトランジスタをインバータ314
0のPMOSトランジスタに並列接続するとともに、ト
ランジスタ3138をトランスファゲート3106から
取り除いて、このトランジスタをトランジスタ3150
に並列接続したメモリセル回路を構成することもでき
る。
【0244】あるいは、MOSトランジスタの数は増え
るが、インバータ3140のPMOSトランジスタとNMO
Sトランジスタにそれぞれ同一極性のトランジスタを並
列接続したものでメモリセル回路を構成することもでき
る。
るが、インバータ3140のPMOSトランジスタとNMO
Sトランジスタにそれぞれ同一極性のトランジスタを並
列接続したものでメモリセル回路を構成することもでき
る。
【0245】次に、2W−2R用の4ポートメモリセル
回路の他の実施例を図32に従って説明する。
回路の他の実施例を図32に従って説明する。
【0246】本実施例は、データ記憶部をCMOSイン
バータ56,3164,PMOSトランジスタ3166
で構成するとともに読み出しポートと書き込みポートを
それぞれシングルエンドとしたものであり、他の構成は
図31のものと同様であるので、同一のものには同一符
号を付してそれらの説明は省略する。
バータ56,3164,PMOSトランジスタ3166
で構成するとともに読み出しポートと書き込みポートを
それぞれシングルエンドとしたものであり、他の構成は
図31のものと同様であるので、同一のものには同一符
号を付してそれらの説明は省略する。
【0247】CMOSインバータ3164はPMOSト
ランジスタ3168,3170,3172が3個並列接
続されているとともに、2個のNMOSトランジスタ3
174,3176が並列接続されている。そしてインバ
ータ56,3164が互いに着列接続されてデータ記憶
用の閉ループを構成するようになっており、この閉ルー
プ中にループ制御部を構成するトランスファゲートとし
てのPMOSトランジスタ3166が挿入されている。
このトランジスタ3166のゲートはANDゲートを介
してワード線W−WL1とワード線W−WL2に接続さ
れている。
ランジスタ3168,3170,3172が3個並列接
続されているとともに、2個のNMOSトランジスタ3
174,3176が並列接続されている。そしてインバ
ータ56,3164が互いに着列接続されてデータ記憶
用の閉ループを構成するようになっており、この閉ルー
プ中にループ制御部を構成するトランスファゲートとし
てのPMOSトランジスタ3166が挿入されている。
このトランジスタ3166のゲートはANDゲートを介
してワード線W−WL1とワード線W−WL2に接続さ
れている。
【0248】本実施例におけるデータ記憶部にデータ書
き込むときには、トランジスタ3134,3138がオ
ンになるとともに、トランジスタ3166がオフとなっ
て正帰還ループが遮断された状態でデータの書き込みが
行われる。そしてデータが書き込まれた後は、トランジ
スタ3134,3138がオフとなり、トランジスタ31
66がオンとなって書き込まれたデータが保持されるよう
になっている。そして保持されたデータはトランジスタ
3108,3110がオンになったときに、それぞれリ
ードデータ線RD1,RD2に読み出される。
き込むときには、トランジスタ3134,3138がオ
ンになるとともに、トランジスタ3166がオフとなっ
て正帰還ループが遮断された状態でデータの書き込みが
行われる。そしてデータが書き込まれた後は、トランジ
スタ3134,3138がオフとなり、トランジスタ31
66がオンとなって書き込まれたデータが保持されるよう
になっている。そして保持されたデータはトランジスタ
3108,3110がオンになったときに、それぞれリ
ードデータ線RD1,RD2に読み出される。
【0249】ここで、リードデータ線RD1,RD2の
レベルが0で、インバータ3164の出力レベルが1の
ときに、トランジスタ3108,3110がオンになる
と、電源Vccからインバータ3164のPMOSトラン
ジスタ,トランジスタ3108,3110を介してリードデ
ータ線RD1,RD2に電流が流れ、インバータ3164の
出力レベルが下がる。このレベルがインバータ56の論
理スレッショルド電圧以下に下がると、メモリセル回路
の保持データが反転して読み出し時の誤書き込みとな
る。しかし、本実施例では、インバータ3164のトラ
ンジスタ3168,3170,3172が3個並列接続
されて電流駆動力を上げているため、読み出し時の誤書
き込みを防止することができる。
レベルが0で、インバータ3164の出力レベルが1の
ときに、トランジスタ3108,3110がオンになる
と、電源Vccからインバータ3164のPMOSトラン
ジスタ,トランジスタ3108,3110を介してリードデ
ータ線RD1,RD2に電流が流れ、インバータ3164の
出力レベルが下がる。このレベルがインバータ56の論
理スレッショルド電圧以下に下がると、メモリセル回路
の保持データが反転して読み出し時の誤書き込みとな
る。しかし、本実施例では、インバータ3164のトラ
ンジスタ3168,3170,3172が3個並列接続
されて電流駆動力を上げているため、読み出し時の誤書
き込みを防止することができる。
【0250】一方、リードデータ線RD1,RD2のレ
ベルが1で、インバータ3164の出力レベルが0のと
きに、トランジスタ3108,3110がオンになる
と、リードデータ線RD1,RD2からトランジスタ3
108,3110,インバータ3164のNMOSトラ
ンジスタを介して接地端子に電流が流れ、インバータ3
164の出力レベルが上がる。このレベルがインバータ
56の論理スレッショルド電圧以上に上がると、メモリ
セル回路の保持データが反転して読み出し時の誤書き込
みとなる。しかし、本実施例では、インバータ3164
のトランジスタ3174,3176のゲート・ソース間
には十分な電位が印加されているので、トランジスタ3
174,3176を2個並列接続することによって、読
み出し時の誤書き込みを防止できる。
ベルが1で、インバータ3164の出力レベルが0のと
きに、トランジスタ3108,3110がオンになる
と、リードデータ線RD1,RD2からトランジスタ3
108,3110,インバータ3164のNMOSトラ
ンジスタを介して接地端子に電流が流れ、インバータ3
164の出力レベルが上がる。このレベルがインバータ
56の論理スレッショルド電圧以上に上がると、メモリ
セル回路の保持データが反転して読み出し時の誤書き込
みとなる。しかし、本実施例では、インバータ3164
のトランジスタ3174,3176のゲート・ソース間
には十分な電位が印加されているので、トランジスタ3
174,3176を2個並列接続することによって、読
み出し時の誤書き込みを防止できる。
【0251】本実施例においては、データ線に接続され
るトランジスタが単一のトランジスタで構成されている
ため、メモリ回路を小さくすることができるとともに、
データ線に付加される負荷容量を低減することができ
る。
るトランジスタが単一のトランジスタで構成されている
ため、メモリ回路を小さくすることができるとともに、
データ線に付加される負荷容量を低減することができ
る。
【0252】また本実施例では、データの書き込み時に
は、トランジスタ3134,3138がオンになるときに、
トランジスタ3166がオフとなってデータ記憶部の正
帰還ループを遮断するようにしているため、インバータ
56の出力インピーダンスがハイインピーダンスとな
り、ライトデータ線WD1,WD2からのデータを確実
に書き込むことができる。
は、トランジスタ3134,3138がオンになるときに、
トランジスタ3166がオフとなってデータ記憶部の正
帰還ループを遮断するようにしているため、インバータ
56の出力インピーダンスがハイインピーダンスとな
り、ライトデータ線WD1,WD2からのデータを確実
に書き込むことができる。
【0253】また本実施例においては、6個のPMOS
トランジスタと6個のPMOSトランジスタを用いて、
2W−2R用のメモリセル回路を1ビット構成できる。
このメモリセル回路の場合、図30に示すメモリセル回
路に較べて、MOSトランジスタの数を4個、また書き
込みワード線の数を3本減らすことができる。
トランジスタと6個のPMOSトランジスタを用いて、
2W−2R用のメモリセル回路を1ビット構成できる。
このメモリセル回路の場合、図30に示すメモリセル回
路に較べて、MOSトランジスタの数を4個、また書き
込みワード線の数を3本減らすことができる。
【0254】また本実施例においては、リードデータ線
RD1,RD2に接続されるトランジスタ3108,3
110をそれぞれ相隣接して配置し、これらのトランジ
スタをデータ線側の拡散層の共用領域に形成すると、リ
ードデータ線RD1,RD2に付加される負荷容量を更
に減らすことができ、アクセス時間のさらなる高速化が
図れる。
RD1,RD2に接続されるトランジスタ3108,3
110をそれぞれ相隣接して配置し、これらのトランジ
スタをデータ線側の拡散層の共用領域に形成すると、リ
ードデータ線RD1,RD2に付加される負荷容量を更
に減らすことができ、アクセス時間のさらなる高速化が
図れる。
【0255】図30〜図32に示す実施例において、各
リードデータ線RD1,RD2にレベルシフト回路40
を接続すると、リーク電流が流れるのを防止することが
でき、低消費電力化が図れる。
リードデータ線RD1,RD2にレベルシフト回路40
を接続すると、リーク電流が流れるのを防止することが
でき、低消費電力化が図れる。
【0256】図32の回路では、CMOSインバータの
nMOSトランジスタのゲート,ソース間に充分な電位
が印加されるので、CMOSインバータのnMOSトラ
ンジスタは、単一トランジスタによって、読み出し時の
誤書き込みを防止できる。
nMOSトランジスタのゲート,ソース間に充分な電位
が印加されるので、CMOSインバータのnMOSトラ
ンジスタは、単一トランジスタによって、読み出し時の
誤書き込みを防止できる。
【0257】書き込み時には、トランスファゲートをオ
ンし、クロックドインバータの出力をハイインピーダン
スにするので、データ線上のデータ(WD1N,WD2
N)が確実に書き込める。
ンし、クロックドインバータの出力をハイインピーダン
スにするので、データ線上のデータ(WD1N,WD2
N)が確実に書き込める。
【0258】8個のpMOSトランジスタと8個のnM
OSトランジスタを用いて、2W−2R用のメモリセル
回路が1ビット構成できることが判る。このメモリセル
回路の場合、図31のメモリセル回路に比べて書き込み
ワード線の本数を2本減らすことができる。
OSトランジスタを用いて、2W−2R用のメモリセル
回路が1ビット構成できることが判る。このメモリセル
回路の場合、図31のメモリセル回路に比べて書き込み
ワード線の本数を2本減らすことができる。
【0259】また、読み出し用のトランスファゲートに
ついて、隣のメモリセルの読み出し用のトランスファゲ
ートのデータ線側の拡散層領域を共用化できるので、デ
ータ線RD1,RD2に付加する負荷容量を更に減らす
ことができ、アクセス時間の更なる高速化が図れる。
ついて、隣のメモリセルの読み出し用のトランスファゲ
ートのデータ線側の拡散層領域を共用化できるので、デ
ータ線RD1,RD2に付加する負荷容量を更に減らす
ことができ、アクセス時間の更なる高速化が図れる。
【0260】なお、図32の回路において、読み出し時
の誤書き込みに対するマージンを増やすために、例え
ば、トランスファゲートのpMOSトランジスタを取っ
て、CMOSインバータのpMOSトランジスタに並列
接続し、トランスファゲートのnMOSトランジスタを
取って、CMOSインバータのnMOSトランジスタに
並列接続したメモリセル回路も考えられる。
の誤書き込みに対するマージンを増やすために、例え
ば、トランスファゲートのpMOSトランジスタを取っ
て、CMOSインバータのpMOSトランジスタに並列
接続し、トランスファゲートのnMOSトランジスタを
取って、CMOSインバータのnMOSトランジスタに
並列接続したメモリセル回路も考えられる。
【0261】あるいは、使用MOSトランジスタ数は増
えるが、図32の回路において、CMOSインバータ2
120のpMOSトランジスタとnMOSトランジスタ
の並列数を増やしたメモリセル回路も考えられる。
えるが、図32の回路において、CMOSインバータ2
120のpMOSトランジスタとnMOSトランジスタ
の並列数を増やしたメモリセル回路も考えられる。
【0262】図33の回路では、読み出しデータ線RD
1,RD2がLow レベルで、CMOSインバータの出力レベ
ルがHighレベルの時に、トランスファゲートがオンする
と、電源からCMOSインバータのpMOSトランジス
タ,トランスファゲートを介して、読み出しデータ線R
D1,RD2に電流が流れ、CMOSインバータの出力
レベルが下がる。このレベルがインバータ2130の論
理スレッショルド電圧以下に下がると、メモリセルの保
持データが反転し、読み出し時の誤書き込みとなる。こ
こでは、CMOSインバータのpMOSトランジスタを
3個並列接続し、電流駆動力を上げて読み出し時の誤書
き込みを防止できる。
1,RD2がLow レベルで、CMOSインバータの出力レベ
ルがHighレベルの時に、トランスファゲートがオンする
と、電源からCMOSインバータのpMOSトランジス
タ,トランスファゲートを介して、読み出しデータ線R
D1,RD2に電流が流れ、CMOSインバータの出力
レベルが下がる。このレベルがインバータ2130の論
理スレッショルド電圧以下に下がると、メモリセルの保
持データが反転し、読み出し時の誤書き込みとなる。こ
こでは、CMOSインバータのpMOSトランジスタを
3個並列接続し、電流駆動力を上げて読み出し時の誤書
き込みを防止できる。
【0263】読み出しデータ線RD1,RD2がHighレ
ベルで、CMOSインバータの出力レベルがLow レベル
の時に、トランスファゲートがオンすると、読み出しデ
ータ線RD1,RD2からトランスファゲート、CMO
SインバータのnMOSトランジスタを介して、接地端
子に電流が流れ、CMOSインバータの出力レベルが上
がる。このレベルがインバータの論理スレッショルド電
圧以上に上がると、メモリセルの保持データが反転し、
読み出し時の誤書き込みとなる。しかし、CMOSインバー
タのnMOSトランジスタのゲート,ソース間には充分
な電位が印加されるので、CMOSインバータのnMO
Sトランジスタは、2個の並列接続によって、読み出し
時の誤書き込みを防止できる。
ベルで、CMOSインバータの出力レベルがLow レベル
の時に、トランスファゲートがオンすると、読み出しデ
ータ線RD1,RD2からトランスファゲート、CMO
SインバータのnMOSトランジスタを介して、接地端
子に電流が流れ、CMOSインバータの出力レベルが上
がる。このレベルがインバータの論理スレッショルド電
圧以上に上がると、メモリセルの保持データが反転し、
読み出し時の誤書き込みとなる。しかし、CMOSインバー
タのnMOSトランジスタのゲート,ソース間には充分
な電位が印加されるので、CMOSインバータのnMO
Sトランジスタは、2個の並列接続によって、読み出し
時の誤書き込みを防止できる。
【0264】書き込み時には、トランスファゲートをオ
フして記憶部の正帰還ループを遮断し、トランスファゲ
ートをオンにするので、データ線上のデータ(WD1,W
D2)が確実に書き込める。6個のpMOSトランジス
タと6個のnMOSトランジスタを用いて、2W−2R
用のメモリセル回路が1ビット構成できることが判る。
このメモリセル回路の場合、図31のメモリセル回路に
比べて、MOSトランジスタ数を4個、また、書き込み
ワード線の本数を3本減らすことができる。
フして記憶部の正帰還ループを遮断し、トランスファゲ
ートをオンにするので、データ線上のデータ(WD1,W
D2)が確実に書き込める。6個のpMOSトランジス
タと6個のnMOSトランジスタを用いて、2W−2R
用のメモリセル回路が1ビット構成できることが判る。
このメモリセル回路の場合、図31のメモリセル回路に
比べて、MOSトランジスタ数を4個、また、書き込み
ワード線の本数を3本減らすことができる。
【0265】また、読み出し用のトランスファゲートに
ついて、隣のメモリセルの読み出し用のトランスファゲ
ートのデータ線側の拡散層領域を共用化できるので、デ
ータ線RD1,RD2に付加する負荷容量を更に減らす
ことができ、アクセス時間の更なる高速化が図れる。
ついて、隣のメモリセルの読み出し用のトランスファゲ
ートのデータ線側の拡散層領域を共用化できるので、デ
ータ線RD1,RD2に付加する負荷容量を更に減らす
ことができ、アクセス時間の更なる高速化が図れる。
【0266】以上、詳細に説明してきたが、本実施例に
よれば、メモリ密度が高く、また、高速なアクセス時間
を有し、低消費電力な2W−2Rのメモリ回路を得るこ
とができる。
よれば、メモリ密度が高く、また、高速なアクセス時間
を有し、低消費電力な2W−2Rのメモリ回路を得るこ
とができる。
【0267】また図30〜図32に示した実施例におい
ては、ゲートアレイの基本セルを用いて構成するメタラ
イズドメモリについてのべたが、前記各実施例はゲート
アレイ以外のメモリにも適用することができる。
ては、ゲートアレイの基本セルを用いて構成するメタラ
イズドメモリについてのべたが、前記各実施例はゲート
アレイ以外のメモリにも適用することができる。
【0268】図35は、上記発明をマイクロプロセッサ
に適用した例である。
に適用した例である。
【0269】マイクロプロセッサチップ351は、回路
ブロック352や353及びキャッシュメモリ,レジス
タファイル,演算器などを含んで構成される。
ブロック352や353及びキャッシュメモリ,レジス
タファイル,演算器などを含んで構成される。
【0270】本実施例では、回路ブロック352と35
3の間のブロック間インターフェースに本発明の低振幅
で動作する信号及び送受信回路を適用している。また、
本発明をデータ読み出し部に適用したレジスタファイル
を備え、演算器やキャッシュメモリとデータの受け渡し
を行っている。
3の間のブロック間インターフェースに本発明の低振幅
で動作する信号及び送受信回路を適用している。また、
本発明をデータ読み出し部に適用したレジスタファイル
を備え、演算器やキャッシュメモリとデータの受け渡し
を行っている。
【0271】
【発明の効果】以上説明したように、本発明によれば、
データ線に接続されるデータ出力部またはデータ入力部
を単一のMOSトランジスタで構成したため、データ線
に付加される負荷容量を低減することができる。更にメ
モリセル回路を構成するトランジスタの個数を少なくす
ることができ、メモリ密度を高くすることができるとと
もに、負荷容量の低減によってアクセスの高速化が図れ
る。更にデータ線にレベルシフト回路を接続したときに
はリーク電流が流れるのを防止することができ、低消費
電力化が図れる。
データ線に接続されるデータ出力部またはデータ入力部
を単一のMOSトランジスタで構成したため、データ線
に付加される負荷容量を低減することができる。更にメ
モリセル回路を構成するトランジスタの個数を少なくす
ることができ、メモリ密度を高くすることができるとと
もに、負荷容量の低減によってアクセスの高速化が図れ
る。更にデータ線にレベルシフト回路を接続したときに
はリーク電流が流れるのを防止することができ、低消費
電力化が図れる。
【0272】本発明によれば、低消費電力で高速動作の
マイクロプロセッサを提供することができる。さらに、
上記マイクロプロセッサを適用した低消費電力で高速動
作の情報処理システムを実現できる。
マイクロプロセッサを提供することができる。さらに、
上記マイクロプロセッサを適用した低消費電力で高速動
作の情報処理システムを実現できる。
【0273】本発明によれば、半導体集積回路への入力
信号を低振幅動作させ、しかも、直流的に貫通電流の流
れない半導体集積回路装置を実現することができる。
信号を低振幅動作させ、しかも、直流的に貫通電流の流
れない半導体集積回路装置を実現することができる。
【0274】また、半導体集積回路の入力信号を低振幅
化できることで、前記入力信号を駆動するドライバ回路
を、低消費電力で高速に動作させることができる。
化できることで、前記入力信号を駆動するドライバ回路
を、低消費電力で高速に動作させることができる。
【0275】前記効果は、前記半導体集積回路の入力信
号の負荷容量が大きいほど顕著に現れる。また、本発明
の半導体集積回路を多段に接続することで、高速で低消
費電力動作の論理回路システムを実現することができ
る。
号の負荷容量が大きいほど顕著に現れる。また、本発明
の半導体集積回路を多段に接続することで、高速で低消
費電力動作の論理回路システムを実現することができ
る。
【0276】また、本発明によれば、メモリ密度が高
く、高速なアクセス時間を有し、低消費電力なメモリ回
路を得ることができる。
く、高速なアクセス時間を有し、低消費電力なメモリ回
路を得ることができる。
【0277】また、本発明を回路ブロック間インターフ
ェースやレジスタファイルに適用することで、低消費電
力で高速動作のマイクロプロセッサや情報処理システム
を構築することができる。
ェースやレジスタファイルに適用することで、低消費電
力で高速動作のマイクロプロセッサや情報処理システム
を構築することができる。
【図1】本発明の第1の実施例の概略と各ノードの波形
を示す図である。
を示す図である。
【図2】本発明の第2の実施例を示す図である。
【図3】本発明の第3の実施例を示す図である。
【図4】本発明の第4の実施例を示す図である。
【図5】本発明の第5の実施例を示す図である。
【図6】本発明の第6の実施例を示す図である。
【図7】本発明の第7の実施例を示す図である。
【図8】本発明の第8の実施例を示す図である。
【図9】本発明の第9の実施例を示す図である。
【図10】本発明の第10の実施例を示す図である。
【図11】本発明の第11の実施例の概略と各ノードの
波形を示す図である。
波形を示す図である。
【図12】本発明の第12の実施例を示す図である。
【図13】本発明をドミノ回路に適用した例。
【図14】本発明を回路ブロック間インタフェースに適
用した例。
用した例。
【図15】本発明を回路ブロック間インタフェースに適
用した例。
用した例。
【図16】本発明をレジスタファイルに適用した例。
【図17】本発明をレジスタファイルに適用した例。
【図18】従来例を示す図である。
【図19】従来例を示す図である。
【図20】従来例を示す図である。
【図21】本発明の他の実施例を示す1W−1R用のメ
モリセル回路を示す構成図である。
モリセル回路を示す構成図である。
【図22】図21の回路をゲートアレイの基本セルで構
成したときの状態を示す図である。
成したときの状態を示す図である。
【図23】レベルシフト回路の全体構成図である。
【図24】本発明の他の実施例を示す1W−1R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図25】図24に示すメモリセル回路をゲートアレイ
の基本セルで構成したときの状態を示す図である。
の基本セルで構成したときの状態を示す図である。
【図26】本発明の他の実施例を示す1W−1R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図27】本発明の他の実施例を示す1W−1R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図28】本発明の他の実施例を示す1W−1R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図29】本発明の他の実施例を示す1W−1R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図30】本発明の他の実施例を示す2W−2R用メモ
リセル回路の構成図である。
リセル回路の構成図である。
【図31】本発明の他の実施例を示す2W−2R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図32】本発明の他の実施例を示す2W−2R用のメ
モリセル回路の構成図である。
モリセル回路の構成図である。
【図33】本発明の他の実施例を示すマイコンに適用し
た場合の構成図である。
た場合の構成図である。
10…データ記憶部、12…データ入力部、14…デー
タ出力部、16…CMOSインバータ、18…クロックドイ
ンバータ、20,22,26,28,34…PMOSト
ランジスタ、24,30,32,36,38…NMOS
トランジスタ、40…レベルシフト回路、110…パス
トランジスタロジック、121…入力信号、126…出
力信号、VDD…電源電位、VSS…接地電位、204
…インバータ回路、210…CMOSインバータ、21
1…クロックドゲート、212,213…トランスファ
ゲート、351…マイクロプロセッサ、401…ダイオ
ード、501,801,913,922…NPNバイポ
ーラトランジスタ、601…PNPバイポーラトランジス
タ、910…Bi−NMOSゲート回路、1011,102
1…低振幅の入力信号、1031…フル振幅の入力信
号、1211…クロック信号、1220…nMOSトラ
ンジスタによる論理回路、1400,1401,1500,
1501…回路ブロック、1610,1710…メモリ
セル。
タ出力部、16…CMOSインバータ、18…クロックドイ
ンバータ、20,22,26,28,34…PMOSト
ランジスタ、24,30,32,36,38…NMOS
トランジスタ、40…レベルシフト回路、110…パス
トランジスタロジック、121…入力信号、126…出
力信号、VDD…電源電位、VSS…接地電位、204
…インバータ回路、210…CMOSインバータ、21
1…クロックドゲート、212,213…トランスファ
ゲート、351…マイクロプロセッサ、401…ダイオ
ード、501,801,913,922…NPNバイポ
ーラトランジスタ、601…PNPバイポーラトランジス
タ、910…Bi−NMOSゲート回路、1011,102
1…低振幅の入力信号、1031…フル振幅の入力信
号、1211…クロック信号、1220…nMOSトラ
ンジスタによる論理回路、1400,1401,1500,
1501…回路ブロック、1610,1710…メモリ
セル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 弘道 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 西尾 洋二 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 廣瀬 晃作 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 原 英夫 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 小池 勝則 茨城県日立市幸町三丁目2番1号 日立エ ンジニアリング株式会社内 (72)発明者 根本 佳代子 茨城県日立市留町前川1270番58 ヘック印 刷株式会社内
Claims (17)
- 【請求項1】ゲートに入力信号が入力され、ドレインが
出力に、ソースが第1の電位に接続された第1の一方導
電型電界効果トランジスタと、 ソースが上記第1の電位とは異なる第2の電位に、ドレ
インが上記出力に接続された第1の他方導電型電界効果
トランジスタと、 ソースが上記第2の電位に、ドレインが上記第1の他方
導電型電界効果トランジスタのゲートに接続された第2
の他方導電型電界効果トランジスタと、 ソース又はドレインのどちらか一方が上記第1の一方導
電型電界効果トランジスタのゲートに、他方が上記第1
の他方導電型電界効果トランジスタのゲートに接続され
た第2の一方導電型電界効果トランジスタとを有するこ
とを特徴とするゲート回路。 - 【請求項2】信号を入力し、論理を取って、信号を出力
する少なくとも1つの電界効果トランジスタを有する論
理回路と、 ゲートに上記論理回路からの信号が入力信号として入力
され、ドレインが出力に、ソースが第1の電位に接続さ
れた第1の一方導電型電界効果トランジスタと,ソース
が上記第1の電位とは異なる電位に、ドレインが上記出
力に接続された第1の他方導電型電界効果トランジスタ
と,ソースが上記第2の電位に、ドレインが上記第1の
他方導電型電界効果トランジスタのゲートに接続された
第2の他方導電型電界効果トランジスタと,ソース又は
ドレインのどちらか一方が上記第1の一方導電型電界効
果トランジスタのゲートに、他方が上記第1の他方導電
型電界効果トランジスタのゲートに接続された第2の一
方導電型電界効果トランジスタとからなるゲート回路と
を有することを特徴とする半導体集積回路装置。 - 【請求項3】請求項1又は2において、 上記第2の一方導電型電界効果トランジスタのゲートは
第3の電位に接続され、上記第2の他方導電型電界効果
トランジスタのゲートは上記出力に接続されていること
を特徴とする半導体集積回路装置。 - 【請求項4】請求項1又は2において、 上記第2の一方導電型電界効果トランジスタのゲートは
上記第1の他方導電型電界効果トランジスタのゲートに
接続され、上記第2の他方導電型電界効果トランジスタ
のゲートは反転回路を介して上記入力信号を入力するこ
とを特徴とする半導体集積回路装置。 - 【請求項5】請求項1又は2において、 上記第2の一方導電型電界効果トランジスタのゲートと
上記第2の他方導電型電界効果トランジスタのゲートは
反転回路を介して上記入力信号を入力することを特徴と
する半導体集積回路装置。 - 【請求項6】請求項1又は2において、 ゲートが上記第1の他方導電型電界効果トランジスタの
ゲートに、ソースが上記第1の電位に、ドレインが上記
出力に接続された第3の一方導電型電界効果トランジス
タをさらに有することを特徴とする半導体集積回路装
置。 - 【請求項7】請求項2において、 上記論理回路は、ゲートに制御信号が入力され、ソース
又はドレインの一方に入力信号が入力され、他方から信
号を出力する少なくとも1つの電界効果トランジスタを
有するパストランジスタロジック回路であることを特徴
とする半導体集積回路装置。 - 【請求項8】請求項1又は2において、 上記第1又は第2の一方導電型電界効果トランジスタは
N型電界効果トランジスタで、上記第1又は第2の他方
導電型電界効果トランジスタはP型電界効果トランジス
タで、上記第1の電位は接地電位で、上記第2の電位は
電源電位であることを特徴とする半導体集積回路装置。 - 【請求項9】請求項1又は2において、 上記第1又は第2の一方導電型電界効果トランジスタは
P型電界効果トランジスタで、上記第1又は第2の他方
導電型電界効果トランジスタはN型電界効果トランジス
タで、上記第1の電位は電源電位で、上記第2の電位は
接地電位であることを特徴とする半導体集積回路装置。 - 【請求項10】請求項1又は2において、 上記第1の一方導電型電界効果トランジスタのゲートに
入力される入力信号は、バスを介して入力されることを
特徴とすら半導体集積回路装置。 - 【請求項11】少なくとも1つの信号を入力し、論理を
取って、信号を出力する少なくとも1つの電界効果トラ
ンジスタを有する論理回路と、 ゲートに上記論理回路からの信号が入力信号として入力
され、ドレインが出力に、ソースが第1の電位に接続さ
れた第1の一方導電型電界効果トランジスタと,ソース
が上記第1の電位とは異なる電位に、ドレインが上記出
力に接続された第1の他方導電型電界効果トランジスタ
と,ゲートにクロック信号を入力し、ソースが上記第2
の電位に、ドレインが上記第1の他方導電型電界効果ト
ランジスタのゲートに接続された第2の他方導電型電界
効果トランジスタと,ソース又はドレインのどちらか一
方が上記第1の一方導電型電界効果トランジスタのゲー
トに、他方が上記第1の他方導電型電界効果トランジス
タのゲートに接続された第2の一方導電型電界効果トラ
ンジスタとからなるゲート回路と、 上記論理回路と上記第1の電位との間にソース・ドレイ
ンが、ゲートに上記クロック信号が入力される第4の一
方導電型電界効果トランジスタとを有することを特徴と
する半導体集積回路装置。 - 【請求項12】請求項11において、 上記クロック信号を上記第2の他方導電型電界効果トラ
ンジスタと上記第4の一方導電型電界効果トランジスタ
で受け、上記出力を上記論理回路の入力信号として入力
する論理回路とゲート回路の複合回路を多段接続してド
ミノ回路を構成することを特徴とする半導体集積回路装
置。 - 【請求項13】請求項11又は12において、 上記第1の一方導電型電界効果トランジスタのゲートに
入力される入力信号は、バスを介して入力されることを
特徴とする半導体集積回路装置。 - 【請求項14】アドレス信号を入力し、デコード信号を
出力するデコーダと、 データを保持するデータ保持部と上記デコーダからのデ
コード信号によって保持しているデータを低振幅信号で
出力するデータ出力部からなるメモリセルと、 ゲートに上記メモリセルからの低振幅信号のデータが入
力され、ドレインが出力に、ソースが第1の電位に接続
された第1の一方導電型電界効果トランジスタと、ソー
スが上記第1の電位とは異なる第2の電位に、ドレイン
が上記出力に接続された第1の他方導電型電界効果トラ
ンジスタと,ソースが上記第2の電位に、ドレインが上
記第1の他方導電型電界効果トランジスタのゲートに接
続された第2の他方導電型電界効果トランジスタと,ソ
ース又はドレインのどちらか一方が上記第1の一方導電
型電界効果トランジスタのゲートに、他方が上記第1の
他方導電型電界効果トランジスタのゲートに接続された
第2の一方導電型電界効果トランジスタとからなる読み
出し部と、 上記読み出し部からのデータを伝送する読み出しデータ
線とを有するレジスタファイルを有することを特徴とす
るプロセッサ。 - 【請求項15】クロック信号に同期してアドレス信号を
入力し、デコード信号を出力するデコーダと、 データを保持するデータ保持部と上記デコーダからのデ
コード信号によって保持しているデータを低振幅信号で
出力するデータ出力部からなるメモリセルと、 ゲートに上記メモリセルからの低振幅信号のデータが入
力され、ドレインが出力に、ソースが第1の電位に接続
された第1の一方導電型電界効果トランジスタと、ソー
スが上記第1の電位とは異なる第2の電位に、ドレイン
が上記出力に接続された第1の他方導電型電界効果トラ
ンジスタと、ゲートに上記クロック信号が入力され、ソ
ースが上記第2の電位に、ドレインが上記第1の他方導
電型電界効果トランジスタのゲートに接続された第2の
他方導電型電界効果トランジスタと、ソース又はドレイ
ンのどちらか一方が上記第1の一方導電型電界効果トラ
ンジスタのゲートに、他方が上記第1の他方導電型電界
効果トランジスタのゲートに接続された第2の一方導電
型電界効果トランジスタとからなる読み出し部と、 上記読み出し部からのデータを伝送する読み出しデータ
線とを有するレジスタファイルを有することを特徴とす
るプロセッサ。 - 【請求項16】複数の半導体素子により複数のインバー
タ回路を構成し各インバータ回路が互いに接続されてデ
ータ記憶用の閉ループを構成するデータ記憶部と、 データ記憶部とライトデータ線とを結ぶライトデータ伝
送路を構成しこのライトデータ伝送路を書き込み信号に
応答して開閉するデータ入力部と、 データ記憶部とリードデータ線とを結ぶリードデータ伝
送路を構成しこのリードデータ伝送路を読み出し信号に
応答して開閉するデータ出力部と、 書き込み信号に応答してデータ書き込み時にデータ記憶
部の閉ループを開きデータ書き込み後にはデータ記憶部
の閉ループを閉じるループ制御部とを備え、 前記データ出力部は単一のMOSFETで構成されていること
を特徴とする半導体記憶装置。 - 【請求項17】複数の半導体素子により複数のインバー
タ回路を構成し各インバータ回路が互いに接続されてデ
ータ記憶用の閉ループを構成するデータ記憶部と、 データ記憶部とライトデータ線とを結ぶライトデータ伝
送路を構成しこのライトデータ伝送路を書き込み信号に
応答して開閉するデータ入力部と、 データ記憶部とリードデータ線とを結ぶリードデータ伝
送路を構成しこのリードデータ伝送路を読み出し信号に
応答して開閉するデータ出力部と、 書き込み信号に応答してデータ書き込み時にデータ記憶
部の閉ループを開きデータ書き込み後にはデータ記憶部
の閉ループを閉じるループ制御部とを備え、 前記データ入力部は単一のMOSFETで構成されている半導
体記憶装置。
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