KR20000066197A - 반도체패키지 - Google Patents

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KR20000066197A
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Abstract

이 발명은 반도체패키지에 관한 것으로, 섭스트레이트의 상,하면에 반도체칩을 접착하여 두께가 얇은 적층형 반도체패키지를 구비하는 것이 가능하고, 또한 입출력수단으로서 섭스트레이트를 마더보드에 미리 형성된 소켓 또는 섭스트레이트에 결합된 소켓을 마더보드에 연결시킴으로써 실장밀도를 증대시키고 제조 공정을 단축시키기 위해, 도전성 회로패턴과, 절연물질로서 상기 회로패턴을 보호하는 커버코오트로서 다수의 관통공을 가진 섭스트레이트와; 상기 섭스트레이트의 저면에 접착된 제1반도체칩과; 상기 제1반도체칩의 위치에 대응하는 섭스트레이트의 상면에 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩을 섭스트레이트의 회로패턴과 전기적으로 연결하는 연결수단과; 상기 제1반도체칩, 제2반도체칩, 연결수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 외주연에 형성되어 마더보드와 연결되는 입출력수단을 포함하여 이루어진 것을 특징으로 하는 반도체패키지를 제공함.

Description

반도체패키지{semi-conduSSor package}
본 발명은 반도체패키지에 관한 것으로, 보다 상세하게 설명하면 섭스트레이트의 상,하면에 반도체칩을 접착하여 두께가 얇은 적층형 반도체패키지를 구비하는 것이 가능하고, 또한 섭스트레이트에 형성된 입출력수단을 마더보드에 형성된 소켓에 직접 결합하거나, 또는 섭스트레이트에 소켓을 직접 결합하고, 이 소켓을 마더보드에 연결시킴으로써, 실장밀도를 증대시키고 제조 공정을 단축시킬 수 있는 반도체패키지에 관한 것이다.
일반적으로 반도체칩을 위한 패키징 기술은 고밀도 실장 기술을 요구하고 있다. 즉, 동일한 면적에서 보다 많은 용량을 확보하기 위해서는 반도체칩의 집적 기술도 중요하지만, 마더보드 등에의 실장시에 얼마나 많은 반도체칩을 작은 면적에 효율적으로 실장하는가도 큰 변수로 작용하기 때문이다. 이와 같이 실장밀도를 증가시키는 방법의 하나로써 종래에 리드프레임을 이용한 반도체패키지 또는 인쇄회로기판을 이용한 볼그리드어레이(ball grid array) 반도체패키지(이하 BGA패키지로 칭함)를 수직으로 적층한채 마더보드에 실장하는 기술이 알려져 있다.
상기의 반도체패키지 중에서 최근의 BGA패키지를 이용한 적층형 반도체패키지의 구조를 도1에 도시하였다.
도시된 바와 같이 종래 적층형 반도체패키지(40')는 다수의 BGA패키지(30')를 일렬로 쌓아 놓은 형태를 한다. 상기 각각의 BGA패키지(30') 구조는 인쇄회로기판(2')을 중심으로 그 상면에 접착제(4')로 반도체칩(6')이 접착되어 있고, 상기 반도체칩(6')의 입/출력패드(도시되지 않음)는 인쇄회로기판(2') 상면에 도전체로 형성된 회로패턴(8')에 도전성와이어(10')로 본딩되어 있으며, 상기 회로패턴(8')은 도전성비아홀(도시되지 않음)을 통해 하부의 솔더볼랜드(12')에 연결되어 있으며, 상기 솔더볼랜드(12')에는 솔더볼(14')이 융착되어 있으며, 상기 인쇄회로기판(2')의 상면은 반도체칩(6') 및 도전성와이어(10') 등을 외부의 환경으로부터 보호하기 위해 봉지재로 봉지되어 몸체(16')가 형성되어 있다. 여기서 상기 인쇄회로기판(2') 상면에 형성된 회로패턴(8')은 외부로 직접 노출되어 있고, 상기 회로패턴(8')에는 상부를 향하여 돌출된 돌출패드(18')가 형성되어 있다.
이러한 구조를 하는 BGA패키지(30')는 각각의 독립된 형태로 마더보드에 실장될 수도 있으며, 그 실장 밀도를 증대하기 위해 하나의 BGA패키지(30') 상면에 또다른 BGA패키지(30')를 융착하되 상면의 BGA패키지의 하면에 형성된 솔더볼(14')을 그 하면의 BGA패키지 상면에 형성된 돌출패드(18')에 융착하는 방법으로 다수개를 적층함으로써 실장밀도를 증대시키고 있다.
그러나 이러한 종래의 적층형 반도체패키지는 각각의 BGA패키지 두께가 차지하는 부피가 큼으로써 전체 높이가 커지는 단점이 있다. 즉, 단순히 기존의 일반적인 BGA패키지의 인쇄회로기판 상부 주변 둘레에 돌출패드를 형성하고 그 돌출패드에 솔더볼을 융착하는 방법을 사용함으로써 실장 밀도는 증가하지만 그 높이가 커짐으로써 결국 상기 반도체패키지를 채택한 전자기기의 부피가 커지는 문제점이 있다.
또한 실장 방법에 있어서 일정한 면적을 갖는 인쇄회로기판 저면에 구비된 솔더볼이 마더보드에 융착됨으로써, 상기 인쇄회로기판 만큼의 면적을 마더보드에서 활용할 수 없게 되어 결국 실장 밀도가 작고 또한 마더보드의 크기가 커지는 문제점이 있다.
더불어 상기 BGA반도체패키지는 종래의 모든 공정 즉, 고가의 인쇄회로기판에 반도체칩 접착, 와이어본딩(wire bonding), 봉지, 플럭싱(fluxing), 볼융착, 리플로(reflow), 싱귤레이션(singulation) 및 세척 단계 등의 공정과 상기와 같이 별도의 BGA반도체패키지를 적층하는 공정 등을 더 포함함으로써, 제조 공정이 복잡하여, 반도체패키지 제조 가격이 상승하며, 또한 불량률이 커서 신뢰성이 낮은 문제점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 다수의 반도체칩이 적층됨에도 불구하고 매우 얇은 형태의 반도체패키지를 제공하는데 있다.
본 발명의 다른 목적은 반도체패키지가 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능하여 실장밀도를 극대화시킬 수 있는 반도체패키지를 제공하는데 있다.
본 발명의 또다른 목적은 제조 공정을 단축시켜 제조 가격을 저렴하게 할 수 있는 반도체패키지를 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 내지 도2c는 본 발명의 반도체패키지에 이용된 섭스트레이트 스트립 및 섭스트레이트 유닛을 도시한 평면도이다.
도3a 및 도3b는 섭스트레이트 유닛의 상,하면에 반도체칩이 적층되어 접착된 상태를 도시한 평면도 및 그 단면도이고, 도3c는 본 발명에 의한 반도체패키지의 입출력 수단의 다른 예를 도시한 상태도이다.
도4a 내지 도4c는 본 발명의 제1실시예인 반도체패키지를 도시한 단면도이다.
도5a 및 도5b는 본 발명의 제2실시예인 반도체패키지를 도시한 단면도이다.
도6은 본 발명의 반도체패키지에서 몸체가 액상봉지재로 형성된 경우를 도시한 단면도이다.
도7a 및 도7b는 본 발명에 의한 반도체패키지가 마더보드에 실장된 예를 도시한 상태도이다.
- 도면중 주요 부호에 대한 설명 -
10; 섭스트레이트 11; 수지층
12; 관통공 13; 회로패턴
14; 커버코오트 15; 커버코오트 오프닝
16; 본드핑거 17; 브리지
19; 싱귤레이션 라인
20; 제1반도체칩 21,31; 입출력패드
30; 제2반도체칩 41; 접착제
51; 도전성와이어 52; 리드
60; 몸체 F; 프레임
M; 마더보드 S; 소켓
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 도전성 회로패턴과, 절연물질로서 상기 회로패턴을 보호하는 커버코오트로서 다수의 관통공을 가진 섭스트레이트와; 상기 섭스트레이트의 저면에 접착된 제1반도체칩과; 상기 제1반도체칩의 위치에 대응하는 섭스트레이트의 상면에 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩을 섭스트레이트의 회로패턴과 전기적으로 연결하는 연결수단과; 상기 제1반도체칩, 제2반도체칩, 연결수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 외주연에 형성되어 마더보드와 연결되는 입출력수단을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 섭스트레이트는 유연성 재질의 필름이나 딱딱한 재질의 인쇄회로기판을 이용함이 바람직하다.
또한, 상기 도전성 회로패턴은 구리, 금, 은 중 어느 하나를 선택하여 형성함이 바람직하다.
또한, 상기 제1반도체칩은 모든 입출력패드가 섭스트레이트에 형성된 관통공을 통해 외측으로 노출되도록 함이 바람직하다.
더불어, 상기 관통공 근처에 위치하는 회로패턴상에는 커버코오트가 코팅되지 않은 커버코오트 오프닝을 형성함이 바람직하다.
또한, 상기 관통공 근처에 위치하는 회로패턴은 연결수단과의 접착력이 향상되도록 금, 은, 니켈, 팔라디엄 또는 이들의 합금중 어느 하나를 선택하여 도금함이 바람직하다.
한편, 상기 연결수단은 도전성와이어 또는 도전성 리드로 형성함이 바람직하다.
또한, 상기 섭스트레이트에 형성된 입출력수단은 몸체의 외측으로 길게 연장된 동시에, 단부가 마더보드에 형성된 소켓에 전기적으로 접촉할 수 있도록 단부에 위치하는 회로패턴은 커버코오트로 코팅되지 않고 외부로 노출하여 형성함이 바람직하다.
또한, 상기 섭스트레이트에 형성된 입출력수단은 몸체의 외측으로 길게 연장된 동시에, 그 연장된 단부에, 다수의 핀이 어레이되어 있는 소켓을 직접 결합하여 사용할수도 있다.
이와 같이 하여, 본 발명은 섭스트레이트의 상,하면에 반도체칩이 접착됨에도 불구하고 박형의 반도체패키지를 제공하게 된다. 또한, 반도체패키지가 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능함으로써, 동일 면적의 마더보드에 보다 많은 수의 전자부품을 실장할 수 있는 여유 공간을 확보할 수 있고, 동일한 면적에 보다 많은 메모리 용량 등을 확보하게 된다.
또한, 본원 발명은 반도체패키지의 입출력수단으로서 섭스트레이트의 단부를 직접 마더보드에 구비된 소켓에 끼워 사용하거나, 또는 소켓을 섭스트레이트에 직접 연결하여 사용할 수 있음으로써, 제조 공정에 있어서 종래의 플럭싱, 볼융착, 리플로 및 세척 단계를 생략할 수 있어, 제조가 간단하고 제조 가격을 저하시킬 수 있으며, 또한 불량률을 낮추어 신뢰성을 높일 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명의 반도체패키지에 이용된 섭스트레이트 스트립(SS)을 도시한 평면도이다.
먼저, 섭스트레이트 스트립(SS)은 마지막 공정에서 하나의 독립된 반도체패키지로 싱귤레이션 되는 다수의 섭스트레이트 유닛(이하, 섭스트레이트(10)로 약칭함)이 형성된 채, 작업자가 취급하기 편리하도록 대략 직사각형 모양의 프레임(F)내에 평평하게 고정되어 있다. 이 상태에서 상기 섭스트레이트 스트립은 반도체칩 부착, 와이어본딩, 봉지 및 반도체패키지 제조 공정의 마지막 단계인 싱귤레이션 단계까지 계속 한 프레임(F) 단위로 취급 및 이송된다.
상기 프레임(F)내에 형성된 섭스트레이트(10)의 구조를 도2b를 참조하여 보다 상세하게 설명하면 다음과 같다.
도시된 바와 같이 수지층(11)을 기본층으로 하여, 일정 크기를 갖는 다수개의 관통공(12)이 서로 일정 거리 이격되어 형성되어 있으며, 상기 수지층(11)의 상면에는 미세한 박막 형태로 다수의 도전성 회로패턴(13)이 방사상으로 형성되어 있으며, 상기 회로패턴(13)은 외부환경으로부터 보호되도록 상면에 고분자 수지인 커버코오트(14)가 코팅되어 있다.
여기서 상기 다수개의 관통공(12)은 도면에서와 같이 대략 일정폭을 갖는 사다리꼴로 형성하는 것이 바람직하지만, 타원형, 사각형 등 다양한 모양으로 형성하는 것도 가능하다.
또한, 상기 관통공(12)과 관통공(12) 사이에는 일정 면적의 "X"자형 브리지(17)가 구비되어 있으며, 상기 브리지(17)를 통하여 관통공(12)과 관통공(12) 사이의 수지층(11)에 형성된 회로패턴(13)이 외주연으로 방사상 뻗어 있다.
한편, 상기 섭스트레이트는 상기 수지층(11)을 유연하게 휘어질 수 있는 재질로 형성하였을 경우에는 섭스트레이트 전체가 필름 형태를 하게 되며, 상기 수지층(11)을 딱딱한 재질로 하였을 경우에는 섭스트레이트 전체가 인쇄회로기판 형태를 하게 된다.
또한, 상기 도전성 회로패턴(13)은 통상의 방법과 마찬가지로, 수지층(11)(브리지(17) 역시 수지층(11)임)의 상면 전체에 구리, 금 또는 은 등을 코팅하고, 포토 마스킹 및 에칭 등의 과정을 거쳐 형성된 도전성 트레이스로 함이 바람직하다.
또한, 상기 관통공(12) 근처에 위치하는 회로패턴(13)상에는 커버코오트(14)를 코팅하지 않고 그 회로패턴(13)이 외부로 노출되도록 커버코오트 오프닝(15)을 형성함이 바람직하며, 상기 커버코오트 오프닝(15) 내의 회로패턴(13)에는 금, 은, 니켈, 팔라디엄 및 이들의 합금을 도금한 본드핑거(16)를 형성함으로써, 차후 연결수단과의 접착력이 강화되도록 함이 바람직하다.
또한, 상기 관통공(12) 외측의 섭스트레이트(10)는 단부가 마더보드(M)에 다양한 형태로 형성 가능한 소켓(S)에 전기적으로 접촉하여 고정될 수 있도록, 상기 단부에 위치하는 회로패턴(13)에 커버코오트(14)를 코팅하지 않고 그 회로패턴(13)이 외부로 노출되도록 한 입출력수단을 구비함이 바람직하다.
한편, 상기 입출력수단은 도3c에 도시된 바와 같이 다수의 핀(P)이 어레이되어 형성된 소켓(S)을 섭스트레이트의 단부에 직접 연결하여 형성할 수도 있으며, 이러한 경우에 마더보드에는 상기 소켓(S)의 핀(P)과 대응하여 결합되는 소켓을 구비함이 바람직하다.
도면중 미설명 부호 19는 반도체패키지 제조 공정중 섭스트레이트(10)가 절단되는 싱귤레이션 라인이다.
또한 도2b에는 섭스트레이트가 대략 십자형으로서 사방을 향하여 연장 형성되어 있으나, 도2c에서와 같이 한 방향만을 향하도록 할 수도 있으며, 도면에 도시하지는 않았지만 2방향을 향하여 형성할 수도 있다. 이러한 섭스트레이트의 연장된 방향성은 설계자의 설계에 따라 임의로 정해질 것이다.
한편, 도3a 및 도3b는 상기 섭스트레이트(10)의 상,하면에 반도체칩이 접착되었을 때의 상태를 도시한 평면도 및 단면도이다.
도시된 바와 같이 섭스트레이트(10)의 저면에는 제1반도체칩(20)이 비전도성 접착제(41)가 개재되어 접착되어 있고, 상기 제1반도체칩(20)의 위치에 대응하는 섭스트레이트(10)의 상면에는 역시 비전도성 접착제(41)로 상기 제1반도체칩(20)보다 더 작은 제2반도체칩(30)이 접착되어 있다.
즉, 상기 제1반도체칩(20)의 모든 외주연, 보다 정확하게는 모든 입출력패드(21)는 상기 섭스트레이트(10)에 형성된 관통공(12)의 내주연에 위치하도록 접착되어 있고, 상기 제2반도체칩(30)의 모든 외주연은 섭스트레이트(10)에 형성된 모든 관통공(12)과 관통공(12) 사이의 일정 영역에 위치하도록 되어 있다. 이때, 상기 제2반도체칩(30)의 크기가 제1반도체칩(20)의 크기보다 더 크게 되면 차후 연결수단으로 상기 제1반도체칩(20) 및 제2반도체칩(30)과 섭스트레이트(10)의 회로패턴(13)을 연결하는 본딩 작업이 어려워지므로 주의를 요한다.
이와 같은 섭스트레이트(10)의 구조 및 상기 섭스트레이트(10)에 접착되는 제1반도체칩(20), 2반도체칩의 접착 상태와, 도4a 내지 도4c를 참조하여 본 발명의 제1실시예인 반도체패키지 구조를 설명하면 다음과 같다.
상기한 바와 같이 일정 크기를 갖는 다수개의 관통공(12)이 서로 일정 거리 이격되어 있는 수지층(11)과, 상기 수지층(11)의 상면에 미세한 박막 형태로 형성된 도전성 회로패턴(13)과, 상기 회로패턴(13)을 외부환경으로부터 보호하기 위해 상부에 코팅된 커버코오트(14)로 이루어진 섭스트레이트(10)가 중앙에 위치되어 있다.
또한, 상기 섭스트레이트(10)의 상하면에는 전술한 바와 같이 제1반도체칩(20) 및 제2반도체칩(30)이 접착제(41)가 개재되어 접착되어 있되, 상기 제1반도체칩(20)의 모든 외주연, 보다 정확하게는 모든 입출력패드(21)는 상기 섭스트레이트(10)에 형성된 관통공(12)의 내주연에 위치하도록 접착되어 있고, 상기 제2반도체칩(30)의 모든 외주연은 섭스트레이트(10)에 형성된 모든 관통공(12)과 관통공(12) 사이의 일정 영역에 위치하도록 되어 있다. 이러한 내용은 모두 위에서 기술했으므로 더 자세한 설명은 생략한다.
한편, 도4a에 도시된 바와 같이, 상기 제1반도체칩(20)의 입출력패드(21)는 연결수단에 의해 그 제2반도체칩(30)의 상면 내측에 위치하는 섭스트레이트(10)의 회로패턴(13) 보다 구체적으로는 본드핑거(16)에 연결되어 있으며, 상기 제2반도체칩(30)의 입출력패드(31)는 연결수단에 의해 그 제1반도체칩(20)의 외주연에 위치하는 섭스트레이트(10)의 회로패턴(13) 즉, 본드핑거(16)에 본딩되어 있다.
이러한, 연결수단의 연결 상태는 도4b에 도시된 바와 같이 배선될 수 있으며, 이는 회로패턴(13)의 설계 및 반도체칩의 설계에 따라서 가변적이다.
또한, 도4c에 도시된 바와 같이, 상기 제1반도체칩(20)의 입출력패드(21)는 연결수단에 의해 그 외주연에 위치하는 섭스트레이트(10)의 본드핑거(16)에 연결될 수 도 있으며, 이것도 상기 도4b에서와 같이 회로패턴(13)의 설계 및 반도체칩의 설계에 따라서 가변적이다.
여기서, 상기 연결수단은 전기 전도도가 양호한 골드와이어, 알루미늄와이어 등의 도전성 와이어를 이용하는 것이 바람직하며, 본딩 방법은 상기 섭스트레이트(10)를 히터블럭 상에 안착한 후 와이어 본딩 장치를 이용하여 본딩한다.
한편, 상기 제1반도체칩(20), 제2반도체칩(30), 연결 수단 및 섭스트레이트(10)의 일정영역 등을 외부의 기계적, 화학적, 전기적 위험으로부터 보호하기 위해, 일정한 형태의 금형에 상기 섭스트레이트(10) 등을 안착한 후 고온고압의 에폭시 몰드 컴파운드로 봉지하여 몸체(60)를 형성한다.(도4a,4b,4c,5a 및 도5b에 도시된 반도체패키지) 또한 도6에 도시된 반도체패키지에서와 같이 디스펜서를 이용하여 액상봉지재로 봉지함으로써 소정의 몸체(60)를 형성하는 것도 가능하다. 본 발명의 실시예인 모든 반도체패키지는 상기 에폭시 몰드 컴파운드나 액상 봉지재외에도 실리콘 등을 이용할 수 있으며, 그 봉지재 종류를 제한하는 것은 아니다.
상기 몸체(60)의 외주연으로는 상기한 섭스트레이트(10)가 외측으로 길게 연장되어 형성되어 있으며, 상기 섭스트레이트(10)의 단부는 전술한 바와 같이 회로패턴(13)이 커버코오트(14)로 코팅되지 않고 외부로 노출된 입출력수단이 구비됨으로써, 차후 마더보드(M)에 형성된 소켓(S)에 접속 및 고정되어 실장된다. 또한, 전술한 바와 같이 상기 섭스트레이트(10)의 단부에는 다수의 핀(P)이 어레이되어 형성된 소켓(S)이 결합되어 있음으로써, 상기 소켓(S)을 차후 마더보드에 구비된 다른 소켓에 결합하여 사용할 수도 있다.
상기 섭스트레이트(10)의 단부에 형성된 입출력수단은, 도7a 및 도7b에 도시된 바와 같이 마더보드(M)에 형성된 소켓(S)에 유연하게 휘어지면서 접속되거나, 또는 마더보드(M)에 수직으로 세워진채 실장되는 것이 가능하며, 따라서 상기 마더보드(M)에는 더 많은 전자부품을 실장하는 것이 가능하고, 또한 상기 반도체패키지를 다수개 실장할 수 있음으로써 실장밀도를 높일 수 있게 된다.
도5a 및 도5b는 본 발명의 제2실시예인 반도체패키지를 도시한 단면도이다.
도시된 바와 같이 본 발명의 제2실시예는 제1반도체칩(20)과 그 외주연에 위치하는 회로패턴(13)을 연결하는 연결수단이 리드(52)로 이루어져 있다. 즉, 상기 제1반도체칩(20)의 상면 내측에 위치하는 섭스트레이트(10)의 회로패턴(13)이 관통공(12) 내측으로 연장되어 리드(52)가 구비됨으로써 상기 제1반도체칩(20)의 입출력패드(21)에 본딩되거나, 제1반도체칩(20)의 외주연에 위치하는 섭스트레이트(10)의 회로패턴(13)이 관통공(12) 내측으로 연장되어 리드(52)가 구비됨으로써 상기 제1반도체칩(20)의 입출력패드(21)에 본딩될 수 있다. 여기서, 상기 리드(52)는 그 저면의 수지층(11)만을 제거하여 형성할 수도 있다. 또한 제2반도체칩(30)의 입출력패드(31)는 제1실시예에서와 같이 그 외주연에 위치하는 섭스트레이트(10)의 본드핑거(16)에 연결수단 즉, 도전성와이어(51)로 연결되어 있으며, 상기 제2반도체칩(30)의 입출력패드(31)와 그 외주연에 위치되는 섭스트레이트(10)의 회로패턴(13) 역시 상기와 같이 리드(52)로 연결할 수 있으며, 이는 제한적이지 않다.
한편, 상기와 같이 제1반도체칩(20)과 섭스트레이트(10)를 연결하는 수단이 리드(52)로 되어 있을 경우에는 통상의 탭본딩(TAB) 방법 즉, 다수개의 리드(52)를 제1반도체칩(20)의 입출력패드(21)에 동시 본딩하는 방법을 이용할 수 있음으로써 그 본딩 시간을 대폭 축소할 수 있는 장점이 있다.
이와 같이 하여 본 발명은 섭스트레이트의 양면에 반도체칩이 접착됨에도 불구하고 박형의 반도체패키지를 제공하게 되며, 반도체패키지가 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능함으로써, 동일한 마더보드에 보다 많은 수의 전자부품을 실장할 수 있고, 메모리 반도체패키지인 경우에는 동일한 면적에 보다 많은 메모리를 확보하게 된다.
또한, 반도체패키지의 입출력수단인 섭스트레이트의 단부를 직접 마더보드에 구비된 소켓에 끼워 사용할 수 있음으로써, 제조 공정에 있어서 종래 솔더볼 융착을 위한 플럭싱, 볼융착, 리플로 및 세척 단계를 생략할 수 있어, 제조 단계가 간단하고 그만큼 반도체패키지의 가격을 낮출 수 있게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지는 다수개의 반도체칩이 접착됨에도 불구하고 매우 얇은 형태의 반도체패키지를 제공하여, 상기 반도체패키지를 사용한 전자기기의 부피를 축소시킬 수 있는 효과가 있다.
또한, 본 발명에 의한 반도체패키지는 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능하여, 마더보드의 여유 공간을 보다 많이 확보함으로써 다량의 소자를 실장하여 실장 밀도를 극대화시킬 수 있는 효과가 있다.
더불어, 본 발명에 의한 반도체패키지는 종래와 같은 플럭싱, 볼융착, 리플로 및 세척 단계를 생략할 수 있어 제조 가격을 낮출 수 있고, 또한 불량율을 감소시켜 반도체패키지의 신뢰성을 증가시킬 수 있는 효과가 있다.

Claims (11)

  1. 도전성 회로패턴과, 절연물질로서 상기 회로패턴을 보호하는 커버코오트로서 다수의 관통공을 가진 섭스트레이트와;
    상기 섭스트레이트의 저면에 접착된 제1반도체칩과;
    상기 제1반도체칩의 위치에 대응하는 섭스트레이트의 상면에 접착된 제2반도체칩과;
    상기 제1반도체칩 및 제2반도체칩을 섭스트레이트의 회로패턴과 전기적으로 연결하는 연결수단과;
    상기 제1반도체칩, 제2반도체칩, 연결수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 몸체와;
    상기 섭스트레이트의 외주연에 형성되어 마더보드와 연결되는 입출력수단을 포함하여 이루어진 것을 특징으로 하는 반도체패키지.
  2. 제1항에 있어서, 상기 섭스트레이트는 유연성 재질의 필름인 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 섭스트레이트는 딱딱한 재질의 인쇄회로기판인 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 도전성 회로패턴은 구리, 금, 은중 어느 하나가 선택되어 이루어진 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 제1반도체칩은 모든 입출력패드가 섭스트레이트에 형성된 관통공을 통해 노출된 것을 특징으로 하는 반도체패키지.
  6. 제1항에 있어서, 상기 관통공 근처에 위치하는 회로패턴상에는 커버코오트가 코팅되지 않은 커버코오트 오프닝이 형성된 것을 특징으로 하는 반도체패키지.
  7. 제1항에 있어서, 상기 관통공 근처에 위치하는 회로패턴은 연결수단과의 접착력이 향상되도록 금, 은, 니켈, 팔라디엄 또는 이들의 합금중 어느 하나가 선택되어 도금된 것을 특징으로 하는 반도체패키지.
  8. 제1항에 있어서, 상기 연결수단은 도전성와이어인 것을 특징으로 하는 반도체패키지.
  9. 제1항에 있어서, 상기 연결수단은 회로패턴에 연결되어 관통공 내측으로 연장된 도전성 리드인 것을 특징으로 하는 반도체패키지.
  10. 제1항에 있어서, 상기 섭스트레이트에 형성된 입출력수단은 몸체의 외측으로 길게 연장된 동시에, 단부가 마더보드에 형성된 소켓에 전기적으로 접촉할 수 있도록 단부에 위치하는 회로패턴은 커버코오트로 코팅되지 않고 외부로 노출된 것을 특징으로 하는 반도체패키지.
  11. 제1항에 있어서, 상기 섭스트레이트에 형성된 입출력수단은 몸체의 외측으로 길게 연장된 동시에, 다수의 핀이 어레이되어 구비된 소켓과 결합되어 있는 것을 특징으로 하는 반도체패키지.
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