KR0185514B1 - 칩 스케일 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 칩의 전극 패드 상에 산화 방지를 위하여 형성된 금도금층, 상기 금도금층의 상면이 노출되도록 하여 상기 반도체 칩의 상면에 형성된 폴리이미드층, 상기 금도금층의 상면과 일측이 접촉되어 있는 비아 홀, 상기 비아 홀이 형성되어 있는 상기 폴리이미드층에 형성된 금속 패드, 그리고 상기 금속 패드의 상면에 형성된 도금층을 갖는 것을 특징으로 하는 칩 스케일 패키지와 그 제조 방법을 제공함으로써, 별도의 기판을 사용하지 않고 웨이퍼 상태에서 칩 스케일 패키지 제조 공정을 완성함으로써, 공수 및 원가 절감과 함께 대량생산에 쉽게 적용될 수 있는 효과를 나타내는 것을 특징으로 한다.
Description
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 별도의 기판이나 리드 프레임을 사용하지 않고, 웨이퍼 차원에서 제작이 이루어지는 칩 스케일 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자의 발달과 함께 반도체 소자의 패키징(packaging) 기술은 소형화 및 박형화로 진행되고 있다. 특히 패키지의 구조를 보면 핀 삽입형에서 표면 실장형으로 급격히 진행되어 기판에 대한 실장밀도를 높여 왔다. 이와 함께 패키지의 두께도 기존의 에스오피(SOP; Small Outline Package)형태에서 티에스오피(TSOP; Thin Small Outline Package)와 같이 약 1/2 정도 줄어든 것이 일반화되었으며 앞으로 그 두께는 더욱 박형화될 것으로 예상된다.
한편, 메모리 반도체 칩의 용량이 점점 증가함에 따라 반도체 칩의 크기도 점점 증가하고 있다. 반도체 칩의 크기가 증가하면 현재 사용되고 있는 플라스틱 패키지의 기술만으로는 패키지의 신뢰성을 확보하기 어려워진다. 따라서 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서 취급이 용이하고 패키지의 크기도 줄이는 칩 사이즈 패키지에 대한 활발한 연구가 진행되고 있다. 그 대표적인 것들에는 테세라(Tessera)사의 마이크로 볼 그리드 어레이 패키지(micro ball grid array package), 후지쓰(Fujitsu)사의 리드 온 칩(Lead On Chip)구조를 갖는 칩 스케일 패키지 등이 있다. 다음에 니토 댄꼬(Nitto Denko)사의 수지 성형 칩 스케일 패키지와 후지쓰의 리드 온 칩 구조의 칩 스케일 패키지를 소개하기로 한다.
도 1은 종래 기술에 의한 칩 스케일 패키지의 일 실시예를 나타낸 단면도로써, 니토 댄꼬사의 수지 성형 칩 스케일 패키지이다.
도 1을 참조하면, 반도체 칩(52)의 전극 패드(54)가 형성된 면이 열경화성 접착제(56)에 의해 회로 패턴(62)을 갖는 테이프(58)와 부착되어 있다. 이때 테이프(58)는 두 개의 층이 결합된 형태이며, 테이프(58)의 하면에는 솔더 볼(solder ball; 60)과 반도체 칩(52)의 전극 패드(54)가 서로 전기적으로 연결되어 있다. 반도체 칩(52)은 전극 패드(54)가 형성되지 않은 면들이 봉지재(64)로 봉지되어 있다.
도 2는 종래 기술에 의한 칩 스케일 패키지의 일 실시예를 나타낸 단면도로써, 후지쓰의 리드 온 칩 구조의 칩 스케일 패키지를 나타낸 단면도이다.
도 2를 참조하면, 반도체 칩(72)은 일면의 중앙에 전극 패드(73)들이 형성되어 있다. 이 반도체 칩(72)은 전극 패드(73)가 형성되어 있는 면이 리드(78)의 내측 말단 부분의 일면과 접착성 필름(74)에 의해 부착되어 있다. 그리고 전극 패드(73)와 리드(78)의 내측 말단이 금선(80)으로 와이어 본딩되어 있다. 반도체 칩(72)과 와이어 본딩 부분을 보호하기 위하여 수지(82)로 봉지되어 있다.
상기한 칩 스케일 패키지들은 반도체 칩의 전극 패드와 외부의 전기적 접속 수단을 연결하기 위하여 별도의 회로 패턴을 갖는 기판이나 리드 프레임을 사용하기 때문에 공정이 복잡하며, 제조 원가가 높다.
따라서 본 발명의 목적은 간단한 조립 공정이면서도 대부분 기존의 공정을 그대로 사용 가능하여 용이하게 구현할 수 있으며 그리고 빠른 시일 내에 양산 공정을 진행할 수 있는 칩 스케일 패키지와 그 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 칩 스케일 패키지의 일 실시예를 나타낸 단면도.
도 2는 종래 기술에 의한 칩 스케일 패키지의 다른 실시예를 나타낸 단면도.
도 3은 본 발명에 의한 칩 스케일 패키지의 일 실시예를 나타낸 단면도.
도 4a 내지 도 4d는 본 발명에 의한 칩 스케일 패키지의 제작 공정을 나타낸 단면도.
*도면의 주요 부분에 대한 설명
1 : 패키지10 : 반도체 칩
12 : 전극 패드14 : 패시베이션(passivation)층
16 : 금도금층18 : 비아 홀(via hole)
20 : 폴리이미드층22 : 금속 패드
24 : 산화 방지 도금층
상기 목적을 달성하기 위한 본 발명에 따른 칩 스케일 패키지는 반도체 칩의 전극 패드 상에 산화 방지를 위하여 형성된 금도금층, 상기 금도금층의 상면이 노출되도록 하여 상기 반도체 칩의 상면에 형성된 폴리이미드층, 상기 금도금층의 상면과 일측이 접촉되어 있는 비아 홀, 상기 비아 홀이 형성되어 있는 상기 폴리이미드층 상에 형성된 금속 패드, 그리고 상기 금속 패드의 상면에 형성된 도금층을 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 칩 스케일 패키지의 제조 방법은 일면에 다수의 전극 패드가 구비된 반도체 칩을 준비하는 단계, 상기 전극 패드가 형성된 면에 상기 전극 패드를 제외한 표면을 덮도록 제 1 패시베이션층을 형성시키는 단계, 상기 전극 패드 상에 산화 방지를 위하여 금도금층을 형성시키는 단계, 제 2 패시베이션층으로서 상기 제 1 패시베이션층과 금도금층을 덮는 폴리이미드층을 형성시키고 금도금층에 대응하는 영역에 비아 홀을 형성시키는 단계, 상기 비아 홀의 상부에 금속 패드를 형성시키는 단계, 그리고 금속 패드 위에는 산화 방지 도금층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 칩 스케일 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 칩 스케일 패키지의 일 실시예를 나타낸 단면도이다.
도 3을 참조하면, 반도체 칩(10)의 상면에는 전극 패드(12)가 형성되어 있으며, 전극 패드(12)를 제외한 동일 면상에는 제 1 패시베이션층(14)이 형성되어 있다. 전극 패드(12)상에는 산화 방지를 위하여 금도금층(16)이 형성되어 있다. 다시 패시베이션층(14)과 금도금층(16)이 형성되어 있는 전극 패드(12)를 덮도록 폴리이미드층(20)이 제 2 패시베이션층으로 형성되어 있다. 이때 반도체 칩(10)의 표면 보호를 강화하기 위해 두께가 약 30-60㎛정도로 두껍게 형성되어 있다. 이때 전극 패드(12)상의 금도금층(16)의 상부는 내벽이 전도성 재료로 도금된 비아 홀(18)이 형성되어 있다. 비아 홀(18)의 상부에는 금도금층(16)과 비아 홀(18)을 통하여 연결된 금속 패드(22)가 형성되어 있다. 이때 실장을 원활하게 하기 위해 일정한 금속 패드 피치를 갖게 되어있고 충분히 큰 금속 패드 크기를 갖도록 되어 있다. 상기 실시예에서의 금속 패드(22)의 두께는 약 80-100㎛정도이고, 금속 패드(22)의 크기는 약 400㎛×800㎛ 정도이다. 금속 패드(22)의 상면에는 다시 실장시 금으로 산화 방지 도금층(24)이 형성되어 있다. 이때 금 대신에 솔더(solder)로 산화 방지 도금층을 형성시켜 주어도 된다.
도 4a 내지 도 4d는 본 발명에 의한 칩 스케일 패키지의 제작 공정을 나타낸 단면도이다.
도 4a 내지 도 4d를 참조하여 제작 공정을 설명하면, 조립이 완료된 웨이퍼에서 분리된 반도체 칩(10)은 전극 패드(12) 패치가 일정하지 않고 전극 패드(12) 크기도 비교적 작다. 본 발명에 의한 칩 사이즈 패키지(1)를 구현하기 위해서는 반도체 칩(10)의 전극 패드(12) 크기를 충분히 크게하고 일정한 간격으로 배열할 필요가 있다.
따라서, 도 4a와 같이 반도체 칩(10)의 전극 패드(12)상에 산화방지를 위하여 금도금층(16)을 형성시킨다
다음 도 4b와 같이 패시베이션층으로서 폴리이미드층(20)을 형성시킨다. 이때 반도체 칩(10)의 표면 보호성을 강화하기 위해서 두께는 약 30-60㎛정도로 두껍게 형성시킨다. 이때 비아 홀(18)의 도전성 재료는 일측이 금도금층(16)과 접촉되어 있다.
그리고 나서, 도 4c와 같이 금속 패터닝에 의해 금속 패드(22)를 형성시켜준다. 이때 일정한 금속 패드 피치를 갖게하고 금속 패드 크기를 충분히 크게 하면, 실장을 원활하게 하기 위해 그 두께는 약 80-100㎛정도로 한다. 금속 패드 사이즈는 약 400㎛×800㎛ 정도로 한다.
그 다음, 도 4d와 같이 금속 패드 위에는 금도금이나 솔더 도금에 의해 산화 방지층을 형성시켜 주어 금속 패드(22)를 보호하고 실장시 산화 방지 및 솔더 습성을 향상시킬 수 있도록 한다.
상기한 칩 사이즈 패키지의 제조 공정은 하나의 반도체 칩을 예로 하여 설명하였지만 상기 제조 공정은 웨이퍼 차원에서 이루어진다.
따라서 본 발명에 의한 구조에 따르면, 별도의 기판이나 리드 프레임을 사용하지 않고 웨이퍼 상태에서 칩 스케일 패키지 제조 공정을 완성함으로써, 공수 및 원가 절감과 함께 대량생산을 이룰 수 있는 이점(利點)이 있다.
Claims (2)
- 반도체 칩의 전극 패드 상에 산화 방지를 위하여 형성된 금도금층, 상기 금도금층의 상면이 노출되도록 하여 상기 반도체 칩의 상면에 형성된 폴리이미드층, 상기 금도금층의 상면이 노출되도록 하여 상기 반도체 칩의 상면에 형성된 폴리이미드층, 상기 금도금층의 상면과 일측이 접촉되어 있는 비아 홀, 상기 비아 홀이 형성되어 있는 상기 폴리이미드층에 형성된 금속 패드, 그리고 상기 금속 패드의 상면에 형성된 도금층을 갖는 것을 특징으로 하는 칩 스케일 패키지.
- 일면에 다수의 전극 패드가 구비된 반도체 칩을 준비하는 단계, 상기 전극 패드가 형성된 면에 상기 전극 패드를 제외한 표면을 덮도록 제 1 패시베이션층을 형성시키는 단계, 상기 전극 패드 상에 산화 방지를 위하여 금도금층을 형성시키는 단계, 제 2 패시베이션층으로서 상기 제 1 패시베이션층과 금도금층을 덮는 폴리이미드층을 형성시키고 금도금층에 대응하는 영역에 비아 홀을 형성시키는 단계, 상기 비아 홀의 상부에 금속 패드를 형성시키는 단계, 그리고 금속 패드 위에 도금층을 형성시키는 단계를 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029489A KR0185514B1 (ko) | 1996-07-20 | 1996-07-20 | 칩 스케일 패키지 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029489A KR0185514B1 (ko) | 1996-07-20 | 1996-07-20 | 칩 스케일 패키지 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012329A KR980012329A (ko) | 1998-04-30 |
| KR0185514B1 true KR0185514B1 (ko) | 1999-03-20 |
Family
ID=19466950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029489A KR0185514B1 (ko) | 1996-07-20 | 1996-07-20 | 칩 스케일 패키지 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0185514B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608358B1 (ko) * | 2004-03-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 칩 패키지 및 이의 제조 방법 |
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1996
- 1996-07-20 KR KR1019960029489A patent/KR0185514B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608358B1 (ko) * | 2004-03-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 칩 패키지 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012329A (ko) | 1998-04-30 |
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