KR100686823B1 - 반도체패키지 - Google Patents

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KR100686823B1
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체패키지에 관한 것으로, 수동소자로 인한 딜라미네이션, 봉지재의 크랙 및 전기적 쇼트 현상을 제거할 수 있도록, 상,하면에 다수의 회로패턴이 형성되고, 중앙에는 적어도 하나 이상의 관통공이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면에 접착수단으로 접착된 적어도 하나 이상의 반도체칩과; 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 다수의 도전성와이어와; 상기 섭스트레이트 상면의 반도체칩 및 도전성와이어가 외부환경으로부터 보호되도록 봉합하는 봉지재와; 상기 관통공의 내측에 위치되어, 상기 섭스트레이트의 회로패턴에 접속수단으로 연결된 수동소자와; 상기 섭스트레이트의 하면에 형성된 회로패턴에 전기적으로 연결된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
도1a는 종래의 반도체패키지를 도시한 단면도이고, 도1b는 봉지재가 제거된 종래의 반도체패키지를 도시한 사시도이다.
도2a는 본 발명에 의한 반도체패키지를 도시한 단면도이고, 도2b는 도2a의 저면도이다.
도3은 본 발명에 의한 다른 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
10; 섭스트레이트 11; 수지층
12; 회로패턴 12a; 본드핑거
12b; 볼랜드 13; 도전성비아
14; 커버코트 15; 관통공
20; 접착수단 30; 반도체칩
31; 입출력패드 40; 도전성와이어
50; 봉지재 60; 도전성볼
70; 수동소자 71; 전극
80; 접속수단
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 수동소자를 갖는 SIP(System In Package)형 반도체패키지에 관한 것이다.
통상 전자 부품은 능동소자와 수동소자로 나누어 볼 수 있는데, 상기 능동소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동소자는 선형이거나, 비선형 부분이 있어도 그 비선형 특성을 이용하지 않는 것을 수동소자라 한다.
상기 능동소자의 대표적인 것은 트랜지스터, IC 반도체칩 등이며, 상기 수동소자의 대표적인 것은 콘덴서, 저항, 인덕터 등이다. 이러한 수동소자는 능동소자인 반도체칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하며, 통상 반도체패키지가 실장된 마더보드의 임의 위치에 다수가 실장된다. 그러나, 상기와 같이 반도체패키지의 주변에 실장되는 수동소자는 마더보드의 면적을 증가시키고, 반도체패키지의 실장 밀도를 크게 저하시키는 단점이 있다.
이러한 단점을 해결하기 위해, 최근에는 상기 수동소자를 반도체패키지의 한 구성 요소인 섭스트레이트에 직접 실장한 구조(이를, System In Package라고 함) 및 방법이 제안되고 있으며, 이러한 상태가 도1a 및 도1b에 도시되어 있다.
여기서, 도1a는 종래 수동소자를 갖는 반도체패키지(100')의 단면도이고, 도1b는 봉지재(60')가 제거된 상태의 반도체패키지를 도시한 사시도이다.
도시된 바와 같이 종래에는 상,하면에 다수의 회로패턴(12')이 형성된 섭스 트레이트(10')가 구비되어 있고, 상기 섭스트레이트(10') 상면 중앙에는 반도체칩(41')이 접착되어 있으며, 그 외측의 회로패턴(12')에는 다수의 수동소자(20')가 실장되어 있다. 상기 반도체칩(41')의 입출력패드(43')는 도전성와이어(50')에 의해 상기 섭스트레이트(10') 상면의 회로패턴(12')에 접속되어 있고, 상기 섭스트레이트(10') 하면의 회로패턴(12')에는 다수의 도전성볼(71')이 융착되어 있다. 또한, 상기 섭스트레이트(10')의 상면 전체에는 봉지재(60')가 봉지되어 있음으로써, 상기 반도체칩(41'), 도전성와이어(50') 및 수동소자(20')가 외부 환경으로부터 보호되도록 되어 있다.
상기 섭스트레이트(10')는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 설명한다.
즉, 상기 섭스트레이트(10')는 열경화성 수지층(11')을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12')이 형성되어 있고, 상기 상,하면의 회로패턴(12')은 도전성 비아(13')에 의해 상호 전기적으로 연결된 구조를 한다. 또한, 상기 수지층(11') 상면의 회로패턴(12')은 도전성와이어(50')가 접속되는 본드핑거(12a')를 포함하고, 상기 수지층(11') 하면의 회로패턴(12')은 도전성볼(71')이 융착되는 랜드(12b')를 포함한다. 또한, 상기 본드핑거(12a') 및 랜드(12b')를 제외한 표면은 비전도성 커버코트(14')가 코팅되어 외부 환경으로부터 보호되도록 되어 있다. 물론, 상기 수동소자(20')가 실장되는 영역은 커버코트(14')가 코팅되어 있지 않다.
여기서, 상기 수동소자(20')는 상기 섭스트레이트(10') 상면의 회로패턴(12')에 솔더(21')를 이용한 SMT(Surface Mount Technology) 방식으로 실장되어 있으나, THT(Through Hole Technology) 방식으로 실장될 수도 있다.
그러나 이러한 종래의 반도체패키지도 다음과 같은 문제가 있다.
즉, 상기 수동소자를 섭스트레이트에 실장시키는 솔더로 인하여 딜라미네이션(Delamination) 발생 확률이 매우 높아지는 문제가 있다. 즉, 상기 솔더의 고유특성 그리고 상기 솔더의 표면에 남아 있는 플럭스 레진(Flux Resin)으로 인하여 그 솔더와 상기 봉지재와의 접착력이 매우 불량하고, 따라서 상기 솔더와 봉지재 사이에 딜라미네이션이 쉽게 발생하는 문제가 있다.
더불어, 상기 수동소자를 섭스트레이트에 실장시키는 솔더는 상기 반도체패키지가 고온의 환경에 놓여졌을 때 재용융되고, 이에 따라 기포, 가스 등이 발생됨으로써, 봉지재의 크랙 및 섭스트레이트에 형성된 회로패턴의 전기적 쇼트 등을 유발하는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 수동소자로 인한 딜라미네이션, 봉지재의 크랙 및 전기적 쇼트 현상을 최소화할 수 있는 반도체패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상,하면에 다수의 회로패턴이 형성되고, 중앙에는 적어도 하나 이상의 관통공이 형성된 섭스트 레이트와; 상기 섭스트레이트의 상면에 접착수단으로 접착된 적어도 하나 이상의 반도체칩과; 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 다수의 도전성와이어와; 상기 섭스트레이트 상면의 반도체칩 및 도전성와이어가 외부환경으로부터 보호되도록 봉합하는 봉지재와; 상기 관통공의 내측에 위치되어, 상기 섭스트레이트의 회로패턴에 접속수단으로 연결된 수동소자와; 상기 섭스트레이트의 하면에 형성된 회로패턴에 전기적으로 연결된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 수동소자와 상기 섭스트레이트의 회로패턴을 연결하는 접속수단은 솔더페이스트 또는 실버페이스트중 어느 하나가 융용되어 형성될 수 있다.
또한, 상기 관통공 내측의 수동소자는 하면이 봉지재로 봉합될 수도 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 수동소자가 섭스트레이트 상면의 봉지재 내측에 위치되지 않고, 섭스트레이트의 관통공에 위치됨으로써, 종래와 같은 봉지재와 수동소자 사이의 딜라미네이션 문제 및 봉지재의 크랙 문제를 원천적으로 해결할 수 있게 된다.
또한, 상기 접속수단은 외부로 노출되어 있음으로써, 반도체패키지가 고온의 환경에 노출된다 해도, 표면장력에 의해 소정 영역에만 위치되고, 따라서 상기 솔더에 의해 다른 회로패턴을 전기적으로 쇼트시키는 현상도 제거된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도2b는 도2a의 저면도이다.
도시된 바와 같이 열경화성 수지층(11)을 중심으로 그 상,하면에는 다수의 도전성 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있다.
상기 수지층(11) 상,하면의 회로패턴(12)은 도전성 비아(13)에 의해 상호 전기적으로 연결되어 있다. 또한 상기 수지층(11) 상면의 회로패턴(12)은 하기할 도전성와이어(40)와 연결되는 본드핑거(12a)를 포함한다. 또한, 상기 수지층(11) 하면의 회로패턴(12)은 하기할 도전성볼(60)과 연결되는 볼랜드(12b)를 포함한다. 또한, 상기 본드핑거(12a) 및 볼랜드(12b)를 제외한 회로패턴(12)은 절연성의 커버코트(14)로 코팅되어 있다.
이러한 섭스트레이트(10)는 통상의 인쇄회로기판, 써킷테이프, 써킷필름 등이 이용될 수 있으며, 본 발명에서 특정한 섭스트레이트를 한정하는 것은 아니다.
더불어, 상기 섭스트레이트(10)의 중앙부에는 적어도 하나 이상의 관통공(15)이 형성되어 있다. 상기 관통공(15)은 바람직하기로 하기할 반도체칩(30)의 하면과 대응되는 영역에 다수개가 형성됨이 바람직하다.
상기 섭스트레이트(10)의 상면에는 접착수단(20)에 의해 적어도 하나 이상의 반도체칩(30)이 접착되어 있다. 즉, 상기 관통공(15)의 상면의 상면에는 접착수단(20) 및 반도체칩(30)이 위치되어 있다. 상기 접착수단(20)은 통상적인 액상의 에폭시 접착제, 접착필름 또는 이들의 등가물을 이용할 수 있다. 또한, 상기 반도체칩(30)은 상면에 다수의 입출력패드(31)가 형성되어 있다.
상기 반도체칩(30)의 입출력패드(31)와 상기 섭스트레이트(10)의 회로패턴(12)은 골드와이어(40), 알루미늄와이어(40) 또는 이들의 등가물에 의해 상호 연결되어 있다.
계속해서, 상기 섭스트레이트(10) 상면의 반도체칩(30) 및 도전성와이어(40)는 외부환경으로부터 보호되도록 에폭시몰딩컴파운드(Epoxy Molding Compound), 인캡(??메)(액상으로서 공기중에 노출되면 딱딱하게 경화됨) 또는 이들의 등가물과 같은 봉지재(50)로 봉지되어 있다.
이어서, 상기 섭스트레이트(10)의 관통공(15) 내측에는 콘덴서, 저항, 인덕터 등과 같은 수동소자(70)가 위치되어 있으며, 이 수동소자(70)의 전극(71)은 상기 섭스트레이트(10)의 회로패턴(12)과 전기적 접속수단(80)에 의해 상호 연결되어 있다.
즉, 상기 수동소자(70)는 상기 섭스트레이트(10)의 하면에 형성된 소정의 회로패턴(12)과 전기적 접속수단(80)에 의해 연결되어 있다. 물론, 상기 회로패턴(12)은 소정의 볼랜드(12b)와 연결되어 있으며, 이는 반도체칩(30) 및 마더보드에 전기적으로 연결된다.
여기서, 상기 접속수단(80)은 솔더페이스트(Solder Paste), 실버페이스트(Silver Paste) 또는 이들의 등가물중 어느 하나가 융용되어 형성될 수 있다. 또한, 상기 수동소자(70)의 전극(71)과 회로패턴(12) 사이의 접속수단(80)은 융용되었을때 표면장력에 의해 상기 전극(71)과 회로패턴(12) 사이에만 형성됨으로써, 그 접속작업이 용이하게 이루어지는 장점이 있다.
또한, 상기 관통공(15) 내측의 수동소자(70)는 하면이 봉지재(50)로 봉합될 수도 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
계속해서, 상기 섭스트레이트(10) 하면에 형성된 회로패턴(12)에는 솔더볼 또는 이것의 등가물과 같은 도전성볼(60)이 융착되어 있으며, 상기 도전성볼(60)은 차후 마더보드에 실장되는 영역이 된다.
도3은 본 발명에 의한 다른 반도체패키지(101)를 도시한 단면도이다. 여기서, 상기 반도체패키지(101)는 도2a의 반도체패키지(100)와 유사하므로 그 차이점을 중심으로 설명하기로 한다.
도시된 바와 같이, 일정크기의 관통공(15)이 섭스트레이트(10)중 반도체칩(30)이 접착된 영역의 외주연에 다수개가 형성되어 있다. 보다 구체적으로, 상기 관통공(15)은 반도체칩(30)의 입출력패드(31)에 도전성와이어(40)로 연결된 회로패턴(12)중 본드핑거(12a) 외주연에 형성되어 있다.
물론, 상기 관통공(15) 내측에는 수동소자(70)가 위치되어 있으며, 이는 섭스트레이트(10) 하면에 형성된 회로패턴(12)과 솔더와 같은 접속수단(80)에 의해 전기적으로 연결되어 있다. 여기서, 상기 접속수단(80)은 상기 관통공(15)의 내벽과 수동소자(70) 사이에 형성됨으로써, 상기 접속수단(80)과 봉지재(50)와의 직접적인 접촉면적은 상당히 줄어들게 된다. 따라서, 상기 반도체패키지(101)가 고온의 환경에 노출된다 해도, 상기 접속수단(80)과 봉지재(50)와의 접촉 영역이 작기 때문에, 종래와 같은 딜라미네이션 문제 및 봉지재의 크랙 현상을 억제할 수 있게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지에 의하면, 수동소자가 섭스트레이트 상면의 봉지재 내측에 위치되지 않고, 섭스트레이트의 관통공에 위치됨으로써, 종래와 같은 봉지재와 수동소자 사이의 딜라미네이션 문제 및 봉지재의 크랙 문제를 원천적으로 해결할 수 있는 효과가 있다.
또한, 수동소자와 섭스트레이트의 회로패턴을 연결하는 접속수단은 반도체패키지의 외부로 노출되어 있음으로써, 반도체패키지가 고온의 환경에 노출된다 해도, 표면장력에 의해 소정 영역에만 위치되고, 따라서 상기 접속수단에 의해 다른 회로패턴을 전기적으로 쇼트시키는 현상도 제거할 수 있는 효과가 있다.

Claims (5)

  1. 상,하면에 다수의 회로패턴이 형성되고, 적어도 하나 이상의 관통공이 형성된 섭스트레이트와;
    상기 섭스트레이트의 상면에 접착수단으로 접착된 적어도 하나 이상의 반도체칩과;
    상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 다수의 도전성와이어와;
    상기 섭스트레이트 상면의 반도체칩 및 도전성와이어가 외부환경으로부터 보호되도록 봉합하는 봉지재와;
    상기 관통공의 내측에 위치되어, 상기 섭스트레이트의 회로패턴에 접속수단으로 연결된 수동소자와;
    상기 섭스트레이트의 하면에 형성된 회로패턴에 전기적으로 연결된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 수동소자와 상기 섭스트레이트의 회로패턴을 연결하는 접속수단은 솔더페이스트 또는 실버페이스트중 어느 하나가 융용되어 형성된 것을 특징으로 하는 반도체패키지.
  3. 제1항 또는 제2항중 어느 한 항에 있어서, 상기 관통공 내측의 수동소자는 하면이 봉지재로 봉합된 것을 특징으로 하는 반도체패키지.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 관통공은 반도체칩이 접착되는 섭스트레이트에 형성된 것을 특징으로 하는 반도체패키지.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 관통공은 반도체칩이 접착되는 영역의 외주연인 섭스트레이트에 형성된 것을 특징으로 하는 반도체패키지.
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