KR0169820B1 - 금속 회로 기판을 갖는 칩 스케일 패키지 - Google Patents

금속 회로 기판을 갖는 칩 스케일 패키지 Download PDF

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Abstract

본 발명은 크기가 반도체 베어 칩의 크기와 비슷하면서도 사용자에게는 노운 굳 다이로 공급이 가능하고 표면 실장 기술을 그대로 적용할 수 있는 소위, 칩 스케일 패키지(Chip Scale Package)로서, 제조 비용이 적게 들고 제조 공정이 간단한 구조를 갖는 새로운 형태의 칩 스케일 패키지를 제공하는데, 중앙 또는 가장자리 부분에 본딩 패드를 갖는 반도체 칩과, 반도체 칩과의 전기적 연결을 위한 회로 패턴과 실장 패드를 갖는 금속 회로 기판과, 이러한 회로 기판을 반도체 칩과 접착시키기 위한 테이프와, 반도체 칩의 본딩 패드와 회로 기판을 전기적으로 연결하기 위한 와이어와, 반도체 칩을 외부로부터 보호하기 위한 패키지 몸체를 구비한 구조를 가지고 있어서 대량 생산 및 수율 향상에 기여할 수 있을 뿐만 아니라 반도체 칩 상부에 위치한 금속 회로 기판을 통해 칩의 열을 쉽게 방출할 수도 있다.

Description

금속 회로 기판을 갖는 칩 스케일 패키지
제1도는 종래의 칩 스케일 패키지의 단면도.
제2도는 본 발명에 따른 칩 스케일 패키지의 일 실시예의 단면도.
제3도는 본 발명에 따른 칩 스케일 패키지에 사용되는 금속 회로 기판의 평면도.
제4도는 본 발명에 따른 칩 스케일 패키지의 또 다른 실시예의 단면도.
제5도는 제4도에 도시한 본 발명에 따른 칩 스케일 패키지에 사용되는 금속 회로 기판의 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 11, 21 : 반도체 칩 2 : 본딩 패드
3 : 어레이 범프 5 : 플렉시블(flexible) 기판
7 : 탄성 중합체 8 : 본딩 리드
9, 18, 28 : 패키지 몸체 10, 20 : 칩 스케일 패키지
12, 22 : 금속 회로 기판 14, 24 : 폴리이미드 테이프
15 : 구멍 16, 26 : 와이어
17, 27 : 회로 패턴 19, 29 : 실장 패드
본 발명은 칩 스케일 반도체 패키지에 관한 것으로서 보다 구체적으로는 금속 리드 프레임, 플라스틱 조립 공정을 이용할 수 있는 새로운 형태의 칩 스케일 패키지에 관한 것이다.
여러 개의 베어 칩(Bare chip: 웨이퍼에서 분리되었지만 아직 패키지되지 않은 반도체 칩)을 모듈화해서 특정 기판에 실장하는 멀티 칩 모듈(Multi Chip Module)에서 중요한 것은 실장하기 전에 반도체 칩의 특성을 알고 있어야 한다는 것, 즉 실장하고자 하는 반도체 칩이 노운 굳 다이(KGD: Know Good Die; 이하 KGD라 한다)이어야 한다는 것이다. 그런데 KGD는 베어 칩 상태에서 특성 검사를 하여야 하기 때문에 KGD의 보장 방법이나 검사 방법 및 비용면에 있어서 아직 문제점이 많다.
이러한 배경에서 등장한 새로운 실장 개념이 바로 칩 스케일 패키지(CSP; Chip Scale Package 또는 Chip Size Package; 이하 CSP라 한다)이다. 이러한 CSP 형태는 주로 볼 그리드 어레이(BGA; Ball Grid Array) 패키지이며, 패키지의 크기는 거의 칩 크기로 한 것으로서 베어 칩과 거의 같은 크기임에도 불구하고 사용자에게는 KGD로 공급이 가능하고 더욱이 종래의 표면 실장 기술(SMT; Surface Mounting Technology)을 그대로 사용할 수 있어서 전자기기의 소형화, 박형화, 다기능화를 도모할 수 있다. 또한 CSP를 개인용 컴퓨터에 채용하면 CD-ROM 드라이브 등도 내장할 수 있고, 노트-북 PC에도 멀티미디어 기능을 탑재할 수 있다는 유리한 점이 있다.
제1도는 종래의 미국 테세라 사(美國 Tessera社)에서 개발한 티씨씨(TCC: Tessera Compliant Chip; 이하 TCC라 한다) 패키지의 단면도이다. 이것은 에컨대, [P. A. Gargini and G.H. Parker; Microprocessor Technology Towards The Year 2000, SEMICON/KANSAI-KYOTO TECHNOLOGY SEMINAR 92 Procesings, June 11-12, pp.16-22]에 알려져 있는 것과 같은 고밀도 실장과 다기능 응용을 위한 소위 마이크로 볼 그리드 어레이 패키지(μ-BGA package; micro-Ball Grid Array package)의 일종으로서, 기본 구조는 반도체 칩(1)의 본딩 패드(2)와 어레이 범프(3)를 전기적으로 연결하는 패턴을 가지며 구리(Cu)와 폴리이미드(Polyimide)로 이루어진 플렉시블 기판(5; fiexible board)에 탄성 중합체(7; elastomer)를 이용하여 반도체 칩(1)을 접착한 것이다. 반도체 칩(1)의 패드 피치는 기존 기판에 실장하기 쉽게 변환되어서 소자 신호를 외부에, 또한 외부 신호를 소자에 전기적으로 도통시킨다. 탄성 중합체(7)는 실리콘(silicone) 수지로 구성되는 탄성체이다. 본딩 리드(8)와 반도체 칩(1)의 본딩 패드(2)를 서모소닉 TAB(Thermosonic Tape Automated Bonding)와 유사하게 내부 리드 본딩(ILB) 방법을 사용하여 전기적으로 연결을 한 후, 외부 환경으로부터 보호하기 위해 실리콘 재질의 패키지 몸체(9)를 형성한다.
여기서 플렉시블 기판은 구리와 폴리이미드로 구성되어 있고, 어레이 범프는 니켈(Ni)에 금(Au)을 코팅하여 약 0.1mm 높이로 되어 있다. TCC에서는 평균 전기적 연결길이가 약 1.0∼1.5mm이므로 인덕턴스와 커패시턴스 및 신호 지연이 매우 작으며 기판 실장시 고밀도 실장이 가능하다는 장점이 있다.
그러나 이러한 TCC에서는 값이 비싼 어레이 범프, 플렉시블 기판 등을 사용하기 때문에 제조 비용이 증가하게 되고, 반도체 칩의 본딩 패드와 본딩 리드를 연결하기 위한 반도체 칩의 정렬과 본딩 리드의 연결 방법이 TAB와 유사하기 때문에 와이어 본딩에 의한 연결방식에 비해 양산성 측면에서 어려움이 많다는 문제점이 있다.
따라서 본 발명의 목적은 값싸고 양산성이 뛰어난 칩 스케일 패키지를 제공하는 것이다.
이러한 목적을 달성하기 위해 본 발명에서는 본딩 패드를 갖는 반도체 칩과, 반도체 칩과의 전기적 연결을 위한 회로 패턴과 외부와의 전기적 연결을 위한 실장 패드를 갖는 회로 기판과, 회로 기판을 반도체 칩과 접착시키기 위한 테이프와, 반도체 칩의 본딩 패드와 회로 기판을 전기적으로 연결하기 위한 와이어와, 반도체 칩을 외부 환경으로부터 보호하기 위한 패키지 몸체를 구비하고, 이에 더하여 회로 기판의 실장 패드를 갖는 한 면이 패키지 몸체의 표면에 노출되어 있는 칩 스케일 패키지를 구현하여 기존에 사용하고 있던 금속 리드 프레임 플라스틱 조립 공정을 그대로 이용할 수 있는 칩 스케일 패키지를 제공한다.
제2도는 본 발명에 따른 칩 스케일 패키지(10)의 일 실시예의 단면도이다. 반도체 칩(11)을 폴리이미드 테이프(14)를 이용하여 금속 회로 기판(12)에 부착시킨 다음 금 또는 알루미늄 와이어(16)를 이용하여 전기적 연결을 하고 외부 환경으로부터 보호하기 위하여 봉지 수지로 패키지 몸체(18)를 형성한다. 이때 패키지 몸체(18)는 금속 회로 기판(12)의 표면 중 실장 패드가 형성되어 있는 부분이 패키지 몸체의 표면에 노출되도록 형성된다. 여기서 반도체 칩(10)과 금속 회로 기판(12)의 전기적인 연결은 기존의 플라스틱 패키지에서 사용하던 와어이 본딩 방법과 마찬가지로 금 또는 알루미늄 와이어를 사용한다. 그리고, 패키지 몸체(18)로 사용되는 물질은 종래 플라스틱 패키지에서 사용하는 것과 동일한 열경화성 수지인 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound; 이하 EMC라 한다)를 사용할 수도 있고, 또는 칩 온 보드(COB: Chip On Board; 이하 COB라 한다)에서 사용되는 것을 사용할 수 있다.
금속 회로 기판(12)은 효율적인 열 방출이 이루어지도록 금속 박막으로 되어 있고, 예를 들면 절연성 물질을 도포한 얇은 동판을 사용할 수 있다.
본 발명에 따른 칩 스케일 패키지의 금속 회로 기판은 제2도 또는 제4도에 도시한 것과 같은 형태를 가질 수 있다. 즉, 금속 회로 기판의 가장자리에 상방향(上方向)으로(제2도) 또는 하방향(下方向)으로(제4도) 단차를 형성한다. 상방향으로 단차가 형성된 지역에는 칩 스케일 패키지를 외부단자와 전기적으로 연결시키기 위한 실장 패드가 형성되어 있으며, 패키지 몸체를 형성할 때 실장 패드가 형성된 부분이 패키지 몸체의 표면에 노출되도록 패키지 몸체를 형성한다. 한편, 하방향으로 단차가 형성된 지역에는 회로 패턴이 형성되어 있으며, 와이어가 회로 패턴과 본딩 패드를 연결함으로써 금속 회로 기판을 반도체 칩에 전기적으로 연결시킨다.
금속 회로 기판을 이하에서 보다 상세히 설명한다.
제3도를 참조하면 금속 회로 기판(12)은 얇은 동판 위에 절연 물질을 도포한 다음에 그 위에 칩과의 전기적 연결을 위한 회로 패턴(17)과 외부단자와 패키지를 전기적으로 연결시키기 위한 실장 패드(19)를 배선한 형태로 이루어져 있다. 본 발명에 따른 금속 회로 기판(12)의 한 구현예에 따르면, 제3도에 도시된 바와 같이, 금속 회로 기판(12)은 그의 가장자리 면에 상방향으로 단차가 형성되어 있으며, 하방향으로 단차가 형성되어 있는 중앙부에는 구멍(15)이 형성되어 있다. 상방향으로 단차가 형성된 가장자리 면에는 패키지를 외부단자와 연결시키기 위한 실장 패드(19)가 그의 표면에 구비되어 있고, 하방향으로 단차가 형성된 중심부에는 구멍(15) 및 금속 회로 기판(12)에 대응하는 반도체 칩의 본딩 패드와 와이어를 통해 연결되는 회로 패턴(17)이 형성되어 있다.
이와 같은 금속 회로 기판은 폴리이미드 테이프와 같은 접착 테이프에 의해 반도체 칩에 접착되어 있다.
위와 같이 얻어진 패키지를 EMC를 이용하여, 실장 패드가 형성되어 있는 상방향으로 단차가 형성된 가장자리 지역이 노출되도록 하여 패키지 몸체를 형성한다.
실장 패드는 외부 회로 기판에 CSP가 실장될 때 솔더링되는 부분으로서, 본 발명에 따른 CSP를 외부 회로 기판의 외부단자에 실장하는 방법은 기존의 플라스틱 패키지와 동일하게 진행된다. 즉, 외부 회로 기판의 외부단자와 같은 칩 실장 위치에 솔더 패이스트(solder paste)를 도포하고 그 위에 CSP를 올려놓은 다음에 솔더 리플로우(solder reflow)를 함으로써 CSP의 실장이 이루어진다.
제4도를 참조하면, 반도체 칩(21)은 폴리이미드 테이프(24)에 의해 소정의 회로 패턴이 형성되어 있는 금속 회로 기판(22)에 부착된다. 제4도에 도시한 칩 스케일 패키지(20)에 있어서는 금속 회로 기판(22)은 반도체 칩(21)보다 크기가 작다. 반도체 칩(21)과 금속 회로 기판(22)의 전기적 연결은 와이어(26)에 의해 이루어지며, 봉지수지로 형성된 패키지 몸체(28)에 의해 반도체 칩(21)은 외부로부터 보호된다. 제2도와 관련하여 설명한 바 있듯이, 반도체 칩(21)과 회로 기판(22)의 전기적인 연결은 플라스틱 패키지 공정에서 사용했던 것과 동일한 와이어 본딩 방법을 사용하여 행할 수 있고, 패키지 몸체(28)로 사용되는 물질 역시 EMC를 사용하거나 또는 COB에서 사용하던 것을 그대로 적용할 수가 있다.
패키지 몸체는 외부단자와의 전기적 연결을 위한 실장 패드가 형성되어 있는 상방향으로 단차가 형성된 부분이 표면에 노출되도록 하여 형성된다.
제5도는 제4도에 도시한 본 발명의 칩 스케일 패키지(20)에 사용되는 금속 회로 기판(22)의 평면도이다. 금속 회로 기판(22)은 열 방출을 극대화하기 위하여 얇은 동판 위에 절연물질로서 얇은 막을 도포한 후 그 위에 회로 패턴(27)을 배선하고 실장 패드(29)를 형성시킨 상태로 이루어져 있다. 실장 패드(29)는 앞의 실시예에서와 마찬가지로 외부 회로 기판에 실장될 때 솔더링되는 부분이다.
이상 설명한 바와 같이 본 발명에 따른 칩 스케일 패키지는 기존에 사용중인 조립 공정을 그대로 이용할 수 있고 칩과 금속 회로 기판을 부착하는 공정, 금선 연결 공정, 패키지 몸체 형성 공정으로 완료되어 공정이 매우 간단하여 대량 생산 및 수율 향상에 기여할 수 있다. 또한 기존의 칩 스케일 패키지 방식에서 사용하는 플렉시블 회로, 어레이 범프, TAB 본딩 등 단가가 비싼 재료 및 공정이 필요치 않아 값싸게 제조할 수 있다는 장점이 있다.
특히 반도체 칩 상부에 위치한 금속 회로 기판을 통해 반도체 칩에서 발생한 열을 쉽게 방출을 할 수 있어서 패키지의 열 방출 능력을 극대화할 수 있다.

Claims (8)

  1. 본딩 패드를 갖는 반도체 칩과 상기 반도체 칩과의 전기적 연결을 위한 회로 패턴과 외부단자와의 접속을 위한 실장 패드를 갖는 회로 기판과, 상기 회로 기판을 상기 반도체 칩과 접착시키기 위한 테이프와, 상기 반도체 칩의 본딩 패드와 상기 회로 기판을 전기적으로 연결하기 위한 와이어와 상기 반도체 칩을 외부로부터 보호하기 위한 패키지 몸체를 구비한 칩 스케일 패키지.
  2. 제1항에 있어서, 상기 회로 기판의 실장 패드는 상기 외부단자에 접속될 때 솔더링되는것을 특징으로 하는 칩 스케일 패키지.
  3. 제1항에 있어서, 상기 회로 기판은 열 전도성이 우수한 금속으로 구성된 것을 특징으로 하는 칩 스케일 패키지.
  4. 제1항에 있어서, 상기 실장 패드는 상기 패키지 몸체의 표면에서 노출되는 것을 특징으로 하는 칩 스케일 패키지.
  5. 제1항 또는 제4항에 있어서, 상기 회로 기판은 가장자리가 높고 중앙부가 낮도록 단차가 형성되어 있으며, 상기 실장 패드는 상방향으로 단차가 형성된 상기 가장자리 지역에 형성된 것을 특징으로 하는 칩 스케일 패키지.
  6. 제5항에 있어서, 하방향으로 단차가 형성된 상기 중앙부에는 구멍이 뚫려 있으며 상기 회로 패턴이 구비되어 있고, 상기 와이어는 상기 중앙부의 구멍을 통하여 상기 회로 기판의 회로패턴과 상기 반도체 칩의 본딩 패드를 연결시키는 것을 특징으로 하는 칩 스케일 패키지.
  7. 제1항 또는 제4항에 있어서, 상기 회로 기판은 가장자리가 낮고 중앙부가 높도록 단차가 형성되어 있으며, 상기 실장 패드는 상방향으로 단차가 형성된 상기 중앙부 지역에 형성되고, 상기 회로 기판의 크기는 상기 반도체 칩의 크기보다 더 작은 것을 특징으로 하는 칩 스케일 패키지.
  8. 제7항에 있어서, 하방향으로 단차가 형성된 상기 가장자리 지역에는 상기 회로 패턴이 구비되어 있고, 상기 와어어는 상기 회로 기판의 회로 패턴과 상기 반도체 칩의 본딩 패드를 연결시키는 것을 특징으로 하는 칩 스케일 패키지.
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