KR100406447B1 - 반도체패키지 및 그 제조방법 - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 볼그리드어레이 패키지 기술과 플립칩 패키지 기술을 응용하여, 반도체패키지끼리 적층가능하게 함으로써, 고밀도화 및 고기능화한 시스템을 용이하게 구현할 수 있도록, 상면에 다수의 입출력패드가 구비된 반도체칩과; 상기 반도체칩의 하면에 접착되어 있으며, 상면에는 본드핑거를, 하면에는 볼랜드를 포함하는 회로패턴이 형성된 제1회로기판과; 상기 반도체칩의 특정 입출력패드와 상기 제1회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와; 상기 반도체칩의 상면에 위치되어 있으며, 상면에는 볼랜드를, 하면에는 범프랜드를 포함하는 회로패턴이 형성된 제2회로기판과; 상기 반도체칩의 특정 입출력패드와 상기 제2회로기판의 범프랜드를 접속하는 도전성범프와; 상기 제1회로기판과 제2회로기판 사이에 충진된 봉지재와; 상기 제1회로기판의 각 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 볼그리드어레이(Ball Grid Array) 패키지 기술과 플립칩(Flip Chip) 패키지 기술을 응용한 반도체패키지 및 그 제조 방법에 관한 것이다.
통상적으로 볼그리드어레이 패키지는 써킷필름, 써킷테이프 또는 인쇄회로기판(이하 '써킷필름'으로 통칭함) 등에 반도체칩을 탑재하고, 상기 반도체칩과 써킷필름을 도전성와이어로 상호 접속한 후, 봉지재로 상기 반도체칩 등을 원사이드 몰딩하며, 입출력 단자로서 상기 써킷필름의 저면에 도전성볼을 어레이된 상태로 융착하여 제조된 반도체패키지를 말한다.
한편, 플립칩 패키지는 상기와 같은 볼그리드어레이 패키지 등에서 반도체칩과 써킷필름을 접속하는 수단으로서 통상적인 도전성와이어대신 골드볼 또는 솔더볼 등의 도전성볼을 이용하여 접속한 패키지를 말한다.
상기한 두 패키지 모두 통상 1개의 반도체칩이 탑재되며, 또한 마더보드에도 상기 1개의 반도체패키지가 실장되어 사용되고 있다.
그러나 이러한 반도체패키지에 대하여 적층 가능한 반도체패키지는 아직 개시된 바 없으며, 따라서 좁은 면적의 마더보드상에서 고밀도, 고기능화한 시스템을 구현하는데는 한계가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 볼그리드어레이 패키지 기술과 플립칩 패키지 기술을 응용하여, 반도체패키지끼리 적층가능하게 함으로써, 고밀도화 및 고기능화한 시스템을 용이하게 구현할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도2는 본 발명에 의한 반도체패키지를 도시한 사시도이다.
도3a 내지 도3f는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.
도4a 및 도4b는 본 발명에 의한 반도체패키지가 적층된 상태를 도시한 것이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
2; 반도체칩 4; 입출력패드
10; 제1회로기판 12; 제1회로기판의 볼랜드
14; 제1회로기판의 본드핑거 16; 제1회로기판의 필름
20; 제2회로기판 22; 제2회로기판의 볼랜드
24; 제2회로기판의 범프랜드 26; 제2회로기판의 필름
30; 도전성와이어 40; 도전성범프
50; 봉지재 60; 도전성볼
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드가 구비된 반도체칩과; 상기 반도체칩의 하면에 접착되어 있으며, 상면에는 본드핑거를, 하면에는 볼랜드를 포함하는 회로패턴이 형성된 제1회로기판과; 상기 반도체칩의 특정 입출력패드와 상기 제1회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와; 상기 반도체칩의 상면에 위치되어 있으며, 상면에는 볼랜드를, 하면에는 범프랜드를 포함하는 회로패턴이 형성된 제2회로기판과; 상기 반도체칩의 특정 입출력패드와 상기 제2회로기판의 범프랜드를 접속하는 도전성범프와; 상기 제1회로기판과 제2회로기판 사이에 충진된 봉지재와; 상기 제1회로기판의 각 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 반도체패키지는 상,하로 적어도 2개 이상이 적층되어 이루어질 수 있다. 즉, 상기 반도체패키지는 첫 번째 반도체패키지의 제1회로기판에 형성된 도전성볼이 두 번째 반도체패키지의 제2회로기판의 볼랜드에 융착되어 상호 적층될 수 있다.
상기 회로기판은 수지층을 중심으로 상,하면에 본드핑거, 범프랜드 및 볼랜드 등의 회로패턴이 형성되고, 상,하면의 회로패턴은 도전성비아홀로 서로 연결된 통상의 인쇄회로기판일 수 있다.
또한, 상기 회로기판은 가요성 필름에 본드핑거, 범프랜드 및 볼랜드 등의 회로패턴이 형성된 써킷필름 또는 써킷테이프일 수도 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 상면에는 본드핑거를, 하면에는 볼랜드를 포함하는 회로패턴이 형성된 제1회로기판을 제공하고, 상기 제1회로기판의 상면에 다수의 입출력패드가 형성된 반도체칩을 접착하는 단계와; 상기 반도체칩의 특정 입출력패드와 제1회로기판의 본드핑거를 도전성와이어로 상호 접속하는 단계와; 상면에는 볼랜드를, 하면에는 범프랜드를 포함하는 회로패턴이 형성된 제2회로기판을 제공하고, 상기 제2회로기판의 범프랜드와 반도체칩의 특정 입출력패드를 도전성범프로 상호 접속하는 단계와; 상기 제1회로기판과 제2회로기판 사이를 봉지재로 충진하는 단계와; 상기 제1회로기판의 각 볼랜드에 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체칩의 상,하면에 회로기판을 구비하고 또한 상기 회로기판의 외부로 노출되는 표면(제1회로기판의 하면, 제2회로기판의 상면)에는 도전성볼 및 볼랜드가 형성되어 있음으로써 다수의 반도체패키지가 적층 가능한 구조가 된다. 따라서, 예를 들면 SRAM, DSP, Flash Memory 칩 등을 패키징하고, 이를 다수개 적층할 수 있게 됨으로써 좁은 마더보드상에서 고밀도, 고기능화한 시스템을 구현할 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1은 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도2는 본 발명에 의한 반도체패키지(100)를 도시한 사시도이다.
도시된 바와 같이 중앙부에는 상면에 다수의 입출력패드(4)가 구비된 반도체칩(2)이 위치되어 있다.
상기 반도체칩(2)의 하면에는 제1회로기판(10)이 접착제로 접착되어 있다.
상기 제1회로기판(10)은 상면에는 본드핑거(14)를 하면에는 볼랜드(12)를 갖는 회로패턴을 포함하며, 상기 회로패턴은 가요성 필름(16)에 형성되어 상,하면으로 노출된 형태를 한다.
여기서 주지된 바와 같이 상기 본드핑거(14) 및 볼랜드(12)를 포함하는 회로패턴은 통상적인 구리 박막이다. 또한 상기 볼랜드(12)에는 금(Au) 또는 은(Ag) 등이 도금될 수 있으며, 상기 볼랜드(12)에도 금(Au), 니켈(Ni) 및 팔라디엄(Pd) 등이 도금될 수 있다.
상기 반도체칩(2)의 특정 입출력패드(4) 바람직하기로는 반도체칩(2)의 상면 둘레에 형성된 입출력패드(4)는 상기 제1회로기판(10)의 본드핑거(14)와 전기적으로 접속되어 있다. 상기 접속 수단으로서는 골드와이어나 알루미늄와이어와 같은 도전성와이어(30)가 바람직하다.
상기 반도체칩(2)의 상면에는 상기 제1회로기판(10)의 넓이와 유사한 넓이를갖는 제2회로기판(20)이 위치되어 있다. 상기 제2회로기판(20)은 상면에 볼랜드(22)를, 하면에 범프랜드(24)를 포함하는 회로패턴이 형성되어 있으며, 상기 회로패턴은 가요성 필름(16)에 형성되어 상,하면으로 노출된 형태를 한다. 마찬가지로 상기 볼랜드(22) 및 범프랜드(24)를 포함하는 회로패턴은 구리박막이며, 상기 볼랜드(22) 및 범프랜드(24)에는 금, 니켈 및 팔라디엄 등이 도금될 수 있다.
또한, 상기 반도체칩(2)의 특정 입출력패드(4)(즉, 상기 도전성와이어(30)와 연결된 것을 제외한 나머지 입출력패드(4))와 상기 제2회로기판(20)의 범프랜드(24)는 도전성범프(40)에 의해 플립칩 방식으로 상호 접속되어 있다. 상기 도전성범프(40)는 바람직하기로 금 또는 솔더 등이 바람직하지만 여기서 그 재질을 한정하는 것은 아니다.
계속해서, 상기 제1회로기판(10)과 제2회로기판(20) 사이에는 에폭시몰딩컴파운드 또는 액상봉지재같은 봉지재(50)가 충진되어 반도체칩(2), 도전성와이어(30) 및 도전성범프(40) 등을 외부환경으로부터 보호하고, 반도체패키지(100)가 일정한 형태를 갖도록 되어 있다.
또한, 상기 제1회로기판(10)의 각 볼랜드(12)에는 솔더볼과 같은 도전성볼(60)이 융착되어 있음으로써 마더보드에 표면실장이 가능하게 되어 있다.
이와 같이 하여, 상기 반도체패키지(100)는 반도체칩(2)을 중심으로 그 상,하면에 제1회로기판(10) 및 제2회로기판(20)이 구비되어 있고, 상기 하면의 제1회로기판(10)에는 도전성볼(60)이 융착되어 있고, 상기 제2회로기판(20)의 상면에는 외부로 오픈된 다수의 볼랜드(22)가 형성되어 있음으로써 다수의반도체패키지(100)를 적층할 수 있게 된다.
여기서, 상기 회로기판은 써킷필름 및 써킷테이프에 한하여 설명하였지만, 이것으로만 한정되는 것은 아니고 딱딱한 수지층을 중심으로 상,하면에 본드핑거, 범프랜드 및 볼랜드 등의 회로패턴이 형성되고, 상,하면의 회로패턴은 도전성비아홀로 상호 연결된 통상적인 인쇄회로기판일 수도 있다.
도3a 내지 도3f는 본 발명에 의한 반도체패키지(100)의 제조 방법을 도시한 설명도이다.
먼저 도3a에 도시된 바와 같이, 상면에는 본드핑거(14)를 하면에는 볼랜드(12)를 포함하는 회로패턴이 형성된 제1회로기판(10)을 제공하고, 상기 제1회로기판(10)의 상면에는 다수의 입출력패드(4)가 형성된 반도체칩(2)을 접착제로 접착한다.
다음, 도3b에 도시된 바와 같이 상기 반도체칩(2)의 특정 입출력패드(4)와 제1회로기판(10)의 본드핑거(14)를 골드와이어나 알루미늄와이어와 같은 도전성와이어(30)를 이용하여 상호 접속한다.
다음, 도3c에 도시된 바와 같이 반도체칩(2)의 특정 입출력패드(4)(즉, 도전성와이어(30)와 접속되지 않은 다름 입출력패드(4))에 금 또는 솔더로서 도전성범프(40)를 형성한다.
계속해서, 도3d에 도시된 바와 같이 상기 반도체칩(2)의 상면에 제2회로기판(20)을 제공한다. 즉, 상면에는 볼랜드(22)를 하면에는 범프랜드(24)를 포함하는 회로패턴이 형성된 제2회로기판(20)을 제공하며, 이 제2회로기판(20)의범프랜드(24)와 반도체칩(2)에 형성된 도전성범프(40)를 플립칩 기술을 이용하여 상호 접속시킨다.
이어서, 도3e에 도시된 바와 같이 상기 제1회로기판(10)과 제2회로기판(20) 사이에 에폭시몰딩컴파운드 또는 액상봉지재와 같은 봉지재(50)를 충진함으로써 반도체칩(2), 도전성와이어(30), 도전성범프(40) 등이 외부 환경으로부터 보호되도록 하고, 반도체패키지(100)가 소정 형상으로 유지되도록 한다.
이어서, 도3f에 도시된 바와 같이 상기 제1회로기판(10)의 각 볼랜드(12)에 솔더볼과 같은 도전성볼(60)을 융착하여, 상기 반도체패키지(100)가 마더보드에 표면 실장 가능하도록 한다.
도4a 및 도4b는 본 발명에 의한 반도체패키지(100)가 적층된 상태를 도시한 것이다.
본 발명에 의한 반도체패키지(100)는 반도체칩을 중심으로 그 상,하면에 각각 회로기판이 구비되고, 상기 회로기판중 반도체칩의 상부에 위치하는 회로기판은 상부를 향해 오픈된 볼랜드가 형성되고, 반도체칩의 하부에 위치하는 회로기판은 하부에 다수의 도전성볼이 융착되어 있음으로써 상호 적층 가능한 형태를 한다. 따라서 예를 들면 SRAM이나 DSP칩을 탑재한 반도체패키지 또는 Flash Memory, SRAM, 또는 DSP칩을 탑재한 반도체패키지를 모두 적층하여 하나의 반도체패키지로 통합할 수 있게 됨으로써 고밀도, 고기능화한 시스템을 구현할 수 있게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체칩의 상,하면에 회로기판을 구비하고 또한 상기 회로기판의 외부로 노출되는 표면(제1회로기판의 하면, 제2회로기판의 상면)에는 도전성볼 및 볼랜드가 형성되어 있음으로써 다수의 반도체패키지가 적층 가능한 구조가 되고, 따라서, 예를 들면 SRAM, DSP, Flash Memory 칩 등을 패키징하고, 이를 다수개 적층할 수 있게 됨으로써 좁은 마더보드상에서 고밀도, 고기능화한 시스템을 구현할 수 있게 된다.

Claims (6)

  1. (정정) 상면에 다수의 입출력패드가 형성된 반도체칩;
    상기 반도체칩의 하면에 접착되어 있으며, 상면에는 본드핑거를, 하면에는 볼랜드를 포함하는 회로패턴이 형성된 제1회로기판;
    상기 반도체칩의 입출력패드중 둘레에 위치된 입출력패드와 상기 제1회로기판의 본드핑거를 전기적으로 접속하는 다수의 도전성와이어;
    상기 반도체칩의 상면에 위치되어 있으며, 상면에는 볼랜드를, 하면에는 범프랜드를 포함하는 회로패턴이 형성된 제2회로기판;
    상기 반도체칩의 입출력패드중 둘레의 내측에 위치된 입출력패드와 상기 제2회로기판의 범프랜드를 접속하는 다수의 도전성범프;
    상기 제1회로기판과 제2회로기판 사이에 충진되어, 상기 반도체칩, 도전성와이어 및 도전성범프를 감싸는 봉지재; 및,
    상기 제1회로기판의 각 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 반도체패키지는 상,하로 적어도 2개 이상이 적층되어 이루어진 것을 특징으로 하는 반도체패키지.
  3. 제2항에 있어서, 상기 반도체패키지는 첫 번째 반도체패키지의 제1회로기판에 형성된 도전성볼이 두 번째 반도체패키지의 제2회로기판의 볼랜드에 융착되어상호 적층된 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 회로기판은 수지층을 중심으로 상,하면에 본드핑거, 범프랜드 및 볼랜드 등의 회로패턴이 형성되고, 상,하면의 회로패턴은 도전성비아홀로 서로 연결된 인쇄회로기판인 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 회로기판은 가요성 필름에 본드핑거, 범프랜드 및 볼랜드 등의 회로패턴이 형성된 써킷필름인 것을 특징으로 하는 반도체패키지.
  6. (정정) 상면에는 본드핑거를, 하면에는 볼랜드를 포함하는 회로패턴이 형성된 제1회로기판을 제공하고, 상기 제1회로기판의 상면에 다수의 입출력패드가 형성된 반도체칩을 접착하는 단계;
    상기 반도체칩의 입출력패드중 둘레 근처의 입출력패드와 제1회로기판의 본드핑거를 도전성와이어로 상호 접속하는 단계;
    상면에는 볼랜드를, 하면에는 범프랜드를 포함하는 회로패턴이 형성된 제2회로기판을 제공하고, 상기 제2회로기판의 범프랜드와 반도체칩의 입출력패드중 둘레 내측의 입출력패드를 도전성범프로 상호 접속하는 단계;
    상기 제1회로기판과 제2회로기판 사이를 봉지재로 충진하는 단계; 및,
    상기 제1회로기판의 각 볼랜드에 도전성볼을 융착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
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