KR100708052B1 - 반도체패키지 - Google Patents

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KR100708052B1
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Abstract

이 발명은 반도체패키지에 관한 것으로, 반도체칩의 수축 및 팽창에 따른 섭스트레이트 및 마더보드 사이에 융착된 도전성볼의 분리나 파손을 방지할 수 있도록, 수지층을 중심으로 상면에 다수의 본드핑거를, 하면에 다수의 랜드를 포함하는 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성 비아로 상호 연결되어 있으며, 상기 본드핑거 및 랜드를 제외한 전체 표면에는 커버코트가 코팅되어 있는 대략 판상의 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 연결하는 도전성와이어와; 상기 섭스트레이트의 상면, 반도체칩 및 도전성와이어를 봉지하여 형성된 봉지부와; 상기 섭스트레이트의 하면에 형성된 회로패턴중 랜드에 융착된 다수의 도전성볼과; 상기 랜드 및 도전성볼의 외주연인 커버코트에 디스펜싱(Dispensing) 또는 스프레잉(Spraying)되어 형성된 응력 지지수단을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
도1a는 종래의 반도체패키지를 도시한 단면도이고, 도1b는 종래의 반도체패키지가 마더보드에 실장된 후 도전성볼의 분리 상태를 도시한 상태도이다.
도2a는 본 발명의 한 실시예에 의한 반도체패키지를 도시한 단면도이고, 도2b는 도2a의 I 부분을 도시한 확대 단면도이다.
도3a는 본 발명의 다른 실시예에 의한 반도체패키지를 도시한 단면도이고, 도3b는 도3a의 Ⅱ 부분을 도시한 확대 단면도이다.
도4a는 본 발명의 다른 실시예에 의한 반도체패키지를 도시한 단면도이고, 도4b는 도4a의 Ⅲ 부분을 도시한 확대 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103; 본 발명에 의한 반도체패키지
1; 반도체칩 2; 입출력패드
10; 섭스트레이트 11; 수지층
12; 회로패턴 12a; 본드핑거
12b; 랜드 13; 도전성 비아
14; 커버코트 20; 도전성와이어
30; 봉지부 40; 도전성볼
50; 응력 지지수단
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 반도체칩의 수축 및 팽창에 따른 섭스트레이트 및 마더보드 사이에 융착된 도전성볼의 분리나 파손을 방지할 수 있는 반도체패키지에 관한 것이다.
통상 반도체패키지란 웨이퍼로(Wafer)부터 소잉(Sawing)된 반도체칩을 섭스트레이트(Substrate)에 전기적으로 연결함과 동시에 수지 봉지재로 감싸서 마더보드(Mother Board)에 전기적으로 실장할 수 있는 형태의 것을 말한다.
이러한 반도체패키지는 매우 다양한 종류가 있으나, 최근에는 섭스트레이트의 회로패턴 밀도를 높일 수 있고, 또한 많은 입출력 단자를 확보할 수 있는 BGA(Ball Grid Array) 계열의 반도체패키지가 많이 생산되고 있다.
도1a에는 이러한 종래의 통상적인 BGA 계열의 반도체패키지가 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다.
도시된 바와 같이 상,하면에 다수의 회로패턴(12')이 형성된 섭스트레이트(10')가 구비되어 있고, 상기 섭스트레이트(10') 상면 중앙에는 반도체칩(41')이 접착되어 있다. 상기 반도체칩(41')의 입출력패드(43')는 도전성와이어(50')에 의해 상기 섭스트레이트(10') 상면의 회로패턴(12')에 접속되어 있고, 상기 섭스트레이트(10') 하면의 회로패턴(12')에는 다수의 도전성볼(71')이 융착되 어 있다. 또한, 상기 섭스트레이트(10')의 상면 전체에는 봉지재가 봉지되어 일정형태의 봉지부(60')가 형성되어 있음으로써, 상기 반도체칩(41') 및 도전성와이어(50') 등이 외부 환경으로부터 보호되도록 되어 있다.
상기 섭스트레이트(10')는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 설명한다.
즉, 상기 섭스트레이트(10')는 열경화성 수지층(11')을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12')이 형성되어 있고, 상기 상,하면의 회로패턴(12')은 도전성 비아(13')에 의해 상호 전기적으로 연결되어 있다. 또한, 상기 수지층(11') 상면의 회로패턴(12')은 도전성와이어(50')가 접속되는 본드핑거(12a')를 포함하고, 상기 수지층(11') 하면의 회로패턴(12')은 도전성볼(71')이 융착되는 랜드(12b')를 포함한다. 또한, 상기 본드핑거(12a') 및 랜드(12b')를 제외한 표면은 비전도성 커버코트(14')가 코팅되어 외부 환경으로부터 보호되도록 되어 있다.
그러나, 이러한 반도체패키지는 최근 상기 섭스트레이트가 점차 얇아지고 작아지며, 또한 도전성볼의 직경도 작아짐에 따라 여러 가지 문제를 야기시키고 있다.
예를 들면, 상기 반도체패키지(100')는 통상 마더보드(70')에 실장된 후, 상기 반도체칩(41')의 전기적 기능 구현에 의해 많은 열이 발생하게 되는데, 이 열에 의해 상기 반도체칩(41')은 팽창과 수축을 지속적으로 반복하게 된다. 이에 따라, 상기 반도체칩(41')에 의한 기계적 응력은 상기 섭스트레이트(10')에 그대로 전달되고, 이어서 상기 도전성볼(71')에도 전달된다. 한편, 상기 도전성볼(71')은 마더보드(70')에 고정되어 있음으로써, 결국 상기 응력은 상기 도전성볼(71')과 섭스트레이트(10') 사이의 접합면에서 집중된다.
따라서, 도1b에 도시된 바와 같이, 상기 섭스트레이트(10')의 회로패턴(12') 즉, 랜드(12b')에서 상기 도전성볼(71')이 쉽게 분리되거나 파손되어 결국은 상기 반도체패키지(100')의 기능이 정지되는 문제가 있다. 즉, 상기 반도체칩(41') 및 섭스트레이트(10')는 일측으로 팽창 또는 수축하려하나 상기 도전성볼(71')은 고정된 위치를 유지함으로써, 결국 상기 섭스트레이트(10')에서 상기 도전성볼(71')이 분리되거나 파손되는 것이다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체칩의 수축 및 팽창에 따른, 섭스트레이트 및 마더보드 사이에 융착된 도전성볼의 분리나 파손을 방지할 수 있는 반도체패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 수지층을 중심으로 상면에 다수의 본드핑거를, 하면에 다수의 랜드를 포함하는 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성 비아로 상호 연결되어 있으며, 상기 본드핑거 및 랜드를 제외한 전체 표면에는 커버코트가 코팅되어 있는 대략 판상의 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착되어 있으며, 상면에 다수 의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 연결하는 도전성와이어와; 상기 섭스트레이트의 상면, 반도체칩 및 도전성와이어를 봉지하여 형성된 봉지부와; 상기 섭스트레이트의 하면에 형성된 회로패턴중 랜드에 융착된 다수의 도전성볼과; 상기 랜드 및 도전성볼의 외주연인 커버코트에 디스펜싱(Dispensing) 또는 스프레잉(Spraying)되어 형성된 응력 지지수단을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 가요성 테이프의 상면에 다수의 회로패턴이 형성되고, 상기 회로패턴에는 랜드가 형성되며, 상기 랜드는 상기 가요성 테이프를 통해 하부로 오픈(Open)된 섭스트레이트와; 상기 섭스트레이트의 상면에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 도전성와이어와; 상기 섭스트레이트 상면, 반도체칩, 도전성와이어 등이 봉지되어 형성된 봉지부와; 상기 섭스트레이트를 통해 하부로 오픈된 랜드에 융착된 다수의 도전성볼과; 상기 섭스트레이트의 하면의 도전성볼을 제외한 전면에 형성된 응력 지지수단을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 응력 지지수단은 상기 도전성볼의 외주연인 섭스트레이트의 커버코트 전체에 형성된 겔형 부재 또는 코팅형 부재중 어느 하나일 수 있다.
또한, 상기 응력 지지수단은 상기 도전성볼의 외주연 근처만을 감싸는 언더필일 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 반도체칩의 수축 및 팽창에 따른 응력을 상기 도전성볼의 외주연에 형성된 응력 지지수단이 지지함으로써, 종래와 같은 도전성볼의 분리나 파손을 미연에 방지할 수 있게 된다.
즉, 도전성볼의 외주연인 커버코트에 겔형 또는 코팅형 부재를 형성하거나 또는 도전성볼의 외주연 근처에 언더필을 형성하여 응력 지지수단을 구비함으로써, 상기 도전성볼이 응력에 견디는 힘을 증가시켜준다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2a의 Ⅰ부분을 도시한 도2b를 참조하면, 본 발명의 한 실시예인 반도체패키지(101)가 도시되어 있다.
도시된 바와 같이 수지층(11)을 중심으로 상,하면에는 다수의 회로패턴(12)이 형성되어 있고, 상기 상,하면의 회로패턴(12)은 도전성 비아(13)에 의해 상호 연결된 대략 판상의 섭스트레이트(10)가 구비되어 있다. 상기 수지층(11) 상면의 회로패턴(12)은 본드핑거(12a)를 포함하고, 상기 수지층(11) 하면의 회로패턴(12)은 랜드(12b)를 포함한다. 또한, 상기 수지층(11)의 상,하면에는 상기 회로패턴(12)중 본드핑거(12a) 및 랜드(12b)를 제외한 표면이 커버코트(14)로 코팅되어 있다.
상기 섭스트레이트(10)의 상면 중앙에는 접착제(70)로 반도체칩(1)이 접착되어 있으며, 상기 반도체칩(1)은 상면에 다수의 입출력패드(2)가 형성되어 있다.
상기 반도체칩(1)의 입출력패드(2)와 섭스트레이트(10)의 회로패턴(12)은 골드와이어, 알루미늄와이어 또는 구리와이어와 같은 통상의 도전성와이어(20)에 의해 상호 접속되어 있다.
또한, 상기 섭스트레이트(10)의 상면, 반도체칩(1) 및 도전성와이어(20)는 에폭시몰딩컴파운드와 같은 봉지재로 봉지되어, 소정 형태의 봉지부(30)를 이루고 있다.
더불어, 상기 섭스트레이트(10)의 하면에 형성된 회로패턴(12)중 랜드(12b)에는 솔더볼과 같은 도전성볼(40)이 융착되어, 상기 반도체패키지(101)가 차후 마더보드에 실장가능하게 되어 있다.
한편, 상기 랜드(12b) 및 도전성볼(40)의 외주연인 커버코트(14)에는 디스펜싱(Dispensing) 또는 스프레잉(Spraying) 방법에 의해 응력 지지수단(50)이 형성되어 있다.
이러한 응력 지지수단(50)은 상기 도전성볼(40)의 외주연인 섭스트레이트(10)의 커버코트(14) 전체에 겔형(Gel Type) 부재 또는 코팅형(Coating Type) 부재중 어느 하나를 디스펜싱하거나 스프레잉함으로써 구현할 수 있다. 즉, 섭스트레이의 랜드(12b)에 도전성볼(40)을 융착한 후, 그 외주연에 겔형 부재나 코팅형 부재를 디스펭싱 또는 스프레잉함으로써 응력 지지수단(50)을 형성한다.
상기 응력 지지수단(50)은, 엄밀히 말하면, 상기 반도체칩(1)의 수축 및 팽창에 의한 응력을 상기 도전성볼(40)이 더욱 강하게 견딜 수 있도록 하는 역할을 한다. 다른말로 하면, 상기 응력 지지수단(50)은 상기 반도체칩(1)의 수축 및 팽창에 의한 응력이 도전성볼(40)에 전달될 때, 그 도전성볼(40)이 상기 응력에 대하여 더욱 강하게 견딜 수 있도록 함으로써, 그 도전성볼(40)의 분리나 파손을 방지하는 역할을 한다.
도3a 및 도3a의 Ⅱ부분을 도시한 도3b를 참조하면, 본 발명의 다른 실시예인 반도체패키지(102)가 도시되어 있다. 이는 상기 도2a 및 도2b의 반도체패키지(101) 구성과 유사하므로, 그 차이점만을 설명하기로 한다.
도시된 바와 같이 응력 지지수단(50)은 도전성볼(40)의 외주연과 섭스트레이트(10)의 커버코트(14) 근처만을 감싸도록 형성되어 있다. 즉, 섭스트레이트(10) 하면의 모든 커버코트(14) 표면에 응력 지지수단(50)이 형성된 것이 아니고, 상기 도전성볼(40)의 외주연으로부터 일정한 범위내에만 형성되어 있다.
이는 섭스트레이트(10)의 랜드(12b)에 도전성볼(40)을 융착한 후, 상기 도전성볼(40)의 외주연 근처만을 감싸도록 언더필을 디스펜싱함으로써 형성된 것이다. 이러한 응력 지지수단(50)은 그 두께를 비교적 두껍게 형성할 수 있음으로써, 상기 도전성볼(40)이 응력에 대해 더욱 강하게 견딜수 있게 한다.
도4a는 본 발명의 다른 실시예에 의한 반도체패키지(103)를 도시한 단면도이고, 도4b는 도4a의 Ⅲ 부분을 도시한 확대 단면도이다.
도시된 바와 같이 가요성 테이프(61)의 상면에는 다수의 회로패턴(62)이 형성되어 있고, 상기 회로패턴(62)에는 랜드(63)가 형성되어 있으며, 이 랜드(63)는 상기 가요성 테이프(61)를 통해 하부로 오픈(Open)된 대략 판상의 얇은 섭스트레이 트(60)가 구비되어 있다.
상기 섭스트레이트(60)의 상면에는 접착제(70)에 의해 반도체칩(1)이 접착되어 있으며, 상기 반도체칩(1)의 상면에는 다수의 입출력패드(2)가 형성되어 있다.
상기 반도체칩(1)의 입출력패드(2)와 섭스트레이트(60)의 회로패턴(62)은 골드와이어, 알루미늄와이어 또는 구리와이어와 같은 통상의 도전성와이어(20)에 의해 상호 접속되어 있다.
상기 섭스트레이트(60)의 상면, 반도체칩(1) 및 도전성와이어(20) 등은 에폭시몰딩컴파운드와 같은 봉지재로 봉지되어 소정 형태의 봉지부(30)를 이루고 있다.
또한, 상기 섭스트레이트(60)의 가요성 테이프(61)를 통해 하부로 오픈된 랜드(63)에는 솔더볼과 같은 도전성볼(40)이 융착되어 있어, 차후 마더보드에 실장 가능하게 되어 있다.
한편, 상기 랜드(63) 및 도전성볼(40)의 외주연인 가요성 테이프(61)에는 디스펜싱(Dispensing) 또는 스프레잉(Spraying) 방법에 의해 응력 지지수단(50)이 형성되어 있다.
이러한 응력 지지수단(50)은 상기 도전성볼(40)의 외주연인 섭스트레이트(10)의 가요성 테이프(61) 전체에 겔형(Gel Type) 부재 또는 코팅형(Coating Type) 부재중 어느 하나를 디스펜싱하거나 스프레잉함으로써 구현할 수 있다. 즉, 섭스트레이의 랜드(63)에 도전성볼(40)을 융착한 후, 그 외주연에 겔형 부재나 코팅형 부재를 디스펭싱 또는 스프레잉함으로써 응력 지지수단(50)을 형성한다.
상기 응력 지지수단(50)은, 상기 반도체칩(1)의 수축 및 팽창에 의한 응력을 상기 도전성볼(40)이 더욱 강하게 견딜 수 있도록 하는 역할을 한다. 다른말로 하면, 상기 응력 지지수단(50)은 상기 반도체칩(1)의 수축 및 팽창에 의한 응력이 도전성볼(40)에 전달될 때, 그 도전성볼(40)이 상기 응력에 대하여 더욱 강하게 견딜 수 있도록 함으로써, 그 도전성볼(40)의 분리나 파손을 방지하는 역할을 한다.
물론, 도시되어 있지는 않지만 상기 응력 지지수단(50)은 도전성볼(40)의 외주연과 섭스트레이트(10)의 가요성 테이프(61) 근처만을 감싸도록 형성될 수도 있다. 즉, 섭스트레이트(10) 하면의 모든 가요성 테이프(61) 표면에 응력 지지수단(50)이 형성된 것이 아니고, 상기 도전성볼(40)의 외주연으로부터 일정한 범위내에만 형성된다.
이는 섭스트레이트(10)의 랜드(63)에 도전성볼(40)을 융착한 후, 상기 도전성볼(40)의 외주연 근처만을 감싸도록 언더필을 디스펜싱함으로써 형성될 수 있다. 이러한 응력 지지수단(50)은 그 두께를 비교적 두껍게 형성할 수 있음으로써, 상기 도전성볼(40)이 응력에 대해 더욱 강하게 견딜수 있게 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지에 의하면, 반도체칩의 수축 및 팽창에 따른 응력을 상기 도전성볼의 외주연에 형성된 응력 지지수단이 지지함으로써, 종 래와 같은 도전성볼의 분리나 파손을 미연에 방지할 수 있게 된다.
즉, 도전성볼의 외주연인 커버코트에 겔형 또는 코팅형 부재를 형성하거나 또는 도전성볼의 외주연 근처에 언더필을 형성하여 응력 지지수단을 구비한 경우에는, 상기 도전성볼이 응력에 견디는 힘이 증가된다.

Claims (4)

  1. 수지층을 중심으로 상면에 다수의 본드핑거를, 하면에 다수의 랜드를 포함하는 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성 비아로 상호 연결되어 있으며, 상기 본드핑거 및 랜드를 제외한 전체 표면에는 커버코트가 코팅되어 있는 대략 판상의 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과;
    상기 반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 연결하는 도전성와이어와;
    상기 섭스트레이트의 상면, 반도체칩 및 도전성와이어를 봉지하여 형성된 봉지부와;
    상기 섭스트레이트의 하면에 형성된 회로패턴중 랜드에 융착된 다수의 도전성볼과;
    상기 랜드 및 도전성볼의 외주연인 커버코트에 디스펜싱(Dispensing) 또는 스프레잉(Spraying)되어 형성된 응력 지지수단을 포함하여 이루어진 반도체패키지.
  2. 가요성 테이프의 상면에 다수의 회로패턴이 형성되고, 상기 회로패턴에는 랜드가 형성되며, 상기 랜드는 상기 가요성 테이프를 통해 하부로 오픈(Open)된 섭스트레이트와;
    상기 섭스트레이트의 상면에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과;
    상기 반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 도전성와이어와;
    상기 섭스트레이트 상면, 반도체칩, 도전성와이어 등이 봉지되어 형성된 봉지부와;
    상기 섭스트레이트를 통해 하부로 오픈된 랜드에 융착된 다수의 도전성볼과;
    상기 섭스트레이트의 하면의 도전성볼을 제외한 전면에 형성된 응력 지지수단을 포함하여 이루어진 반도체패키지.
  3. 제1항 또는 제2항에 있어서, 상기 응력 지지수단은 상기 도전성볼의 외주연인 섭스트레이트의 커버코트 전체에 형성된 겔형 부재 또는 코팅형 부재중 어느 하나인 것을 특징으로 하는 반도체패키지.
  4. 제1항 또는 제2항에 있어서, 상기 응력 지지수단은 상기 도전성볼의 외주연 근처만을 감싸는 언더필인 것을 특징으로 하는 반도체패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7690078B2 (en) * 2005-11-02 2010-04-06 The Scott Fetzer Company Vacuum cleaner with removable cleaning attachment
KR200449782Y1 (ko) * 2008-06-19 2010-08-10 강현숙 황토 훈욕기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252025A (ja) * 1996-03-15 1997-09-22 Matsushita Electron Corp 半導体装置およびその製造方法ならびにその実装構造
JP2000100876A (ja) * 1998-09-24 2000-04-07 Hitachi Ltd 半導体装置およびその製造方法並びに半導体装置実装構造体
JP2000228419A (ja) * 1999-02-05 2000-08-15 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252025A (ja) * 1996-03-15 1997-09-22 Matsushita Electron Corp 半導体装置およびその製造方法ならびにその実装構造
JP2000100876A (ja) * 1998-09-24 2000-04-07 Hitachi Ltd 半導体装置およびその製造方法並びに半導体装置実装構造体
JP2000228419A (ja) * 1999-02-05 2000-08-15 Hitachi Ltd 半導体装置およびその製造方法

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