CN112910455B - 输出电路 - Google Patents

输出电路 Download PDF

Info

Publication number
CN112910455B
CN112910455B CN202010870918.7A CN202010870918A CN112910455B CN 112910455 B CN112910455 B CN 112910455B CN 202010870918 A CN202010870918 A CN 202010870918A CN 112910455 B CN112910455 B CN 112910455B
Authority
CN
China
Prior art keywords
transistor
voltage
gate
level
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010870918.7A
Other languages
English (en)
Other versions
CN112910455A (zh
Inventor
萩原洋介
山本健介
日冈健
井上谕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112910455A publication Critical patent/CN112910455A/zh
Application granted granted Critical
Publication of CN112910455B publication Critical patent/CN112910455B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

实施方式的输出电路具备第1至第3电源线、焊垫(50)、第1至第2晶体管及第1电路。第1晶体管(TR7)的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管(TR8)的第1端连接于第2电源线，第2端连接于焊垫(50)。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压(VCCQ)。对第2电源线施加低于第1电压的第2电压(VSS)。对第3电源线施加与第1电压及第2电压均不同的第3电压(VDD1)。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压(VDD1)。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。

Description

输出电路
[相关申请案]
本申请案享有以日本专利申请案2019-219580号(申请日：2019年12月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式主要涉及一种输出电路。
背景技术
已知有一种输出信号的输出电路。
发明内容
实施方式提供一种能够抑制待机状态下的耗电的输出电路。
实施方式的输出电路具备第1电源线、第2电源线、第3电源线、焊垫、第1晶体管、第2晶体管及第1电路。第1晶体管的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管的第1端连接于第2电源线，第2端连接于焊垫。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压。对第2电源线施加低于第1电压的第2电压。对第3电源线施加与第1电压及第2电压均不同的第3电压。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储***的构成例的框图。
图2是表示第1实施方式的半导体存储装置的构成例的框图。
图3是表示第1实施方式的半导体存储装置所具备的电源电路的构成例的框图。
图4是表示第1实施方式的半导体存储装置所具备的输入输出模块的构成例的框图。
图5是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出组件的构成例的框图。
图6是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出组件中包含的输出电路的构成例的电路图。
图7是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出控制电路的构成例的框图。
图8是表示由第1实施方式的半导体存储装置收发的各种信号的一例的时序图。
图9是表示第1实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
图10是表示第1实施方式的半导体存储装置中包含的输出电路的第1状态下的动作的一例的电路图。
图11是表示第1实施方式的半导体存储装置中包含的输出电路的第2状态下的动作的一例的电路图。
图12是表示第1实施方式的半导体存储装置中包含的输出电路的第2状态下的动作的一例的电路图。
图13是表示第1实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
图14是表示第2实施方式的半导体存储装置所具备的电源电路的构成例的框图。
图15是表示第2实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
图16是表示第2实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。
图17是表示第2实施方式及第7实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
图18是表示第3实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
图19是表示第3实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。
图20是表示第3实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
图21是表示第4实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
图22是表示第4实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。
图23是表示第4实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。
图24是表示第5实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
图25是表示第6实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
图26是表示第1实施方式的变化例的半导体存储装置中包含的主驱动器的构成例的电路图。
图27是表示第1实施方式的变化例的半导体存储装置中包含的预驱动器的构成例的电路图。
图28是表示第1实施方式的变化例的半导体存储装置中包含的输出电路的构成例的框图。
图29是表示第3实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
图30是表示第4实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
图31是表示第2实施方式的半导体存储装置中包含的预驱动器的剖面构造的一例的图。
图32是表示第2实施方式的半导体存储装置中包含的预驱动器的剖面构造的一例的图。
图33是表示第7实施方式的半导体存储装置中包含的输出电路的构成例的电路图。
图34是表示第7实施方式的输出电路的输出波形与第2实施方式的输出电路的输出波形的曲线图。
图35是表示第7实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等不一定与实际相同。本发明的技术思想并非由构成要素的形状、构造、配置等指定。
此外，在以下说明中，针对具有大致相同功能及构成的构成要素，标注相同符号。构成参照符号的字符后的数字通过包含相同字符的参照符号参照，且用来区分具有同样构成的要素彼此。在无需相互区分包含相同字符的参照符号所表示的要素的情况下，这些要素分别通过仅包含字符的参照符号参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]构成
图1表示包含第1实施方式的半导体存储装置1的存储***SYS的构成例。如图1所示，存储***SYS包含半导体存储装置1及存储器控制器2。半导体存储装置1例如为NAND(Not AND，与非)闪存。存储***SYS连接于未图示的外部的主机机器，根据来自主机机器的命令，执行数据的存储或读出等动作。
半导体存储装置1与存储器控制器2例如通过NAND总线连接。利用NAND总线进行的通信例如包括信号DQ0～7、DQS、/DQS、/CE、CLE、ALE、/WE、RE、/RE、/WP及/RB。
信号DQ0～7例如为8比特的信号，在半导体存储装置1与存储器控制器2之间被收发。信号DQ0～7是在半导体存储装置1与存储器控制器2之间被收发的数据的实体，可包括指令、地址及数据中任一种。
信号DQS及/DQS是在半导体存储装置1与存储器控制器2之间被收发。信号DQS及/DQS用来控制接收控制信号DQ0～7时的动作时点。
信号/CE从存储器控制器2被发送到半导体存储装置1。信号/CE是用来使半导体存储装置1为选择状态或非选择状态的信号。例如，当存储器控制器上连接着多个半导体存储装置时，存储器控制器2可使用信号/CE选择进行动作的半导体存储装置。在信号/CE为“H”电平的情况下，存储器控制器2使半导体存储装置1为非选择状态。在信号/CE为“L”电平的情况下，存储器控制器2使半导体存储装置1为选择状态。
信号CLE、ALE、/WE、RE、/RE及/WP的每一个从存储器控制器2被发送到半导体存储装置1。信号CLE是通知信号DQ0～7为指令的信号。信号ALE是通知信号DQ0～7为地址的信号。信号/WE是指示半导体存储装置1撷取信号DQ0～7的信号。信号RE及/RE是指示半导体存储装置1输出信号DQ0～7的信号。另外，信号RE及/RE在输出信号DQ0～7时控制半导体存储装置1的动作时点。信号/WP是禁止半导体存储装置1进行写入及抹除动作的信号。
信号/RB从半导体存储装置1被发送到存储器控制器2。信号/RB为表示半导体存储装置1是就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)的信号。
图2表示半导体存储装置1的构成例。如图2所示，半导体存储装置1使用自外部供给的电压VCC、VCCQ及VSS进行动作。VCC例如为2.5V左右的电压。VCCQ例如为1.2V左右的电压。在本实施方式中，VCC为高于VCCQ的电压。VSS例如为0V的接地电压。另外，半导体存储装置1具备输入输出模块10、逻辑控制电路11、寄存器12、定序仪13、存储单元阵列14、行解码器15、感测放大器16、驱动器组17及电源电路18。电压VCC(由电压VCC产生的下述电压VDD、VDD1、及VDD2)例如供给到逻辑控制电路11、寄存器12、定序仪13、存储单元阵列14，行解码器15、感测放大器16、驱动器组17及电源电路18。电压VCCQ例如供给到输入输出模块10的至少一部分。
输入输出模块10收发信号DQ0～7、信号DQS及信号/DQS。输入输出模块10连接于数据总线。数据总线是在半导体存储装置1内用于数据收发的配线的集合，例如连接着输入输出模块10、寄存器12及感测放大器16。输入输出模块10将信号DQ0～7内的指令及地址传输到寄存器12。输入输出模块10与感测放大器16对写入数据及读出数据进行收发。输入输出模块10基于信号RE及/RE产生信号DQS及/DQS。
逻辑控制电路11接收信号/CE、CLE、ALE、/WE、RE、/RE及/WP，并发送信号/RB。逻辑控制电路11将基于接收到的信号的信号发送到输入输出模块10及定序仪13。
寄存器12暂时保存经由输入输出模块10接收到的指令及地址。寄存器12将地址传输到行解码器15及感测放大器16。另外，寄存器12将指令传输到定序仪13。
定序仪13控制半导体存储装置1整体的动作。例如，定序仪13从寄存器12接收指令，并基于接收到的指令执行读出动作等。另外，定序仪13基于逻辑控制电路11的控制而对输入输出模块10进行控制。
存储单元阵列14非易失性地保存数据。存储单元阵列14包含多个位线BL、多个字线WL及多个存储单元MC。多个存储单元MC例如沿着行方向及列方向排列设置。多个位线BL沿列方向对应设置，与同一列上对应的多个存储单元MC连接。多个字线WL沿行方向对应设置，与同一行上对应的多个存储单元MC连接。
行解码器15从寄存器12接收地址中的行地址，并选择基于该行地址的行的存储单元MC。并且，经由行解码器15向所选择的行的存储单元MC传输来自驱动器组17的电压。
感测放大器16在读出数据时，感测从存储单元MC读出到位线BL的读出数据，并将感测到的读出数据传输到输入输出模块10。感测放大器16在写入数据时，经由位线BL将被写入的写入数据传输到存储单元MC。另外，感测放大器16从寄存器12接收地址中的列地址，并输出基于该列地址的列的数据。
驱动器组17产生用于存储单元阵列14、行解码器15及感测放大器16的动作的电压。
电源电路18产生半导体存储装置1中使用的电源电压。例如，电源电路18使用电压VCC产生输入输出模块10中使用的各种电压。
图3表示电源电路18的构成例。如图3所示，电源电路18包含调节器20、调节器21及调节器22。调节器20由电压VCC产生电压VDD。调节器21由电压VCC产生电压VDD1。调节器22由电压VCC产生电压VDD2。下文将对电压VDD、VDD1及VDD2的详细内容进行叙述。
图4表示输入输出模块10的构成例。如图4所示，输入输出模块10包含输入输出组件30-0至30-9、输入输出控制电路40、以及焊垫50-0至50-9。输入输出组件30的每一个与对应的焊垫50连接。输入输出组件30-0至30-7分别与信号DQ0至DQ7对应。输入输出组件30-8与信号DQS对应。输入输出组件30-9与信号/DQS对应。输入输出组件30-0至30-7与数据总线连接。输入输出组件30-8及30-9与逻辑控制电路11连接。输入输出控制电路40从逻辑控制电路11接收信号STBY。信号STBY是基于信号/CE的信号。输入输出控制电路40基于信号STBY控制输入输出组件30-0至30-9。
图5表示输入输出组件30的构成例。如图5所示，输入输出组件30包含输入电路31及输出电路32。输入电路31与输出电路32并联连接于焊垫50与数据总线之间。在向焊垫50输入信号的情况下，输入电路31接收输入到焊垫50的信号，并将接收到的信号传输到数据总线。在从焊垫50输出信号的情况下，输出电路32接收数据总线的信号，并将接收到的信号输出到焊垫50。输入电路31及输出电路32的每一个由输入输出控制电路40控制。
图6表示输出电路32的构成例。如图6所示，输出电路32包含逻辑部60、预驱动器70及主驱动器80。
逻辑部60基于信号STBY将输入到输出电路32的信号或待机用电压输出到预驱动器70。逻辑部60包含AND栅极61及OR栅极62。AND栅极61对信号SP及信号/STBY进行AND运算，并将运算结果输出到节点N2。OR栅极62对信号SN及信号STBY进行OR运算，并将运算结果输出到节点N4。信号SP及SN例如为从数据总线输入到输出电路32的信号。
预驱动器70基于信号STBY将从逻辑部60输入的信号或待机用电压输出到主驱动器80。预驱动器70包含晶体管TR1至TR6。晶体管TR1、晶体管TR4及晶体管TR5例如为P型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)(PMOS(P-channel metal oxide semiconductor，P型金氧半导体))。晶体管TR2、晶体管TR3、晶体管TR6例如为N型MOSFET(NMOS(N-channel metal oxide semiconductor，N型金氧半导体))。
对晶体管TR1的源极及背栅极的每一个施加电压VCCQ。晶体管TR1的栅极连接于节点N2。晶体管TR2的漏极连接于晶体管TR1的漏极。晶体管TR2的源极连接于节点N1。晶体管TR2的背栅极接地。对晶体管TR2的栅极施加信号S2。晶体管TR3的源极及背栅极的每一个接地。晶体管TR3的漏极连接于节点N1。晶体管TR3的栅极连接于节点N2。对晶体管TR4的源极及背栅极的每一个施加电压VDD1。晶体管TR4的漏极连接于节点N1。对晶体管TR4的栅极施加信号S1。
对晶体管TR5的源极及背栅极的每一个施加电压VCCQ。晶体管TR5的漏极连接于节点N3。晶体管TR5的栅极连接于节点N4。晶体管TR6的源极及背栅极接地。晶体管TR6的漏极连接于节点N3。晶体管TR6的栅极连接于节点N4。
主驱动器80基于预驱动器的输出而对焊垫50输出电压，或者使主驱动器80的输出节点为高阻抗状态。主驱动器80包含晶体管TR7及晶体管TR8。对晶体管TR7的源极及背栅极的每一个施加电压VCCQ。晶体管TR7的漏极连接于焊垫50。晶体管TR7的栅极连接于节点N1。晶体管TR8的源极及背栅极的每一个接地。晶体管TR8的漏极连接于焊垫50。晶体管TR8的栅极连接于节点N3。晶体管TR7的漏极及晶体管TR8的漏极也是主驱动器80的输出节点。主驱动器80的输出阻抗是基于晶体管TR7或晶体管TR8的导通电阻。另外，输出电路32的输出阻抗是基于主驱动器80的输出阻抗。
向输出电路32供给多个电压。向逻辑部60供给电压VDD。向预驱动器70供给电压VCCQ及与电压VCCQ不同的电压。与电压VCCQ不同的电压例如为电压VDD1。向主驱动器80供给电压VCCQ。另外，信号STBY、/STBY、S1及S2是通过输入输出控制电路40输出的信号。此外，信号STBY也可不经由输入输出控制电路40而输入到输入输出组件30。
图7表示输入输出控制电路40的构成。如图7所示，输入输出控制电路40包含逆变器41、电平位移器42及电平位移器43。逆变器41输出使信号STBY逻辑反转后的信号/STBY。电平位移器42输出使信号/STBY的“H”电平电压转换成电压VDD1后的信号S1。电平位移器43输出使信号/STBY的“H”电平电压转换成电压VDD2后的信号S2。
[1-2]动作
接下来，对第1实施方式的半导体存储装置1的动作进行说明。此外，在第1实施方式中，假设电压VCC大于电压VDD、VDD1及VDD2，电压VDD1大于电压VDD，电压VDD2大于电压VDD及VDD1，电压VDD2为电压VCCQ与晶体管TR2的阈值电压的合计以上。第1实施方式的半导体存储装置1中包含的输出电路32根据信号STBY的逻辑电平进行不同的动作。以后，依序对各种信号的详细内容及输出电路32的动作进行说明。
图8是表示由第1实施方式的半导体存储装置1收发的各种信号的一例的时序图。图8表示多个输出电路32向存储器控制器2输出信号时的信号DQS、/DQS、DQ0～7、/CE、/RE及RE的动作的一例。在时刻t0，信号/CE为“H”电平，半导体存储装置1呈非选择状态。信号STBY为“H”电平，输出电路32各自的输出节点呈高阻抗状态。在时刻t1，存储器控制器2将信号/CE从“H”电平转变成“L”电平。通过信号/CE成为了“L”电平，半导体存储装置1成为选择状态。其后，在时刻t2，呈选择状态的半导体存储装置1的逻辑控制电路11基于信号/CE使信号STBY从“H”电平转变成“L”电平。通过信号STBY转变成“L”电平，输出电路32的每一个成为可输出信号的状态。其后，基于从存储器控制器2接收到的信号RE及/RE，由多个输出电路32依序输出信号DQS、/DQS及DQ0～7。其后，当半导体存储装置1完成数据输出时，存储器控制器2在时刻t3使信号/CE转变成“H”电平。基于信号/CE成为了“H”电平，在时刻t4，逻辑控制电路11使信号STBY转变成“H”电平。当信号STBY转变成“H”电平时，输出电路32的输出节点成为高阻抗状态。下文将对本动作的详细内容进行叙述。
这样一来，第1实施方式的半导体存储装置1在信号STBY为“L”电平期间发送信号DQS、/DQS及信号DQ0～7。另外，半导体存储装置1在信号STBY为“H”电平期间，使与信号DQS、/DQS及信号DQ0～7对应的各输出电路32的输出节点为高阻抗状态。
图9表示第1实施方式的半导体存储装置1中的各种信号的逻辑电平与电压的关系。此外，信号STBY是基于芯片使能信号/CE的信号。如图9所示，第1实施方式的半导体存储装置1可成为第1状态及第2状态。
在第1状态下，信号STBY、/STBY、S1及S2分别控制成“H”电平、“L”电平、“L”电平及“L”电平。此时，输出电路32的输出节点成为高阻抗状态。以下，将第1状态称为输出电路32的待机状态。也就是说，在信号STBY为“H”电平的情况下，输出电路32成为待机状态。
在第2状态下，信号STBY、/STBY、S1及S2分别控制成“L”电平、“H”电平、“H”电平及“H”电平。此时，输出电路32成为可输出基于信号SP及SN的信号的状态。以下，将第2状态称为输出电路32的主动状态。也就是说，在信号STBY为“L”电平的情况下，输出电路32成为主动状态。
如上所述，输入输出模块10内的各输出电路32可通过信号STBY控制成待机状态或主动状态。此外，信号STBY的“H”电平与电压VDD对应。信号STBY的“L”电平与电压VSS对应。信号/STBY的“H”电平与电压VSS对应。信号/STBY的“L”电平与电压VDD对应。信号S1的“H”电平与电压VDD1对应。信号S1的“L”电平与电压VSS对应。信号S2的“H”电平与电压VDD2对应。信号S2的“L”电平与电压VSS对应。
图10表示第1实施方式的半导体存储装置1中包含的输出电路32的第1状态下的动作的一例。在第1状态下，信号STBY为“H”电平，因此，输出电路32为待机状态。关于待机状态的输出电路32，依序对逻辑部60、预驱动器70、主驱动器80进行说明。
对逻辑部60的动作进行说明。向AND栅极61输入“L”电平的信号/STBY。由此，AND栅极61不管信号SP的逻辑电平，均向节点N2输出“L”电平。由AND栅极61输出的“L”电平例如为电压VSS。向OR栅极62输入“H”电平的信号STBY。由此，OR栅极62不管信号SN的逻辑电平，均向节点N4输出“H”电平。由OR栅极62输出的“H”电平例如为电压VCCQ。
对预驱动器70的动作进行说明。PMOS晶体管TR4因栅极被施加了电压VSS的信号S1，所以成为接通状态。NMOS晶体管TR3因节点N2对栅极施加了“L”电平，所以成为断开状态。NMOS晶体管TR2因栅极被施加了电压VSS的信号S2，所以成为断开状态。PMOS晶体管TR1因节点N2对栅极施加了“L”电平，所以成为接通状态，但连接于漏极的晶体管TR2呈断开状态而电流不流通，因此，实际上成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR4而确定为电压VDD1。PMOS晶体管TR5因节点N4对栅极施加了“H”电平，所以成为断开状态。NMOS晶体管TR6因节点N4对栅极施加了“H”电平，所以成为接通状态。结果，节点N3的电压是通过呈接通状态的晶体管TR6而确定为电压VSS。
对主驱动器80的动作进行说明。PMOS晶体管TR7因节点N1对栅极施加了电压VDD1，所以成为断开状态。NMOS晶体管TR8因节点N3对栅极施加了电压VSS，所以成为断开状态。结果，输出电路32的输出节点成为高阻抗状态。
这样一来，待机状态的输出电路32的晶体管TR7及晶体管TR8成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对PMOS晶体管TR7的栅极施加电压VDD1。
图11表示第1实施方式的半导体存储装置1中包含的输出电路32的第2状态下的动作的一例。在第2状态下，信号STBY为“L”电平，因此，输出电路32为主动状态。在图10所示的例中，主动状态的输出电路32输出“L”电平。依序对逻辑部60、预驱动器70、主驱动器80进行说明。
对逻辑部60的动作进行说明。在第2状态下，信号STBY为“L”电平，信号/STBY为“H”电平。AND栅极61对信号SP的逻辑电平及信号/STBY的“H”电平进行AND运算，并将运算结果输出到节点N2。在图10所示的例中，信号SP为“L”电平，因此，AND栅极61向节点N2输出“L”电平。由AND栅极61输出的“L”电平例如为电压VSS。OR栅极62对信号SN的逻辑电平及信号STBY的“L”电平进行OR运算，并将运算结果输出到节点N4。在图10所示的例中，信号SN为“L”电平，因此，OR栅极62向节点N4输出“L”电平。由OR栅极62输出的“L”电平例如为电压VSS。
对预驱动器70的动作进行说明。PMOS晶体管TR4因栅极被施加了电压VDD1的信号S1，所以成为断开状态。PMOS晶体管TR1因节点N2对栅极施加了“L”电平，所以成为接通状态。因为对NMOS晶体管TR2的栅极施加了电压VDD2的信号S2，所以成为接通状态。PMOS晶体管TR31因节点N2对栅极施加了“L”电平，所以成为断开状态。结果，电压VCCQ经由呈接通状态的PMOS晶体管TR1及NMOS晶体管TR2传递到节点N1。此处，对NMOS晶体管TR2的栅极施加的电压VDD2大于晶体管TR2的阈值电压与电压VCCQ的合计。因此，由PMOS晶体管TR1的源极供给的电压VCCQ不会因NMOS晶体管TR2的阈值降低(Vth drop)而下降，而直接传递到节点N1。PMOS晶体管TR5因节点N4对栅极施加了“L”电平，且栅极-源极间电压大于阈值电压，所以成为接通状态。NMOS晶体管TR6因节点N4对栅极施加了“L”电平，且栅极-源极间电压为大致0V，所以成为断开状态。结果，经由呈接通状态的PMOS晶体管TR5对节点N3施加电压VCCQ。
对主驱动器80的动作进行说明。PMOS晶体管TR7因节点N1对栅极施加了电压VCCQ，且栅极-源极间电压为大致0V，所以成为断开状态。NMOS晶体管TR8因节点N3对栅极施加了电压VCCQ，且栅极-源极间电压大于阈值电压，所以成为接通状态。结果，经由呈接通状态的晶体管TR8对焊垫50施加电压VSS。
图12表示第1实施方式的半导体存储装置1中包含的输出电路32的第2状态下的动作的一例。在图11所示的例中，主动状态的输出电路32输出“H”电平。依序对逻辑部60、预驱动器70、主驱动器80进行说明。
对逻辑部60的动作进行说明。在第2状态下，信号STBY为“L”电平，信号/STBY为“H”电平。AND栅极61对信号SP的逻辑电平及信号/STBY的“H”电平进行AND运算，并将运算结果输出到节点N2。在图11所示的例中，信号SP为“H”电平，因此，AND栅极61向节点N2输出“H”电平。由AND栅极61输出的“H”电平为例如为电压VCCQ。OR栅极62对信号SN的逻辑电平及信号STBY的“L”电平进行OR运算，并将运算结果输出到节点N4。在图11所示的例中，信号SN为“H”电平，因此，OR栅极62向节点N4输出“H”电平。由OR栅极62输出的“H”电平例如为电压VCCQ。
对预驱动器70的动作进行说明。晶体管TR4因栅极被施加了电压VDD1的信号S1，所以成为断开状态。因为晶体管TR1的栅极-源极间电压为大致0V，所以晶体管TR1成为断开状态。对晶体管TR2的栅极施加比晶体管TR2的阈值电压与电压VCCQ的合计大的电压即电压VDD2。但是，晶体管TR1为断开状态，因此，晶体管TR2不对节点N1施加电压。晶体管TR3因栅极-源极间电压大于阈值电压，所以成为接通状态。结果，经由呈接通状态的晶体管TR3向节点N1供给电压VSS。晶体管TR5因栅极-源极间电压为大致0V，所以成为断开状态。晶体管TR6因栅极-源极间电压大于阈值电压，所以成为接通状态。结果，经由呈接通状态的晶体管TR6对节点N3施加电压VSS。
对主驱动器80的动作进行说明。晶体管TR7因栅极-源极间电压大于阈值电压，所以成为接通状态。晶体管TR8因栅极-源极间电压为大致0V，所以成为断开状态。结果，经由呈接通状态的晶体管TR7对焊垫50施加电压VCCQ。
如参照图11及图12所说明，第1实施方式的半导体存储装置1中包含的输出电路32能够在主动状态下，将节点N1的电压控制为电压VCCQ或电压VSS，向输出节点输出“H”电平或“L”电平。
[1-3]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，能够抑制待机状态下的漏电流。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。
从半导体存储装置向存储器控制器发送信号时，为了保持信号品质，进行阻抗匹配。具体来说，以输出电路的输出阻抗、传输线路的特性阻抗及接收电路的输入阻抗的每一个相等的方式设置输出电路、传输线路及接收电路的每一个。为了高速进行通信，优选以较低的阻抗进行阻抗匹配。
为了减小输出电路的输出阻抗，想到提高主驱动器的电流供给能力的方法。具体来说，例如想到将尺寸较大的晶体管用于主驱动器。但是，如果扩大晶体管的尺寸，那么存在晶体管在半导体衬底上所占的面积增大，晶体管的漏电流增加的情况。作为提高主驱动器的电流供给能力的其它方法，也想到将阈值电压较低的晶体管用于主驱动器。阈值电压较低的晶体管与阈值电压较高的晶体管相比，即便尺寸相同，电流供给能力也较大。因此，通过将阈值电压较低的晶体管用于主驱动器，能够抑制面积的增加，并且提高电流供给能力。但是，如果使用阈值电压较低的晶体管，那么与使用阈值电压较高的晶体管的情形相比，存在漏电流增加的情况。
另外，晶体管的漏电流可根据晶体管的特性及晶体管的偏压状态而改变。晶体管的特性例如因制造工艺而不同。漏电流最小的偏压条件成为逆向偏压较强的情况、逆向偏压较弱的情况、零偏压的情况及顺向偏压较弱的情况中的哪一种是依存于晶体管的特性。例如，如果晶体管TR7成为逆向偏压状态，那么与零偏压状态相比，漏电流变小。
因此，在第1实施方式的半导体存储装置1中，在待机状态下，对节点N1施加电压VDD1。电压VDD1为高于电压VCCQ的电压。由此，PMOS晶体管TR7因源极被施加了电压VCCQ，栅极被施加了高于电压VCCQ的电压VDD1，所以成为逆向偏压状态。由此，在第1实施方式的半导体存储装置1中，能够在待机状态下抑制晶体管TR7的漏电流。通过抑制晶体管TR7的漏电流，能够抑制半导体存储装置1的耗电。
另外，作为抑制漏电流增加的方法，也想到在漏电流流通的电流路径上***电流断路能力优异的晶体管开关。具体来说，例如想到经由晶体管开关对晶体管TR7的源极施加电压VCCQ的方法。通过在待机状态下使晶体管开关为断开状态，能够抑制漏电流流通。但是，在电源电压与输出电路之间设置晶体管开关的情况下，输出电路的输出阻抗成为晶体管开关的导通电阻与主驱动器的输出电阻的合计。电流断路能力优异的晶体管开关与一般晶体管相比，存在导通电阻变大的情况。如果以导通电阻变小的方式设置电流断路能力优异的晶体管开关，那么存在占有较大面积的情况。
对此，在第1实施方式的半导体存储装置1中，通过在待机状态下，对构成主驱动器80的PMOS晶体管TR7及NMOS晶体管TR8中的PMOS晶体管TR7的栅极电压进行控制，而抑制漏电流的增加。具体来说，通过控制晶体管TR2及晶体管TR4，而控制待机状态下的节点N1的电压。晶体管TR4设置为待机时能对节点N1施加电压VDD1的尺寸。晶体管TR2设置为在主动状态下能基于信号SP使节点N1的电压为电压VCCQ或电压VSS的尺寸。晶体管TR2及TR4与电源电压VCCQ与主驱动器80之间设置开关的情形相比，能够设置为较小的尺寸。也就是说，能够抑制因追加用来抑制漏电流的电路所造成的电路面积的增加。
另外，在第1实施方式的半导体存储装置1中，以待机时晶体管TR1成为接通状态而对节点N1供给电压VDD1，并配合晶体管TR2成为断开状态的方式进行控制。
在半导体衬底上设置晶体管的情况下，作为源极或漏极发挥功能的扩散区域例如设置在阱区域内。例如在P型MOSFET的情况下，作为源极或漏极发挥功能的扩散区域为P型，设置着扩散区域的阱区域为N型。存在于扩散区域与阱区域之间的PN接面如果被施加比PN接面的阈值电压高的电压差，那么成为接通状态，可作为电流路径发挥功能。
在第1实施方式的半导体存储装置1中，在待机状态下，通过将晶体管TR2控制为断开状态，而控制对晶体管TR1的漏极施加电压VDD1。由此，即便在电压VDD1的大小比电压VCCQ与PN接面的阈值电压的合计大的情况下，也能抑制存在于作为晶体管TR1的漏极发挥功能的扩散区域中的PN接面成为接通状态而电流流通。
另外，在第1实施方式的半导体存储装置1中，在主动状态下将NMOS晶体管TR2控制为接通状态时，对栅极施加比电压VCCQ与晶体管TR2的阈值电压的合计大的电压VDD2。NMOS晶体管TR2通过对其栅极施加电压VDD2，能够不存在所谓阈值降低(Vth drop)地将经由晶体管TR1供给到漏极的电压VCCQ直接传输到与源极连接的节点N1。由此，晶体管TR1、晶体管TR2及晶体管TR3在将晶体管TR2控制为接通状态期间能够作为输出电压VCCQ或电压VSS的逆变器进行动作。
[1-4]第1实施方式的变化例
在第1实施方式的半导体存储装置1中，电压VCCQ、VDD、VDD1及VDD2的高低可根据晶体管的特性适当变更。另外，也可根据各种电压的高低关系兼用信号。晶体管的漏电流变小的栅极电压根据晶体管的特性想到各种情况。例如，在通过设为较强的逆向偏压状态能够抑制漏电流的情况下，只要以成为较强的逆向偏压状态的方式确定电压VDD1的值即可。
另外，例如在晶体管具有GIDL(Gate-Induced Drain Leakage，栅致漏极泄漏)较多的特性的情况下，如果设为较强的逆向偏压状态，那么存在与较弱的逆向偏压状态相比漏电流增加的情况。在此情况下，只要以成为较弱的逆向偏压状态的方式确定电压VDD1的值即可。另外，例如在晶体管具有GIDL显著的特性的情况下，存在与逆向偏压状态及零偏压状态相比，较弱的顺向偏压状态的漏电流更小的情况。在此情况下，只要以成为较弱的顺向偏压状态的方式确定电压VDD1的值即可。
针对这些多种情况分别举例。例如在设为较强的逆向偏压状态的情况下，电压VDD1例如设定为高于电压VDD的电压。例如在设为较弱的逆向偏压状态的情况下，电压VDD1例如设定为低于电压VDD且高于电压VCCQ的电压。例如在设为较弱的顺向偏压状态的情况下，电压VDD1例如设定为低于电压VCCQ且电压VDD1与电压VCCQ的差小于晶体管TR7的阈值电压的电压。
这样一来，电压VDD1可设定为各种大小。信号S1也可兼作为“H”电平的电压为电压VDD1以上的信号。例如在电压VDD1为电压VDD以下的情况下，也可使用信号/STBY代替信号S1。另外，例如在电压VDD1为电压VDD2以下的情况下，也可使用信号S2代替信号S1。在由信号S1以外的信号兼用作信号S1的情况下，也可省略电平位移器42。另外，在由信号S1以外的信号兼用作信号S1且电压VDD1与电压VDD相等的情况下，也可省略调节器21。
另外，电压VDD2及信号S2也可根据晶体管的特性及各种电压的高低关系适当变更。电压VDD2只要为比电压VCCQ与晶体管TR2的阈值电压的合计大的电压即可。例如在电压VDD为电压VCCQ与晶体管TR2的阈值电压的合计以上的情况下，也可使用信号/STBY代替信号S2。例如在电压VDD1为电压VCCQ与晶体管TR2的阈值电压的合计以上的情况下，也可使用信号S1代替信号S2。另外，在由信号S2以外的信号替代信号S2的情况下，也可省略调节器22及电平位移器43。
图13表示第1实施方式的变化例的半导体存储装置中包含的输出电路32的构成。变化例的输出电路32与第1实施方式的输出电路32相比，使用电压VDD代替电压VDD1，且使用信号/STBY代替信号S1及S2。变化例的半导体存储装置与第1实施方式的半导体存储装置1相比，可省略调节器21及调节器22、以及电平位移器42及43。由此，能够进一步抑制因设置用来抑制漏电流的电路所导致的面积的增加。
[2]第2实施方式
第2实施方式的半导体存储装置1与第1实施方式的半导体存储装置1不同的是电源电路18、预驱动器71及输入输出控制电路40的构成。以下，关于第2实施方式的半导体存储装置1，对与第1实施方式不同的点进行说明。
[2-1]构成
图14表示第2实施方式的半导体存储装置1所具备的电源电路18的构成的一例。如图14所示，第2实施方式的电源电路18具有第1实施方式的电源电路18中的调节器21及22分别替换成负电荷泵23及24的构成。
负电荷泵23由电压VCC产生电压VSS1。负电荷泵24由电压VCC产生电压VSS2。电压VSS1及VSS2的每一个为低于VSS的负电压。
图15表示第2实施方式的输出电路32的构成例。如图15所示，在第2实施方式的输出电路32中，预驱动器71包含晶体管TR11至TR16。晶体管TR11、TR13及TR14例如为P型MOSFET。晶体管TR12、TR15及TR16例如为N型MOSFET。
对晶体管TR11的源极及背栅极的每一个施加电压VCCQ。晶体管TR11的栅极连接于节点N2。晶体管TR11的漏极连接于节点N1。晶体管TR12的源极及背栅极的每一个接地。晶体管TR12的栅极连接于节点N2。晶体管TR12的漏极连接于节点N1。
对晶体管TR13的源极及背栅极的每一个施加电压VCCQ。晶体管TR13的栅极连接于节点N4。晶体管TR13的漏极连接于节点N3。晶体管TR14的源极连接于节点N3。对晶体管TR14的背栅极施加电压VCCQ。对晶体管TR14的栅极施加信号S4。信号S4是通过输入输出控制电路40输出的信号。
晶体管TR15的漏极与晶体管TR14的漏极连接。晶体管TR15的源极及背栅极的每一个接地。晶体管TR15的栅极与节点N4连接。对晶体管TR16的源极及背栅极的每一个施加电压VSS1。对晶体管TR16的栅极施加信号S3。信号S3是通过输入输出控制电路40输出的信号。晶体管TR16的漏极连接于节点N3。
图16表示第2实施方式的输入输出控制电路40的构成例。如图16所示，第2实施方式的输入输出控制电路40具有第1实施方式的输入输出控制电路40中的电平位移器42及43分别替换成电平位移器44及45的构成。
电平位移器44输出使信号STBY的“L”电平的电压转换成电压VSS1后的信号S3。电平位移器45输出使信号STBY的“L”电平的电压转换成电压VSS2后的信号S4。第2实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[2-2]输出电路32的动作
接下来，对第2实施方式的半导体存储装置1中的输出电路32的动作进行说明。此外，在第2实施方式中，假设电压VSS1及VSS2为低于电压VSS的负电压，电压VSS2的绝对值大于电压VSS1的绝对值，电压VSS2的绝对值为晶体管TR14的阈值电压的绝对值以上。
图17表示第2实施方式的半导体存储装置1中的各种信号的逻辑电平与电压的关系。信号S3的“H”电平与电压VDD对应。信号S3的“L”电平与电压VSS1对应。信号S4的“H”电平与电压VDD对应。信号S4的“L”电平与电压VSS2对应。
首先，对第2实施方式的预驱动器71的第1状态下的动作进行说明。在第1状态下，输出电路32为待机状态，节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“H”电平。
晶体管TR11因栅极被施加了“L”电平，所以成为接通状态。晶体管TR12因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR11而确定为电压VCCQ。
晶体管TR16因栅极被施加了电压VDD的信号S3，所以成为接通状态。晶体管TR13因栅极被施加了“H”电平，所以成为断开状态。晶体管TR14因栅极被施加了电压VDD的信号S4，所以成为断开状态。晶体管TR15因晶体管TR13及TR14为断开状态，所以成为断开状态。结果，节点N3的电压是通过呈接通状态的晶体管TR16而确定为电压VSS1。
预驱动器71这样进行动作的结果是，在第1状态下，主驱动器80的晶体管TR7及TR8的每一个成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对晶体管TR8的栅极施加电压VSS1。
接着，关于第2实施方式的预驱动器71的第2状态下的动作，依序对输出电路32输出“L”电平的情形、及输出电路32输出“H”电平的情形进行说明。
在第2状态下，输出电路32为主动状态，节点N2的逻辑电平与信号SP的逻辑电平相等，节点N4的逻辑电平与信号SN的逻辑电平相等。首先，对节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“L”电平的情形进行说明。
晶体管TR11因栅极被施加了“L”电平，所以成为接通状态。晶体管TR12因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的TR11而确定为电压VCCQ。
晶体管TR16因栅极被施加了电压VSS1的信号S3，所以成为断开状态。晶体管TR13因栅极被施加了“L”电平，所以成为接通状态。晶体管TR15因栅极被施加了“L”电平，所以成为断开状态。对晶体管TR14的栅极施加比电压VSS低晶体管TR14的阈值电压以上的电压即电压VSS2的信号S4。但是，因为晶体管TR15为断开状态，所以晶体管TR14不对节点N3施加电压。结果，节点N3的电压是通过呈接通状态的晶体管TR13而确定为电压VCCQ。
预驱动器71这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7成为断开状态，主驱动器80的晶体管TR8成为接通状态，输出电路32能够输出电压VSS的“L”电平。
接着，对在第2状态下，节点N2的逻辑电平为“H”电平，且节点N4的逻辑电平为“H”电平的情形进行说明。
晶体管TR11因栅极被施加了“H”电平，所以成为断开状态。晶体管TR12因栅极被施加了“H”电平，所以成为接通状态。结果，节点N1的电压是通过呈接通状态的晶体管TR12而确定为电压VSS。
晶体管TR16因栅极被施加了电压VSS1的信号S3，所以成为断开状态。晶体管TR13因栅极被施加了“H”电平的信号，所以成为断开状态。对晶体管TR14的栅极施加比电压VSS低晶体管TR14的阈值电压以上的电压即电压VSS2的信号S4。对晶体管TR15的栅极施加“H”电平。因此，晶体管TR14及TR15成为接通状态。结果，节点N3的电压是通过呈接通状态的晶体管TR14及TR15而确定为电压VSS。
预驱动器71这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7成为接通状态，主驱动器80的晶体管TR8成为断开状态，输出电路32能够输出电压VCCQ的“H”电平。
如所述说明，第2实施方式的半导体存储装置1中的输出电路32能够在主动状态下，将节点N3的电压控制为电压VSS或电压VCCQ，向输出节点输出“L”电平或“H”电平。
[2-3]第2实施方式的效果
如上所述，第2实施方式的半导体存储装置1在待机状态下对节点N3施加负电压即电压VSS1。由此，在第2实施方式的半导体存储装置1中，待机状态下的晶体管TR8成为逆向偏压状态，能够抑制晶体管TR8的漏电流。结果，第2实施方式的半导体存储装置1与第1实施方式同样地，能够抑制待机状态下的半导体存储装置1的耗电。
此外，在第2实施方式的半导体存储装置1中，电压VSS1及VSS2的高低可根据晶体管的特性适当变更。另外，也可根据各种电压的高低关系兼用信号。例如，也能以晶体管TR8成为较弱的顺向偏压的方式将电压VSS1设定为高于电压VSS且低于晶体管TR8的阈值电压的电压。在此情况下，也可使用调节器代替负电荷泵23来产生电压VSS1。另外，在此情况下，也可使用信号STBY或信号S4代替信号S3。
[3]第3实施方式
第3实施方式的半导体存储装置1与第1实施方式的半导体存储装置1不同的是预驱动器72及输入输出控制电路40的构成。以下，关于第3实施方式的半导体存储装置1，对与第1实施方式不同的点进行说明。
[3-1]构成
图18表示第3实施方式的输出电路32的构成例。如图18所示，在第3实施方式的输出电路32中，预驱动器72具有第1实施方式的预驱动器70中的晶体管TR4替换成电流源CS1、电阻R1及晶体管TR9的构成。
对电流源CS1施加电压VDD1，基于信号STBY向节点N1供给电流。电阻R1的一端连接于节点N1。晶体管TR9的漏极连接于电阻R1的另一端。晶体管TR9的源极及背栅极的每一个接地。对晶体管TR9的栅极施加信号S5。信号S5是通过输入输出控制电路40输出的信号。
图19是表示第3实施方式的输入输出控制电路40的构成例。如图19所示，第3实施方式的输入输出控制电路40具有在第1实施方式的输入输出控制电路40上追加逆变器46的构成。逆变器46输出使信号S1逻辑反转后的信号S5。第3实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[3-2]输出电路32的动作
接下来，对第3实施方式的半导体存储装置1中的输出电路32的动作进行说明。此外，在第3实施方式中，与第1实施方式中进行说明时相同，假设电压VCC大于电压VDD、VDD1及VDD2，电压VDD1大于电压VDD，电压VDD2大于电压VDD及VDD1，电压VDD2为电压VCCQ与晶体管TR2的阈值电压的合计以上。
图20表示第3实施方式的半导体存储装置1中的各种信号的逻辑电平与电压的关系。信号S5的“H”电平与电压VDD1对应。信号S5的“L”电平与电压VSS对应。
另外，电流源CS1在信号STBY为“H”电平的情况下，向节点N1供给电流。电流源CS1在信号STBY为“L”电平的情况下，不向节点N1供给电流，与节点N1成为非电连接的状态。
对第3实施方式的预驱动器72的第1状态下的动作进行说明。在第1状态下，输出电路32为待机状态，晶体管TR1、TR2、TR3及TR5为断开状态，晶体管TR6为接通状态。
电流源CS1因信号STBY为“H”电平，所以从电压VDD1向节点N1供给电流。晶体管TR9因栅极被施加了电压VDD1的信号S5，所以成为接通状态。结果，由电流源CS1从电压VDD1供给的电流经由电阻R1及晶体管TR9流向电压VSS。通过电流在电阻R1中流通，而在电阻R1两端产生电压差。通过在电阻R1两端产生的电压差，节点N1的电压例如成为大于电压VCCQ且为电压VDD1以下的电压即电压VDD3。另外，节点N3的电压是通过呈接通状态的晶体管TR6而确定为电压VSS。
预驱动器72这样进行动作的结果是，在第1状态下，主驱动器80的晶体管TR7及TR8的每一个成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对晶体管TR7的栅极施加电压VDD3。
接着，对第3实施方式的预驱动器72的第2状态下的动作进行说明。在第2状态下，输出电路32为主动状态。
电流源CS1因信号STBY为“L”电平，所以不向节点N1供给电流，与节点N1成为非电连接的状态。晶体管TR9因栅极被施加了电压VSS的信号S5，所以成为断开状态。结果，节点N1的电压通过晶体管TR1、TR2及TR3确定，节点N3的电压通过晶体管TR5及TR6确定。也就是说，在第2状态下，第3实施方式的预驱动器72与第2状态下的第1实施方式的预驱动器70同样地进行动作。
例如当在第2状态下，节点N2的逻辑电平为“L”电平且节点N4的逻辑电平为“L”电平时，晶体管TR1、TR2及TR5成为接通状态，晶体管TR3及TR6成为断开状态。结果，节点N1的电压成为电压VCCQ，节点N3的电压成为电压VCCQ。另外，例如当在第2状态下，节点N2的逻辑电平为“H”电平且节点N4的逻辑电平为“H”电平时，晶体管TR1、TR2及TR5成为断开状态，晶体管TR3及TR6成为接通状态。结果，节点N1的电压成为电压VSS，节点N3的电压成为电压VSS。
这样一来，第3实施方式的半导体存储装置1中的输出电路32能够在主动状态下，将节点N1的电压控制为电压VCCQ或电压VSS，向输出节点输出“L”电平或“H”电平。
[3-3]第3实施方式的效果
如上所述，第3实施方式的半导体存储装置1在待机状态下，对节点N1施加电压VCCQ以上的电压VDD3。在第3实施方式的半导体存储装置1中，待机状态下的晶体管TR7成为逆向偏压状态，能够抑制晶体管TR7的漏电流。结果，第3实施方式的半导体存储装置1与第1实施方式同样地，能够抑制待机状态下的半导体存储装置1的耗电。
此外，在第3实施方式的半导体存储装置1中，电压VDD1、VDD2及VDD3的高低可根据晶体管的特性适当变更。另外，由电流源CS1供给的电流量及电阻R1的电阻值也可根据晶体管的特性适当变更。另外，也可根据各种电压的高低关系兼用信号。
例如，也能以晶体管TR7成为较弱的顺向偏压的方式将电压VDD3设定为低于电压VCCQ的电压。在此情况下，为了设定电压VDD3，例如可变更由电流源CS1供给的电流量，也可变更电阻R1的电阻值，也可与电流源CS1的电流量及电阻R1的电阻值一并变更电压VDD1的大小。
[4]第4实施方式
第4实施方式的半导体存储装置1与第2实施方式的半导体存储装置1不同的是预驱动器73及输入输出控制电路40的构成。以下，关于第3实施方式的半导体存储装置1，对与第2实施方式不同的点进行说明。
[4-1]构成
图21表示第4实施方式的输出电路32的构成例。如图21所示，在第4实施方式的输出电路32中，预驱动器73具有第2实施方式的预驱动器71中的晶体管TR16替换成电流源CS2、电阻R2及晶体管TR17的构成。
对电流源CS2施加电压VSS1，基于信号STBY从节点N3向电压VSS1供给电流。电阻R2的一端连接于节点N3。晶体管TR17的漏极连接于电阻R2的另一端。对晶体管TR17的源极及背栅极的每一个施加电压VCCQ。对晶体管TR17的栅极施加信号S6。信号S6是通过输入输出控制电路40输出的信号。
图22表示第4实施方式的输入输出控制电路40的构成例。如图22所示，第4实施方式的输入输出控制电路40具有在第2实施方式的输入输出控制电路40上追加逆变器47的构成。逆变器47输出使信号S3逻辑反转后的信号S6。第4实施方式的半导体存储装置1的其它构成与第2实施方式相同。
[4-2]输出电路32的动作
接下来，对第4实施方式的半导体存储装置1中的输出电路32的动作进行说明。此外，在第4实施方式中，与第2实施方式中进行说明时相同，假设电压VSS1及VSS2为低于电压VSS的负电压，电压VSS2的绝对值大于电压VSS1的绝对值，电压VSS2的绝对值为晶体管TR14的阈值电压的绝对值以上。
图23表示第4实施方式的半导体存储装置1中的各种信号的逻辑电平与电压的关系。信号S6的“L”电平与电压VSS1对应。信号S6的“H”电平与电压VDD对应。
另外，电流源CS2在信号STBY为“H”电平的情况下，从节点N3向电压VSS1供给电流。电流源CS2在信号STBY为“L”电平的情况下，不从节点N3向电压VSS1供给电流，与节点N3成为非电连接的状态。
首先，对第4实施方式的预驱动器73的第1状态下的动作进行说明。在第1状态下，输出电路32为待机状态，晶体管TR11为接通状态，晶体管TR12、TR13、TR14及TR15为断开状态。
电流源CS2因信号STBY为“H”电平，所以从节点N3向电压VSS1供给电流。晶体管TR17因栅极被施加了电压VSS1的信号S6，所以成为接通状态。结果，从电压VCCQ经由晶体管TR17及电阻R2流向节点N3的电流是由电流源CS2从节点N3供给到电压VSS1。通过电流在电阻R2中流通，而在电阻R2两端产生电压差。通过在电阻R2两端产生的电压差，节点N3的电压为负电压，成为比电压VSS1高的电压VSS3。另外，节点N1的电压是通过呈接通状态的晶体管TR11而确定为电压VCCQ。
预驱动器73这样进行动作的结果是，在第1状态下，主驱动器80的晶体管TR7及TR8的每一个成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对晶体管TR8的栅极施加电压VSS3。
接着，对第4实施方式的预驱动器73的第2状态下的动作进行说明。在第2状态下，输出电路32为主动状态。
电流源CS2因信号STBY为“L”电平，所以不从节点N3向电压VSS1供给电流，与节点N3成为非电连接的状态。晶体管TR17因栅极被施加了电压VDD的信号S6，所以成为断开状态。结果，节点N3的电压通过晶体管TR13、TR14及TR15确定。也就是说，在第2状态下，第4实施方式的预驱动器73与第2状态下的第2实施方式的预驱动器71同样地进行动作。
例如当在第2状态下，节点N2的逻辑电平为“L”电平且节点N4的逻辑电平为“L”电平时，晶体管TR11及TR13成为接通状态，晶体管TR12、TR14及TR15成为断开状态。结果，节点N1的电压成为电压VCCQ，节点N3的电压成为电压VCCQ。另外，例如当在第2状态下，节点N2的逻辑电平为“H”电平且节点N4的逻辑电平为“H”电平时，晶体管TR11及TR13成为断开状态，晶体管TR12、TR14及TR15成为接通状态。结果，节点N1的电压成为电压VSS，节点N3的电压成为电压VSS。
这样一来，第4实施方式的半导体存储装置1中的输出电路32能够在主动状态下，将节点N3的电压控制为电压VCCQ或电压VSS，向输出节点输出“L”电平或“H”电平。
[4-3]第4实施方式的效果
如上所述，第4实施方式的半导体存储装置1在待机状态下，对节点N3施加负电压即电压VDD3。在第4实施方式的半导体存储装置1中，待机状态下的晶体管TR8成为逆向偏压状态，能够抑制晶体管TR8的漏电流。结果，第4实施方式的半导体存储装置1与第2实施方式同样地，能够抑制待机状态下的半导体存储装置1的耗电。
此外，在第4实施方式的半导体存储装置1中，电压VSS1、VSS2及VSS3的高低可根据晶体管的特性适当变更適宜。另外，由电流源CS2供给的电流量及电阻R2的电阻值也可根据晶体管的特性适当变更。另外，也可根据各种电压的高低关系兼用信号。
例如，也能以晶体管TR8成为较弱的顺向偏压的方式将电压VSS3设定为高于电压VSS的电压。在此情况下，为了设定电压VSS3，例如可变更由电流源CS2供给的电流量，也可变更电阻R2的电阻值，也可与电流源CS2的电流量及电阻R2的电阻值一并变更电压VSS1的大小。
[5]第5实施方式
第5实施方式的半导体存储装置1与第1实施方式的半导体存储装置1不同的是电源电路18、预驱动器74及输入输出控制电路40的构成。以下，关于第5实施方式的半导体存储装置1，对与第1实施方式不同的点进行说明。
[5-1]构成
第5实施方式的半导体存储装置1所具备的电源电路18具有相对于第1实施方式的半导体存储装置1所具备的电源电路18省略了调节器22的构成。
图24表示第5实施方式的输出电路32的构成例。如图24所示，在第5实施方式的输出电路32中，预驱动器74包含晶体管TR21至TR24、以及电平位移器91。晶体管TR21及TR23例如为P型MOSFET。晶体管TR22及TR24例如为N型MOSFET。
对晶体管TR21的源极及背栅极的每一个施加电压VDD1。晶体管TR21的漏极连接于节点N1。晶体管TR22的源极及背栅极的每一个接地。晶体管TR22的漏极连接于节点N1。电平位移器91将基于节点N2的逻辑电平的信号施加于晶体管TR21的栅极及晶体管TR22的栅极。对晶体管TR23的源极及背栅极的每一个施加电压VCCQ。晶体管TR23的栅极连接于节点N4。晶体管TR23的漏极连接于节点N3。晶体管TR24的源极及背栅极的每一个接地。晶体管TR24的栅极连接于节点N4。晶体管TR24的漏极连接于节点N3。
第5实施方式的半导体存储装置1中包含的输入输出控制电路40具有相对于第1实施方式的半导体存储装置1中包含的输入输出控制电路40省略了电平位移器42及43的构成。第5实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[5-2]输出电路32的动作
接下来，对第5实施方式的半导体存储装置1中的输出电路32的动作进行说明。此外，在第5实施方式中，假设电压VDD1为高于电压VCCQ的电压。
首先，对第5实施方式的预驱动器74的第1状态下的动作进行说明。在第1状态下，输出电路32为待机状态，节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“H”电平。
电平位移器91基于节点N2的“L”电平，向晶体管TR21的栅极及晶体管TR22的栅极输出电压VSS的“L”电平。晶体管TR21因栅极被施加了“L”电平，所以成为接通状态。晶体管TR22因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR21而确定为电压VDD1。
晶体管TR23因栅极被施加了“H”电平，所以成为断开状态。晶体管TR24因栅极被施加了“H”电平，所以成为接通状态。结果，节点N3的电压是通过呈接通状态的晶体管TR24而确定为电压VSS。
预驱动器74这样进行动作的结果是，在第1状态下，主驱动器80的晶体管TR7及TR8的每一个成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对晶体管TR7的栅极施加电压VDD1。
接着，关于第5实施方式的预驱动器74的第2状态下的动作，依序对输出电路32输出“L”电平的情形、及输出电路32输出“H”电平的情形进行说明。
在第2状态下，输出电路32为主动状态，节点N2的逻辑电平与信号SP的逻辑电平相等，节点N4的逻辑电平与信号SN的逻辑电平相等。首先，对节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“L”电平的情形进行说明。
电平位移器91基于节点N2的“L”电平，对晶体管TR21的栅极及晶体管TR22的栅极输出电压VSS的“L”电平。晶体管TR21因栅极被施加了“L”电平，所以成为接通状态。晶体管TR22因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR21而确定为电压VDD1。
晶体管TR23因栅极被施加了“L”电平，所以成为接通状态。晶体管TR24因栅极被施加了“L”电平，所以成为断开状态。结果，节点N3的电压是通过呈接通状态的晶体管TR23而确定为电压VCCQ。
预驱动器74这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7成为断开状态，主驱动器80的晶体管TR8成为接通状态，输出电路32能够输出电压VSS的“L”电平。
接着，对节点N2的逻辑电平为“H”电平，且节点N4的逻辑电平为“H”电平的情形进行说明。
电平位移器91基于节点N2的“H”电平，向晶体管TR21的栅极及晶体管TR22的栅极输出电压VDD1的“H”电平。晶体管TR21因栅极被施加了“H”电平，所以成为断开状态。晶体管TR22因栅极被施加了“H”电平，所以成为接通状态。结果，节点N1的电压是通过呈接通状态的晶体管TR22而确定为电压VSS。
晶体管TR23因栅极被施加了“H”电平，所以成为断开状态。晶体管TR24因栅极被施加了“H”电平，所以成为接通状态。结果，节点N3的电压是通过呈接通状态的晶体管TR24而确定为电压VSS。
预驱动器74这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7成为接通状态，主驱动器80的晶体管TR8成为断开状态，输出电路32能够输出电压VCCQ的“H”电平。
如所述说明，第5实施方式的半导体存储装置1中的输出电路32能够在主动状态下，将节点N1的电压控制为电压VSS或电压VDD1，向输出节点输出“L”电平或“H”电平。
[5-3]第5实施方式的效果
如上所述，第5实施方式的半导体存储装置1在待机状态下，对节点N1施加电压VCCQ以上的电压VDD1。在第5实施方式的半导体存储装置1中，待机状态下的晶体管TR7成为逆向偏压状态，能够抑制晶体管TR7的漏电流。结果，第5实施方式的半导体存储装置1与第1实施方式同样地，能够抑制待机状态下的半导体存储装置1的耗电。
此外，电压VDD1的高低可根据晶体管的特性适当变更。例如，也能以晶体管TR7成为较弱的顺向偏压的方式将电压VDD1设定为低于电压VCCQ的电压。
[6]第6实施方式
第6实施方式的半导体存储装置1与第2实施方式的半导体存储装置1不同的是电源电路18、预驱动器75及输入输出控制电路40的构成。以下，关于第6实施方式的半导体存储装置1，对与第2实施方式不同的点进行说明。
[6-1]构成
第6实施方式的半导体存储装置1所具备的电源电路18具有相对于第2实施方式的半导体存储装置1所具备的电源电路18省略了负电荷泵24的构成。
图25表示第6实施方式的输出电路32的构成例。如图25所示，在第6实施方式的输出电路32中，预驱动器75包含晶体管TR25至TR28、以及电平位移器92。晶体管TR25及TR27例如为P型MOSFET。晶体管TR26及TR28例如为N型MOSFET。
对晶体管TR25的源极及背栅极的每一个施加电压VCCQ。晶体管TR25的栅极连接于节点N2。晶体管TR25的漏极连接于节点N1。晶体管TR26的源极及背栅极的每一个接地。晶体管TR26的栅极连接于节点N2。晶体管TR24的漏极连接于节点N1。对晶体管TR27的源极及背栅极的每一个施加电压VCCQ。晶体管TR27的漏极连接于节点N3。对晶体管TR28的源极及背栅极的每一个施加电压VSS1。晶体管TR28的漏极连接于节点N3。电平位移器92将基于节点N4的逻辑电平的信号施加于晶体管TR27的栅极及晶体管TR28的栅极。
第6实施方式的半导体存储装置1中包含的输入输出控制电路40具有相对于第2实施方式的半导体存储装置1中包含的输入输出控制电路40省略了电平位移器44及45的构成。第6实施方式的半导体存储装置1的其它构成与第2实施方式相同。
[6-2]输出电路32的动作
接下来，对第6实施方式的半导体存储装置1中的输出电路32的动作进行说明。此外，在第6实施方式中，假设电压VSS1为负电压。
首先，对第6实施方式的预驱动器75的第1状态下的动作进行说明。在第1状态下，输出电路32为待机状态，节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“H”电平。
晶体管TR25因栅极被施加了“L”电平，所以成为接通状态。晶体管TR26因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR25而确定为电压VCCQ。
电平位移器92基于节点N4的“H”电平，向晶体管TR27的栅极及晶体管TR28的栅极输出电压VCCQ的“H”电平。晶体管TR27因栅极被施加了“H”电平，所以成为断开状态。晶体管TR28因栅极被施加了“H”电平，所以成为接通状态。结果，节点N3的电压是通过呈接通状态的晶体管TR28而确定为电压VSS1。
预驱动器75这样进行动作的结果是，在第1状态下，主驱动器80的晶体管TR7及TR8的每一个成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对晶体管TR8的栅极施加电压VSS1。
接着，关于第6实施方式的预驱动器75的第2状态下的动作，依序对输出电路32输出“L”电平的情形、及输出电路32输出“H”电平的情形进行说明。
在第2状态下，输出电路32为主动状态，节点N2的逻辑电平与信号SP的逻辑电平相等，节点N4的逻辑电平与信号SN的逻辑电平相等。首先，对节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“L”电平的情形进行说明。
晶体管TR25因栅极被施加了“L”电平，所以成为接通状态。晶体管TR26因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR25而确定为电压VCCQ。
电平位移器92基于节点N4的“L”电平，向晶体管TR27的栅极及晶体管TR28的栅极输出电压VSS1的“L”电平。晶体管TR27因栅极被施加了“L”电平，所以成为接通状态。晶体管TR28因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的晶体管TR27而确定为电压VCCQ。
预驱动器75这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7成为断开状态，主驱动器80的晶体管TR8成为接通状态，输出电路32能够输出电压VSS的“L”电平。
接着，对节点N2的逻辑电平为“H”电平，且节点N4的逻辑电平为“H”电平的情形进行说明。
晶体管TR25因栅极被施加了“H”电平，所以成为断开状态。晶体管TR26因栅极被施加了“H”电平，所以成为接通状态。结果，节点N1的电压是通过呈接通状态的晶体管TR26而确定为电压VSS。
电平位移器92基于节点N4的“H”电平，向晶体管TR27的栅极及晶体管TR28的栅极输出电压VCCQ的“H”电平。晶体管TR27因栅极被施加了“H”电平，所以成为断开状态。晶体管TR28因栅极被施加了“H”电平，所以成为接通状态。结果，节点N1的电压是通过呈接通状态的晶体管TR28而确定为电压VSS1。
预驱动器75这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7成为接通状态，主驱动器80的晶体管TR8成为断开状态，输出电路32能够输出电压VCCQ的“H”电平。
如所述说明，第6实施方式的半导体存储装置1中的输出电路32能够在主动状态下，将节点N3的电压控制为电压VSS1或电压VCCQ，向输出节点输出“L”电平或“H”电平。
[6-3]第6实施方式的效果
如上所述，第6实施方式的半导体存储装置1在待机状态下，对节点N3施加负电压即电压VSS1。在第6实施方式的半导体存储装置1中，待机状态下的晶体管TR8成为逆向偏压状态，能够抑制晶体管TR8的漏电流。结果，第6实施方式的半导体存储装置1与第2实施方式同样地，能够抑制待机状态下的半导体存储装置1的耗电。
此外，电压VSS1的高低可根据晶体管的特性适当变更。例如，也能以晶体管TR8成为较弱的顺向偏压的方式将电压VSS1设定为正电压。
[7]其它变化例等
在所述实施方式中，例示了输出电路32可采取待机状态与主动状态2种状态的情形，但输出电路32的动作状态并不限定于这些。输出电路32也可成为与待机状态及主动状态不同的状态。另外，在所述实施方式中，例示了输出电路32由基于信号/CE的信号STBY控制的情形，但控制输出电路32的信号并不限定于信号STBY。输出电路32例如也可基于信号STBY以外的信号进行动作。
在所述实施方式中，例示了半导体存储装置1使用从外部供给的电压进行动作，输入输出模块10使用由电源电路18产生的电压进行动作的情形。这些电压也可通过例如被称为电源线的配线供给到各电路区块。例如，半导体存储装置1也可包含电压VCCQ的电源线、电压VSS的电源线、电压VDD的电源线、电压VDD1的电源线及电压VDD2的电源线等。另外，例如也可在供给电压VCCQ的电源线上连接多个使用电压VCCQ进行动作的电路。
在所述实施方式中，例示了预驱动器70包含能够抑制PN接面成为接通状态的晶体管的情形。第1实施方式的半导体存储装置1中包含的晶体管TR2及第2实施方式的半导体存储装置1中包含的晶体管TR14的每一个为抑制PN接面成为接通状态的晶体管的一例。预驱动器70的构成并不限定于包含抑制PN接面成为接通状态的晶体管的构成。例如，当在待机状态下使主驱动器80中包含的晶体管为顺向偏压状态时，也可将抑制PN接面成为接通状态的晶体管省略而构成预驱动器70。
在所述实施方式中，例示了主驱动器80包含晶体管TR7及TR8的情形，但主驱动器80的构成并不限定于此。图26表示第1实施方式的变化例的半导体存储装置1中包含的主驱动器80的构成例。如图26所示，第1实施方式的变化例的半导体存储装置1中包含的主驱动器80相对于第1实施方式的半导体存储装置1中包含的主驱动器80，还包含电阻R3及R4。电阻R3设置在晶体管TR7的漏极与主驱动器80的输出节点之间。电阻R4设置在晶体管TR8的漏极与主驱动器80的输出节点之间。通过这样构成，第1实施方式的变化例的半导体存储装置1中包含的主驱动器80的输出阻抗基于晶体管TR7的导通电阻及电阻R3的电阻值或晶体管TR8的导通电阻及电阻R4的电阻值。
晶体管的导通电阻可根据晶体管的动作状态，例如漏极-源极间电压或栅极-源极间电压而改变。电阻的电阻值与晶体管的导通电阻相比，不易受到对电阻两端施加的电压差的大小所带来的影响。由此，通过由晶体管与电阻确定输出阻抗，能够抑制伴随晶体管的动作状态变化产生的输出阻抗的变动。第1实施方式中包含的主驱动器80能够这样进行变更。另外，其它实施方式中包含的主驱动器80也可同样地进行变更。
所述实施方式中所例示的预驱动器70例如也可还包含多个逆变器。图27表示第1实施方式的变化例的半导体存储装置1中包含的预驱动器76的构成例。如图27所示，第1实施方式的变化例的半导体存储装置1中包含的预驱动器76相对于第1实施方式中包含的预驱动器70，还包含晶体管TR31至TR38。晶体管TR31、TR33、TR35及TR37的每一个例如为P型MOSFET。晶体管TR32、TR34、TR36及TR38的每一个例如为N型MOSFET。
对晶体管TR31的源极及背栅极施加电压VCCQ。晶体管TR32的源极及背栅极接地。晶体管TR31的栅极及晶体管TR32的栅极的每一个与节点N2连接。对晶体管TR33的源极及背栅极施加电压VCCQ。晶体管TR34的源极及背栅极接地。晶体管TR33的栅极及晶体管TR34的栅极的每一个与晶体管TR31的漏极及晶体管TR32的漏极的每一个连接。晶体管TR33的漏极及晶体管TR34的漏极的每一个与晶体管TR1的栅极及晶体管TR3的栅极连接。
对晶体管TR35的源极及背栅极施加电压VCCQ。晶体管TR36的源极及背栅极接地。晶体管TR35的栅极及晶体管TR36的栅极的每一个与节点N4连接。对晶体管TR37的源极及背栅极施加电压VCCQ。晶体管TR38的源极及背栅极接地。晶体管TR37的栅极及晶体管TR38的栅极的每一个与晶体管TR35的漏极及晶体管TR36的漏极的每一个连接。晶体管TR37的漏极及晶体管TR38的漏极的每一个与晶体管TR5的栅极及晶体管TR6的栅极连接。
预驱动器76的构成也可改称为在第1实施方式中包含的预驱动器70上追加逆变器的构成。具体来说，晶体管TR31及TR32构成逆变器。晶体管TR33及TR34构成逆变器。晶体管TR35及TR36构成逆变器。晶体管TR37及TR38构成逆变器。在AND栅极61的输出与晶体管TR1的栅极及晶体管TR3的栅极之间串列设置着2个逆变器。在OR栅极62的输出与晶体管TR5的栅极及晶体管TR6的栅极之间串列设置着2个逆变器。
通过这样构成预驱动器76，能够在主动状态下提高控制节点N1的电压及节点N3的电压的能力。例如，信号通过串联连接的多个逆变器，由此能够调整信号的上升与下降。另外，例如通过以如下方式设置多个逆变器，能够阶段性地增加逆变器的驱动力，即，构成逆变器的晶体管的尺寸随着从逻辑部60侧向主驱动器80侧传输而变大。通过阶段性地增加逆变器的驱动力，例如即便在主驱动器80的晶体管TR7及TR8的尺寸较大而寄生电容较大的情况下，也能控制节点N1的电压及节点N3的电压。
所述实施方式中所示的输出电路32也可包含多个逻辑部、预驱动器及主驱动器的组。图28表示第1实施方式的变化例的半导体存储装置1中包含的输出电路32的构成例。第1实施方式的变化例中包含的输出电路32具备：逻辑部60-0、预驱动器70-0及主驱动器80-0的组；逻辑部60-1、预驱动器70-1及主驱动器80-1的组；逻辑部60-2、预驱动器70-2及主驱动器80-2的组；以及逻辑部60-3、预驱动器70-3及主驱动器80-3的组。主驱动器80-0的输出节点、主驱动器80-1的输出节点、主驱动器80-2的输出节点及主驱动器80-3的输出节点的每一个共通连接于焊垫50。输出电路32的输出阻抗例如也可通过变更将逻辑部、预驱动器及主驱动器的组激活的个数来控制。
在所述实施方式中，以半导体存储装置1为NAND闪存的情形为例进行了说明，但并不限定于此。所述实施方式中所说明的输出电路32可应用于具有将信号输出的构成的所有装置。
在所述实施方式中，对能够在待机状态下抑制耗电进行了说明。耗电的抑制例如也可通过预驱动器来实现。例如，在对主驱动器80的晶体管TR7及TR8使用阈值电压较低的晶体管的情况下，与阈值电压较高的晶体管相比，能够减小晶体管的尺寸，从而能够减小晶体管的栅极中的寄生电容。构成预驱动器的晶体管设置为能够控制主驱动器80的晶体管TR7及TR8各自的栅极电压的尺寸。在晶体管TR7及TR8的尺寸较小的情况下，也能够减小构成预驱动器的晶体管的尺寸。如果构成预驱动器的晶体管的尺寸变小，那么与由尺寸较大的晶体管构成的情形相比，能够抑制传输信号时所消耗的电力。
在所述实施方式中，例示了漏电流因GIDL而增加的情形。GIDL是在晶体管的栅极电极与漏极电极重叠设置的区域中因带间穿隧而产生的电流。GIDL有时例如在对栅极与漏极之间施加逆向偏压的情况下变得明显。与晶体管的漏电流相关的现象并不限定于GIDL。
在本说明书中，将晶体管的栅极-源极间电压超过阈值电压的状态描述为晶体管处于“接通状态”。另外，接通状态也可改称为“较强的顺向偏压状态”。将晶体管的栅极-源极间电压小于阈值电压的状态描述为晶体管处于“较弱的顺向偏压状态”。将晶体管的栅极-源极间电压为大致0V的状态描述为晶体管处于“零偏压状态”。晶体管的栅极-源极间电压以与阈值电压为相反的极性被施加时，描述为晶体管处于“逆向偏压状态”。也可根据逆向偏压的大小，相对地描述“较强的逆向偏压状态”与“较弱的逆向偏压状态”。在较弱的顺向偏压状态、零偏压状态及逆向偏压状态每一种状态下，晶体管为断开状态。
此处，关于阈值电压为-0.6V的P型MOSFET，以对源极施加1.8V的情形为例进行说明。在栅极的电压为0V的情况下，栅极-源极间电压为-1.8V，为接通状态，为较强的顺向偏压状态。在栅极的电压为1.5V的情况下，栅极-源极间电压为-0.3V，为较弱的顺向偏压状态。在栅极的电压为1.8V的情况下，栅极-源极间电压为0V，为零偏压状态。在栅极的电压为2.1V的情况下，栅极-源极间电压为0.3V，为逆向偏压状态。在栅极的电压为3.6V的情况下，栅极-源极间电压为1.8V，为逆向偏压状态。也可通过对栅极的电压为3.6V的情形与栅极的电压为2.1V的情形进行比较，栅极的电压为3.6V的情形描述为较强的逆向偏压状态，栅极的电压为2.1V的情形描述为逆向偏压状态。
此处，关于阈值电压为0.6V的N型MOSFET，以源极接地的情形为例进行说明。在栅极的电压为1.8V的情况下，栅极-源极间电压为1.8V，为接通状态，为较强的顺向偏压状态。在栅极的电压为0.3V的情况下，栅极-源极间电压为0.3V，为较弱的顺向偏压状态。在栅极的电压为0V的情况下，栅极-源极间电压为0V，为零偏压状态。在栅极的电压为-0.3V的情况下，栅极-源极间电压为-0.3V，为逆向偏压状态。在栅极的电压为-1.8V的情况下，栅极-源极间电压为-1.8V，为逆向偏压状态。也可通过对栅极的电压为-0.3V的情形与栅极的电压为-1.8V的情形进行比较，栅极的电压为-1.8V的情形描述为较强的逆向偏压状态，栅极的电压为-0.3V的情形描述为较弱的逆向偏压状态。
在本说明书中，在晶体管为断开状态的情况下，将流经晶体管的源极-漏极间的电流称为漏电流。例如，在晶体管处于较弱的顺向偏压状态的情况下、在晶体管处于零偏压状态的情况下、在晶体管处于较弱的逆向偏压状态的情况下及在晶体管处于较强的逆向偏压状态的情况下，均将流经晶体管的源极-漏极间的电流称为漏电流。
在本说明书中，“连接”表示电连接，例如将中间介隔其它元件的情况除外。另外，“电连接”只要能够与电连接同样地进行动作，那么也可介隔绝缘体。
在本说明书中，晶体管的源极及漏极的每一个也可被称为晶体管的端。例如，晶体管的第1端为源极或漏极，晶体管的第2端为漏极或源极。
在所述实施方式中，对输出电路32由各种信号控制的例进行了说明。控制输出电路32的信号并不限定于所述实施方式中所示的例。例如，第3实施方式的信号S5也可替换成信号STBY。例如，第4实施方式的信号S6也可替换成信号/STBY。
在第3实施方式及第4实施方式中，对由使用电流源的电路产生待机状态下使用的电压的例进行了说明。使用电流源的电路的构成并不限定于第3实施方式及第4实施方式中所示的例。
图29表示第3实施方式的变化例的输出电路32的构成例。如图29所示，第3实施方式的变化例中包含的预驱动器72a具有相对于第3实施方式中包含的预驱动器72，晶体管TR9、电阻R1及电流源CS1替换成晶体管TR9a、电阻R1a及电流源CS1a的构成。晶体管TR9a例如为P型MOSFET。
对晶体管TR9a的源极及背栅极施加电压VDD1。对晶体管TR9a的栅极施加信号S1。晶体管TR9a的漏极连接于电阻R1a的一端。电阻R1a的另一端连接于节点N1。对电流源CS1a施加电压VSS，基于信号STBY从节点N1向电压VSS供给电流。第3实施方式的变化例的半导体存储装置1的其它构成与第3实施方式相同。第3实施方式的变化例的半导体存储装置1可与第3实施方式的半导体存储装置1同样地进行动作。第3实施方式及第3实施方式的变化例也可描述为包含电压VDD1与电压VSS之间串列设置着晶体管、电阻及电流源的电路。这样一来，电压VDD1与电压VSS之间串列设置的晶体管、电阻及电流源的配置可适当对调。
图30表示第4实施方式的变化例的输出电路32的构成例。如图30所示，第4实施方式的变化例中包含的预驱动器73a具有相对于第4实施方式中包含的预驱动器73，晶体管TR17、电阻R2及电流源CS2替换成晶体管TR17a、电阻R2a及电流源CS2a的构成。晶体管TR17a例如为N型MOSFET。
对晶体管TR17a的源极及背栅极施加电压VSS1。对晶体管TR17a的栅极施加信号S3。晶体管TR17a的漏极连接于电阻R2a的一端。电阻R2a的另一端连接于节点N3。对电流源CS2a施加电压VCCQ，基于信号STBY从电压VCCQ向节点N3供给电流。第4实施方式的变化例的半导体存储装置1的其它构成与第4实施方式相同。第4实施方式的变化例的半导体存储装置1可与第4实施方式的半导体存储装置1同样地进行动作。第4实施方式及第4实施方式的变化例也可描述为包含电压VCCQ与电压VSS1之间串列设置着晶体管、电阻及电流源的电路。这样一来，电压VCCQ与电压VSS1之间串列设置的晶体管、电阻及电流源的配置可适当对调。
在第2实施方式、第4实施方式及第6实施方式中，以电压VSS1低于电压VSS的情形为例进行了说明。关于包含被施加比电压VSS低的电压VSS1的N型MOSFET的情形的构成，以第2实施方式的预驱动器71中包含的晶体管TR13至TR16为例进行说明。
图31表示第2实施方式的预驱动器71的剖面构造的一例。图31是抽选出设置着第2实施方式的预驱动器71的半导体衬底的剖面构造中的包含晶体管TR13至TR16的区域而示出。图31所示的区域包含半导体衬底400、N型阱区域201及202、P型阱区域301、N型扩散区域101至106、P型扩散区域111至116、绝缘体121至124、以及导电体131至134。
此外，在图31中，由X方向与Y方向确定的平面与形成有半导体存储装置1的半导体衬底400的表面对应，Z方向与相对于形成有半导体存储装置1的半导体衬底400的表面铅直的方向对应。另外，利用接点或配线的电连接由线来简化表示。
半导体衬底400包含P型硅。N型阱区域201形成于半导体衬底400的内部，上端与半导体衬底400的上表面相接。在N型阱区域201的内部沿X方向依序设置着N型扩散区域101、以及P型扩散区域111至114。N型扩散区域101、以及P型扩散区域111至114各自的上端与半导体衬底400的上表面相接。N型扩散区域101与N型阱区域201电连接。P型扩散区域111作为晶体管TR13的源极发挥功能。P型扩散区域112作为晶体管TR13的漏极发挥功能。P型扩散区域113作为晶体管TR14的源极发挥功能。P型扩散区域114作为晶体管TR14的漏极发挥功能。在N型阱区域201上设置着绝缘体121及122。绝缘体121作为晶体管TR13的栅极绝缘膜发挥功能。绝缘体122作为晶体管TR14的栅极绝缘膜发挥功能。导电体131设置在绝缘体121上。导电体131作为晶体管TR13的栅极电极发挥功能。导电体132设置在绝缘体122上。导电体132作为晶体管TR14的栅极电极发挥功能。N型扩散区域101与P型扩散区域111通过配线电连接，并被施加电压VCCQ。P型扩散区域112及1133通过配线而与节点N3电连接。导电体131通过配线而与节点N4连接。通过配线对导电体132施加信号S4。
在半导体衬底400的内部沿X方向依序设置着N型扩散区域102及103、以及P型扩散区域115。N型扩散区域102及103、以及P型扩散区域115各自的上端与半导体衬底400的上表面相接。N型扩散区域102作为晶体管TR15的漏极发挥功能。N型扩散区域103作为晶体管TR15的源极发挥功能。P型扩散区域115与半导体衬底400电连接。在半导体衬底400上设置着绝缘体123。绝缘体123作为晶体管TR15的栅极绝缘膜发挥功能。在绝缘体123上设置着导电体133。导电体133作为晶体管TR15的栅极电极发挥功能。N型扩散区域102通过配线而与P型扩散区域114电连接。N型扩散区域103与P型扩散区域115通过配线电连接，并被施加电压VSS。导电体133通过配线而与节点N4连接。
N型阱区域202在半导体衬底400的内部与N型阱区域201分开形成。N型阱区域202的上端与半导体衬底400的上表面相接。N型阱区域202的Z方向深度比N型阱区域201的Z方向深度深。N型阱区域202也被称为深N阱。P型阱区域301设置在N型阱区域202的内部。P型阱区域301的上端与半导体衬底400的上表面相接。P型阱区域301的Z方向深度比N型阱区域202的Z方向深度浅。P型阱区域301由N型阱区域202包围周围，而与半导体衬底400分离。在P型阱区域的内部沿X方向依序设置着N型扩散区域104及105、以及P型扩散区域116。N型扩散区域104及105、以及P型扩散区域116各自的上端与半导体衬底400的上表面相接。N型扩散区域104作为晶体管TR16的漏极发挥功能。N型扩散区域105作为晶体管TR16的源极发挥功能。P型扩散区域116与P型阱区域301电连接。在P型阱区域301上设置着绝缘体124。绝缘体124作为晶体管TR16的栅极绝缘膜发挥功能。在绝缘体124上设置着导电体134。导电体134作为晶体管TR16的栅极电极发挥功能。N型扩散区域104通过配线连接于节点N3。N型扩散区域105与P型扩散区域116通过配线电连接，并被施加电压VSS1。通过配线对导电体134施加信号S3。在N型阱区域202的内部设置着N型扩散区域106。N型扩散区域106的上端与半导体衬底400的上表面相接。N型扩散区域106与N型阱区域202电连接。通过配线对N型扩散区域106施加电压VCCQ。
N型MOSFET例如设置在P型半导体衬底或P型阱区域，N型扩散区域作为源极或漏极发挥功能。例如在P型阱区域的电压为电压VSS，作为源极发挥功能的N型扩散区域的电压为低于电压VSS的电压VSS1的情况下，顺向偏压电流可从P型阱区域流向N型扩散区域。相对地，在图31所示的例中，源极被施加电压VSS1的晶体管TR16设置在P型阱区域301内，该P型阱区域301设置在N型阱区域202内。P型阱区域301由N型阱区域202包围周围，而与半导体衬底400分离。进而，N型阱区域202的电压为经由N型扩散区域106施加的电压VCCQ。通过这样构成，能够将P型阱区域301的电压确定为与半导体衬底400的电压不同的电压。P型阱区域301的电压为经由P型扩散区域116施加的电压VSS1。由此，能够抑制顺向偏压电流从P型阱区域301流向作为晶体管TR16的源极及漏极发挥功能的N型扩散区域104及105。
这种在设置得较深的N型阱区域(深N阱)内设置P型阱区域的构造也被称为三阱结构。在图31所示的例中，示出了在三阱结构上设置晶体管TR16的例，但设置在三阱结构上的晶体管并不限定于晶体管TR16。源极或漏极可被施加比电压VSS低的电压的N型晶体管也可设置在三阱结构上。另外，源极或漏极不被施加比电压VSS低的电压的N型晶体管也可设置在三阱结构上。
图32表示第2实施方式的预驱动器71的剖面构造的一例。图32所示的例相对于图31所示的例，还包含P型阱区域302及P型扩散区域117，且N型阱区域202替换成包含P型阱区域302的N型阱区域202a。具体来说，P型阱区域302与P型阱区域301分开设置。N型扩散区域102及103及P型扩散区域115的每一个设置在P型阱区域302内。绝缘体123及导电体133设置在P型阱区域302上。P型扩散区域115与P型阱区域302电连接。N型阱区域202a包含P型阱区域301及302。P型阱区域301由N型阱区域202a包围周围，而与P型阱区域302及半导体衬底400各自分离。P型阱区域302由N型阱区域202a包围周围，而与P型阱区域301及半导体衬底400各自分离。P型扩散区域117设置在半导体衬底400内。P型扩散区域117的上端与半导体衬底400的上表面相接。P型扩散区域117与半导体衬底400电连接。经由配线对P型扩散区域117施加电压VSS。
P型阱区域302的电压为经由P型扩散区域115施加的电压VSS。也就是说，在图32所示的例中，在N型阱区域202a内设置着被施加不同电压的2个P型阱区域。这样一来，也可在设置得较深的N型阱区域内设置被施加不同电压的多个P型阱区域。
[8]第7实施方式
第7实施方式的半导体存储装置1与第2实施方式的半导体存储装置1不同的是逻辑部60及主驱动器80的构成。以下，关于第7实施方式的半导体存储装置1，对与第2实施方式不同的点进行说明。
[8-1]构成
图33表示第7实施方式的输出电路32的构成例。如图33所示，在第7实施方式的输出电路32中，逻辑部60包含OR栅极61a及OR栅极62。OR栅极61a对信号SP及信号STBY进行OR运算，并将运算结果输出到节点N2。OR栅极62对信号SN及信号STBY进行OR运算，并将运算结果输出到节点N4。信号SP及SN例如为从数据总线输入到输出电路32的信号。
另外，主驱动器80包含晶体管TR7a及晶体管TR8。晶体管TR7a及TR8例如为N型MOSFET。对晶体管TR7a的漏极施加电压VCCQ。晶体管TR7a的源极连接于焊垫50。晶体管TR7a的栅极连接于节点N1。晶体管TR7a的背栅极接地。晶体管TR8的漏极连接于焊垫50。晶体管TR8的源极及背栅极的每一个接地。晶体管TR8的栅极连接于节点N3。
第7实施方式的半导体存储装置1的其它构成与第2实施方式相同。
[8-2]输出电路32的动作
接下来，对第7实施方式的半导体存储装置1中的输出电路32的动作进行说明。此外，在第7实施方式中，假设电压VSS1及VSS2为低于电压VSS的负电压，电压VSS2的绝对值大于电压VSS1的绝对值，电压VSS2的绝对值为晶体管TR14的阈值电压的绝对值以上。
图17表示第7实施方式的半导体存储装置1中的各种信号的逻辑电平与电压的关系。信号S3的“H”电平与电压VDD对应。信号S3的“L”电平与电压VSS1对应。信号S4的“H”电平与电压VDD对应。信号S4的“L”电平与电压VSS2对应。
首先，对第7实施方式的预驱动器71的第1状态下的动作进行说明。在第1状态下，输出电路32为待机状态，节点N2的逻辑电平为“H”电平，且节点N4的逻辑电平为“H”电平。
晶体管TR11因栅极被施加了“H”电平，所以成为断开状态。晶体管TR12因栅极被施加了“H”电平，所以成为接通状态。结果，节点N1的电压是通过呈接通状态的晶体管TR12而确定为电压VSS。
晶体管TR16因栅极被施加了电压VDD的信号S3，所以成为接通状态。晶体管TR13因栅极被施加了“H”电平，所以成为断开状态。晶体管TR14因栅极被施加了电压VDD的信号S4，所以成为断开状态。晶体管TR15因晶体管TR13及TR14为断开状态而电流不流通，所以实质上成为断开状态。结果，节点N3的电压是通过呈接通状态的晶体管TR16而确定为电压VSS1。
预驱动器71这样进行动作的结果是，在第1状态下，主驱动器80的晶体管TR7a及TR8的每一个成为断开状态，输出电路32的输出节点成为高阻抗状态。此时，对晶体管TR8的栅极施加电压VSS1。
接着，关于第7实施方式的预驱动器71的第2状态下的动作，依序对输出电路32输出“L”电平的情形、及输出电路32输出“H”电平的情形进行说明。
在第2状态下，输出电路32为主动状态，节点N2的逻辑电平与信号SP的逻辑电平相等，节点N4的逻辑电平与信号SN的逻辑电平相等。首先，对节点N2的逻辑电平为“L”电平，且节点N4的逻辑电平为“L”电平的情形进行说明。
晶体管TR11因栅极被施加了“L”电平，所以成为接通状态。晶体管TR12因栅极被施加了“L”电平，所以成为断开状态。结果，节点N1的电压是通过呈接通状态的TR11而确定为电压VCCQ。
晶体管TR16因栅极被施加了电压VSS1的信号S3，所以成为断开状态。晶体管TR13因栅极被施加了“L”电平，所以成为接通状态。晶体管TR15因栅极被施加了“L”电平，所以成为断开状态。对晶体管TR14的栅极施加比电压VSS低晶体管TR14的阈值电压以上的电压即电压VSS2的信号S4。但是，因为晶体管TR15为断开状态，所以晶体管TR14不对节点N3施加电压。结果，节点N3的电压是通过呈接通状态的晶体管TR13而确定为电压VCCQ。
预驱动器71这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7a成为断开状态，主驱动器80的晶体管TR8成为接通状态，输出电路32能够输出电压VSS的“L”电平。
接着，在第2状态下，对节点N2的逻辑电平为“H”电平，且节点N4的逻辑电平为“H”电平的情形进行说明。
晶体管TR11因栅极被施加了“H”电平，所以成为断开状态。晶体管TR12因栅极被施加了“H”电平，所以成为接通状态。结果，节点N1的电压是通过呈接通状态的晶体管TR12而确定为电压VSS。
晶体管TR16因栅极被施加了电压VSS1的信号S3，所以成为断开状态。晶体管TR13因栅极被施加了“H”电平的信号，所以成为断开状态。对晶体管TR14的栅极施加比电压VSS低晶体管TR14的阈值电压以上的电压即电压VSS2的信号S4。对晶体管TR15的栅极施加“H”电平。因此，晶体管TR14及TR15成为接通状态。结果，节点N3的电压是通过呈接通状态的晶体管TR14及TR15而确定为电压VSS。
预驱动器71这样进行动作的结果是，在第2状态下，主驱动器80的晶体管TR7a成为接通状态，主驱动器80的晶体管TR8成为断开状态。晶体管TR7a为N型MOSFET。因此，第7实施方式的输出电路32与第2实施方式的输出电路32不同，将电压VCCQ减去晶体管TR7a的阈值电压而得的电压输出作为“H”电平。
如所述说明，第7实施方式的半导体存储装置1中的输出电路32能够在主动状态下，将节点N3的电压控制为电压VSS或电压VCCQ，向输出节点输出“L”电平或“H”电平。图34表示第7实施方式的输出电路32的输出波形及第2实施方式的输出电路32的输出波形。如图34所示，第7实施方式的半导体存储装置1的输出电路32的输出节点(焊垫50)处的“H”电平的电压低于第2实施方式。另外，第7实施方式的半导体存储装置1的输出电路32的输出节点(焊垫50)处的“L”电平与“H”电平的振幅小于第2实施方式。也就是说，在第7实施方式的半导体存储装置1中，输出电路32的输出节点(焊垫50)处的输出信号的振幅的平均值即电压VAVR小于电压VCCQ与电压VSS的平均值((VCCQ+VSS)/2)。
[8-3]第7实施方式的效果
如上所述，第7实施方式的半导体存储装置1在待机状态下对节点N3施加负电压即电压VSS1。由此，在第7实施方式的半导体存储装置1中，待机状态下的晶体管TR8成为逆向偏压状态，能够抑制晶体管TR8的漏电流。结果，第7实施方式的半导体存储装置1与第2实施方式同样地，能够抑制待机状态下的半导体存储装置1的耗电。
另外，关于第7实施方式的半导体存储装置1，输出电路32从输出节点(焊垫50)输出的电压在“L”电平的情况下，与电压VSS对应，在“H”电平的情况下，与电压VCCQ减去晶体管TR7a的阈值电压所得的电压对应。因此，能够降低与“H”电平对应的电压，并且能够减小“L”电平与“H”电平的振幅。因此，能够缩短使输出信号的电平在“L”电平与“H”电平之间转变所需的动作时间，并且减少耗电。
此外，在第7实施方式的半导体存储装置1中，电压VSS1及VSS2的高低可根据晶体管的特性适当变更。另外，也可根据各种电压的高低关系兼用信号。例如，也能以晶体管TR8成为较弱的顺向偏压的方式将电压VSS1设定为高于电压VSS且低于晶体管TR8的阈值电压的电压。在此情况下，也可使用调节器代替负电荷泵23来产生电压VSS1。另外，在此情况下，也可使用信号STBY或信号S4代替信号S3。
[8-4]第7实施方式的变化例
在第7实施方式中，以经由晶体管TR16对节点N3施加电压VSS1的情形为例进行了说明，但施加电压VSS1的方法并不限定于此。例如，也可与第4实施方式同样地由包含电流源的电路对节点N3施加电压。
图35表示第7实施方式的变化例的输出电路32的构成。第7实施方式的变化例的输出电路32与第7实施方式的输出电路32的不同点在于：预驱动器71不包含晶体管TR16，而包含晶体管TR17a、电阻R2a及电流源CS2a。晶体管TR17a例如为N型MOSFET。
对晶体管TR17a的源极及背栅极施加电压VSS1。对晶体管TR17a的栅极施加信号S3。晶体管TR17a的漏极连接于电阻R2a的一端。电阻R2a的另一端连接于节点N3。对电流源CS2a施加电压VCCQ，基于信号STBY从电压VCCQ向节点N3供给电流。第7实施方式的变化例的半导体存储装置1的其它构成与第7实施方式相同。第7实施方式的变化例的半导体存储装置1可与第7实施方式的半导体存储装置1同样地进行动作。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其同等的范围内。

Claims (16)

1.一种输出电路，具备：
第1电源线；
第2电源线；
第3电源线；
焊垫；
第1晶体管，第1端连接于所述第1电源线，第2端连接于所述焊垫；
第2晶体管，第1端连接于所述第2电源线，第2端连接于所述焊垫；
第1电路，连接于所述第3电源线及所述第1晶体管的栅极的每一个；
第3晶体管，第1端连接于所述第1电源线；
第4晶体管，第1端连接于所述第1晶体管的所述栅极，第2端连接于所述第3晶体管的第2端；及
第5晶体管，第1端连接于所述第2电源线，第2端连接于所述第1晶体管的所述栅极，栅极连接于所述第3晶体管的栅极；且
对所述第1电源线施加第1电压，
对所述第2电源线施加低于所述第1电压的第2电压，
对所述第3电源线施加与所述第1电压及所述第2电压均不同的第3电压，
在第1种情况下，所述第1电路对所述第1晶体管的所述栅极施加第4电压，对所述第4晶体管的栅极施加所述第2电压，
在第2种情况下，所述第1电路使所述第3电源线与所述第1晶体管的所述栅极为非电连接，对所述第4晶体管的所述栅极施加高于所述第1电压的第5电压，所述第3电压及所述第4电压的每一个高于所述第1电压。
2.根据权利要求1所述的输出电路，其中
所述第1电路包含
第1端连接于所述第3电源线且第2端连接于所述第1晶体管的所述栅极的第6晶体管。
3.根据权利要求2所述的输出电路，其中
所述第4电压及所述第5电压的每一个与所述第3电压相等，且
在所述第1种情况下，对所述第6晶体管的栅极施加所述第3电压。
4.根据权利要求1所述的输出电路，其中
所述第1电路包含
串联连接于所述第3电源线与所述第2电源线之间的第7晶体管、第1电阻及第1电流源，且
在所述第1种情况下，所述第7晶体管成为接通状态，所述第1电流源供给第1电流，
在所述第2种情况下，所述第7晶体管成为断开状态，所述第1电流源不供给所述第1电流。
5.根据权利要求1所述的输出电路，其中
所述第4电压低于所述第1电压，且高于所述第2电压，
所述第1晶体管在所述第1种情况下使所述第1电源线与所述焊垫为非电连接。
6.根据权利要求5所述的输出电路，其中
所述第1电路包含
第1端连接于所述第3电源线且第2端连接于所述第1晶体管的所述栅极的第6晶体管。
7.根据权利要求5所述的输出电路，其中
所述第1电路包含
串联连接于所述第3电源线与所述第2电源线之间的第7晶体管、第1电阻及第1电流源，且
在所述第1种情况下，所述第7晶体管成为接通状态，所述第1电流源供给第1电流，
在所述第2种情况下，所述第7晶体管成为断开状态，所述第1电流源不供给电流。
8.根据权利要求1所述的输出电路，还具备：
第2电阻，连接于所述第1晶体管的所述第2端与所述焊垫之间；及
第3电阻，连接于所述第2晶体管的所述第2端与所述焊垫之间。
9.一种输出电路，具备：
第1电源线；
第2电源线；
第3电源线；
焊垫；
第1晶体管，第1端连接于所述第1电源线，第2端连接于所述焊垫；
第2晶体管，第1端连接于所述第2电源线，第2端连接于所述焊垫；
第1电路，连接于所述第3电源线及所述第2晶体管的栅极的每一个；
第3晶体管，第1端连接于所述第1电源线，第2端连接于所述第2晶体管的所述栅极；
第4晶体管，第1端连接于所述第2晶体管的所述栅极；及
第5晶体管，第1端连接于所述第2电源线，第2端与所述第4晶体管的第2端连接，栅极连接于所述第3晶体管的栅极；且
对所述第1电源线施加第1电压，
对所述第2电源线施加低于所述第1电压的第2电压，
对所述第3电源线施加与所述第1电压及所述第2电压均不同的第3电压，
在第1种情况下，所述第1电路对所述第2晶体管的所述栅极施加第4电压，对所述第4晶体管的栅极施加高于所述第1电压的第5电压，
在第2种情况下，所述第1电路使所述第3电源线与所述第2晶体管的所述栅极为非电连接，对所述第4晶体管的所述栅极施加低于所述第2电压的第6电压,
所述第3电压及所述第4电压的每一个低于所述第2电压。
10.根据权利要求9所述的输出电路，其中
所述第1电路包含
第1端连接于所述第3电源线且第2端连接于所述第2晶体管的所述栅极的第6晶体管。
11.根据权利要求9所述的输出电路，其中
所述第1电路包含
串联连接于所述第1电源线与所述第3电源线之间的第7晶体管、第1电阻及第1电流源，
在所述第1种情况下，所述第7晶体管成为接通状态，所述第1电流源供给第1电流，
在所述第2种情况下，所述第7晶体管成为断开状态，所述第1电流源不供给所述第1电流。
12.根据权利要求9所述的输出电路，其中
所述第3电压低于所述第1电压，且高于所述第2电压，
所述第2晶体管在所述第1种情况下使所述第2电源线与所述焊垫为非电连接。
13.根据权利要求12所述的输出电路，其中
所述第1电路包含
第1端连接于所述第3电源线且第2端连接于所述第2晶体管的所述栅极的第6晶体管。
14.根据权利要求12所述的输出电路，其中
所述第1电路包含
串联连接于所述第1电源线与所述第3电源线之间的第7晶体管、第1电阻及第1电流源，
在所述第1种情况下，所述第7晶体管成为接通状态，所述第1电流源供给第1电流，
在所述第2种情况下，所述第7晶体管成为断开状态，所述第1电流源不供给所述第1电流。
15.根据权利要求9所述的输出电路，还具备：
第2电阻，连接于所述第1晶体管的所述第2端与所述焊垫之间；及
第3电阻，连接于所述第2晶体管的所述第2端与所述焊垫之间。
16.根据权利要求9所述的输出电路，其中所述第1晶体管为N型MOSFET，且
所述第2晶体管为N型MOSFET。
CN202010870918.7A 2019-12-04 2020-08-26 输出电路 Active CN112910455B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-219580 2019-12-04
JP2019219580A JP7350644B2 (ja) 2019-12-04 2019-12-04 出力回路

Publications (2)

Publication Number Publication Date
CN112910455A CN112910455A (zh) 2021-06-04
CN112910455B true CN112910455B (zh) 2024-04-12

Family

ID=76111291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010870918.7A Active CN112910455B (zh) 2019-12-04 2020-08-26 输出电路

Country Status (4)

Country Link
US (1) US11380406B2 (zh)
JP (1) JP7350644B2 (zh)
CN (1) CN112910455B (zh)
TW (1) TWI747431B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021049033A1 (ja) 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101013889A (zh) * 2006-02-01 2007-08-08 松下电器产业株式会社 半导体集成电路装置及电子装置
CN109461467A (zh) * 2017-09-06 2019-03-12 株式会社东芝 门极控制电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113157A (ja) * 1997-06-11 1999-01-06 Mitsubishi Electric Corp バスドライバ回路
US5933371A (en) * 1998-06-26 1999-08-03 Kabushiki Kaisha Toshiba Write amplifier for use in semiconductor memory device
US6051995A (en) * 1998-09-11 2000-04-18 Sharp Electronics Corporation Constant impedance, low noise CMOS buffer
JP4371645B2 (ja) * 2002-10-01 2009-11-25 三菱電機株式会社 半導体装置
TWI290795B (en) * 2005-03-10 2007-12-01 Elite Semiconductor Esmt A gate oxide protected I/O circuit
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US8552948B2 (en) * 2007-04-05 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Display device comprising threshold control circuit
US8159270B2 (en) * 2008-10-28 2012-04-17 Micron Technology, Inc. Circuitry and methods minimizing output switching noise through split-level signaling and bus division enabled by a third power supply
JP5190335B2 (ja) * 2008-11-28 2013-04-24 パナソニック株式会社 トレラントバッファ回路及びインターフェース
JP5388663B2 (ja) 2009-04-08 2014-01-15 株式会社東芝 半導体集積回路装置
JP5442558B2 (ja) * 2010-08-06 2014-03-12 ルネサスエレクトロニクス株式会社 出力回路及びデータドライバ及び表示装置
US9209810B2 (en) * 2014-04-16 2015-12-08 Freescale Semiconductor, Inc. Ratioless near-threshold level translator
KR20170056952A (ko) * 2015-11-16 2017-05-24 삼성전자주식회사 데이터 출력 회로 및 이를 포함하는 메모리 장치
KR102409872B1 (ko) * 2015-12-02 2022-06-17 에스케이하이닉스 주식회사 송신 회로 및 반도체 장치
WO2017098909A1 (ja) * 2015-12-08 2017-06-15 株式会社ソシオネクスト 出力回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101013889A (zh) * 2006-02-01 2007-08-08 松下电器产业株式会社 半导体集成电路装置及电子装置
CN109461467A (zh) * 2017-09-06 2019-03-12 株式会社东芝 门极控制电路

Also Published As

Publication number Publication date
US11380406B2 (en) 2022-07-05
JP7350644B2 (ja) 2023-09-26
JP2021090143A (ja) 2021-06-10
US20210174882A1 (en) 2021-06-10
TWI747431B (zh) 2021-11-21
CN112910455A (zh) 2021-06-04
TW202123248A (zh) 2021-06-16

Similar Documents

Publication Publication Date Title
US8446784B2 (en) Level shifting circuit
US5039882A (en) Address decoder circuit for non-volatile memory
KR101931408B1 (ko) 레벨 시프트 회로, 반도체 장치
US7492206B2 (en) Level shifter with reduced leakage current and block driver for nonvolatile semiconductor memory device
KR0155078B1 (ko) 강전계용의 mos 회로를 갖춘 반도체 회로
US9959925B2 (en) Semiconductor device
KR101221177B1 (ko) 전압 전환 회로
US8363505B2 (en) Local word line driver
US7639066B2 (en) Circuit and method for suppressing gate induced drain leakage
KR20190103008A (ko) 레벨 시프터 및 반도체 장치
CN112910455B (zh) 输出电路
US9042172B2 (en) Flash memory having dual supply operation
US8873312B2 (en) Decoder circuit of semiconductor storage device
KR20100106147A (ko) 반도체 메모리 장치의 서브 워드라인 구동회로
US11062760B1 (en) Memory device including data input/output circuit
US20230010266A1 (en) Semiconductor integrated circuit
KR101004509B1 (ko) 반도체 소자의 바이어스 전압 제어 장치
CN107437434B (zh) 高压电平位移电路和非易失性存储器
US10490262B2 (en) Semiconductor device
JP2021141459A (ja) 半導体装置
JP2019192320A (ja) 不揮発性半導体記憶装置
JP2011146120A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant