JP4896605B2 - 不揮発性半導体記憶システム - Google Patents
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Description
また、本発明の別態様に係る不揮発性半導体記憶システムは、閾値電圧の差により複数ビットを記憶することが可能なメモリセルが複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイと、前記ビット線の各々に接続され前記ビット線を制御するビット線制御回路と、前記複数ビットのデータを表現する複数の閾値分布のうちの1つの上限より大きくその閾値分布より上の閾値電圧を有する他の閾値分布の下限より小さい大きさを有する複数ビットデータ読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うと共に、前記複数の閾値分布の各々の上限より小さく下限より大きい閾値電圧を有し複数通りの軟値を生成する軟値読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うワード線制御回路と、前記軟値読み出し電圧に前記ワード線電圧が設定されることにより生成される軟値に基づいて前記メモリセルに格納された複数ビットのデータの尤度を計算する尤度計算回路とを備え、前記軟値を用いて計算した尤度に基づく誤り訂正が失敗したと判定される場合、前記軟値読み出し電圧の数を増加させて改めて前記軟値を取得して前記尤度計算回路による尤度を計算するように構成されたことを特徴とする。
4値NANDセル型フラッシュメモリは、1つのメモリセルにおける閾値電圧が、4通りの分布を持ち得るように構成されている。図1は、4値NANDセル型フラッシュメモリのメモリセルに記憶される2ビットの4値データ(データ“11”、“10”、“01”、“00”)とメモリセルの閾値電圧(Vth)の分布を示している。なお、図1において、VA、VB、VCは4つのデータを読み出す場合に選択ワード線に印加される電圧(複数ビットデータ読み出し電圧)であり、VAv、VBv、VCvは書き込み動作の完了を確認するためのベリファイ電圧を示している。
(1)下位ページデータが“1”、上位ページデータが“1”のときには、消去状態のセルのデータは“11”に維持される。
(2)下位ページデータが“0”、上位ページデータが“1”のときには、データ“10”がメモリセルに書き込まれる。
(3)下位ページデータが“1”、上位ページデータが“0”のときには、データ“01”がメモリセルに書き込まれる。
(4)下位ページデータが“0”、上位ページデータが“0”のときには、データ“00”がメモリセルに書き込まれる。
(5)上記(1)〜(4)の書き込みは、下位ページデータの書き込み動作をまず行い、続いて上位データの書き込み動作を行うという、計2回の書き込み動作により実行される。
図4は、不揮発性半導体記憶システムの一例として、4値(2ビット)を記憶するNANDセル型フラッシュメモリを備えたシステムの構成を示している。このフラッシュメモリは、データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は複数のビット線と複数のワード線と共通ソース線を含み、ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。メモリセルには、情報ビットとしての多値データに加え、情報ビットに誤り訂正のために付加される冗長データ、上述のフラグデータFLAGが格納され得る。
メモリセルアレイ1から読み出されたメモリセルのデータは、ビット線制御回路2、データ入出力バッファ4及びコントローラ11を介してデータ入出力端子5から外部へ出力される。メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ワード線制御回路6及び制御信号入力端子8が不揮発性半導体記憶装置100を構成し、これにコントローラ11及びデータ入出力端子5が加わって不揮発性半導体記憶システムが構成されている。 また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によってビット線制御回路2に入力され、指定されたメモリセルへの書き込みが行われる。
次に、このNANDセル型フラッシュメモリにおける複数ビット書き込み動作及び書き込みベリファイ動作を、図10及び図11を参照して説明する。上述したように、書き込み動作は、下位ページデータの書き込み、上位ページデータの書き込みという2段階で行なわれる。
選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より高ければ、そのメモリセルMCはオフを維持し、従ってビット線は”H”のままである。
一方、選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より低ければ、そのメモリセルMCはオンとなり、ビット線は”L”となる。TDCのノードN3は、ビット線が”L”の場合、”L”となり、ビット線が”H”の場合、”H”となる。
続いて、通常の4値データの読出し動作を、下位ページデータの読出しと上位ページデータの読出しに分けて説明する。
そこで本実施の形態では、第1の誤り訂正回路101によっては誤りを訂正し切らず誤り訂正が失敗した場合において、複数ビットデータの確かさを示す尤度を尤度計算回路102により生成し、この尤度を用いて第2誤り訂正回路103により誤り訂正を実行する。これにより、冗長データのビット数を増やすことなく誤り訂正を実行することを可能にする。軟値データは、例えば図15に示すように、データ“11”、“01”、“10”、“00”の各々の閾値分布の上限と下限の間の大きさを有する、複数の軟値読み出し電圧(4)〜(15)をワード線電圧としてワード線制御回路6により生成して読み出しを行うことにより生成される。このような軟値データにより、読み出し対象とされたメモリセルが、4値データ(“11”、“01”、“10”、“00”)のうちのいずれであるのかということのみならず、1つの閾値分布の中の中心(頂点)付近の閾値電圧を有するのか、それとも閾値分布の上限又は下限に近い閾値電圧を有するのかを判定することができる。閾値電圧が閾値分布の上限又は下限に近い場合には、閾値分布の中心付近である場合に比べ、データ誤りが生じている可能性が高い。換言すれば、前者は後者に比べ、複数ビットデータの「確かさ」の程度(尤度)が低い。第2誤り訂正回路103は、「確かさ」の程度(尤度)が低いと判定される軟値データが得られたメモリセルの4値データの訂正と、この訂正後のシンドローム計算とを、シンドロームがすべて“0”となるまで繰り返す。
(i)軟値読み出し電圧(4)、(8)、(9)は、データ“00”の閾値分布を略等間隔に分割するように設定されており、
(ii)軟値読み出し電圧(5)、(10)、(11)は、データ“10”の閾値分布を略等間隔に分割するように設定されており、
(iii)軟値読み出し電圧(6)、(12)、(13)は、データ“00”の閾値分布を略等間隔に分割するように設定されており、
(iv)軟値読み出し電圧(7)、(14)、(15)は、データ“11”の閾値分布を略等間隔に分割するように設定されている。
Claims (10)
- 閾値電圧の差により複数ビットを記憶することが可能なメモリセルが複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイと、
前記ビット線の各々に接続され前記ビット線を制御するビット線制御回路と、
前記複数ビットのデータを表現する複数の閾値分布のうちの1つの上限より大きくその閾値分布より上の閾値電圧を有する他の閾値分布の下限より小さい大きさを有する複数ビットデータ読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うと共に、前記複数の閾値分布の各々の上限より小さく下限より大きい閾値電圧を有し複数通りの軟値を生成する軟値読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うワード線制御回路と、
前記軟値読み出し電圧に前記ワード線電圧が設定されることにより生成される軟値に基づいて前記メモリセルに格納された複数ビットのデータの尤度を計算する尤度計算回路と、
前記複数ビットのデータに対し前記尤度に基づいてデータ誤り訂正を実行する誤り訂正回路とを備え、
前記誤り訂正回路は、前記軟値の読み出しを行っている間、並行して前記複数ビットのデータと冗長データによる誤り検出及び誤り訂正を実行可能に構成されていることを特徴とする不揮発性半導体記憶システム。 - 閾値電圧の差により複数ビットを記憶することが可能なメモリセルが複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイと、
前記ビット線の各々に接続され前記ビット線を制御するビット線制御回路と、
前記複数ビットのデータを表現する複数の閾値分布のうちの1つの上限より大きくその閾値分布より上の閾値電圧を有する他の閾値分布の下限より小さい大きさを有する複数ビットデータ読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うと共に、前記複数の閾値分布の各々の上限より小さく下限より大きい閾値電圧を有し複数通りの軟値を生成する軟値読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うワード線制御回路と、
前記軟値読み出し電圧に前記ワード線電圧が設定されることにより生成される軟値に基づいて前記メモリセルに格納された複数ビットのデータの尤度を計算する尤度計算回路とを備え、
前記軟値を用いて計算した尤度に基づく誤り訂正が失敗したと判定される場合、前記軟値読み出し電圧の数を増加させて改めて前記軟値を取得して前記尤度計算回路による尤度を計算するように構成されたことを特徴とする不揮発性半導体記憶システム。 - 前記複数ビットのデータに対し前記尤度に基づいてデータ誤り訂正を実行する誤り訂正回路を有することを特徴とする請求項2記載の不揮発性半導体記憶システム。
- 前記誤り訂正回路は、前記軟値の読み出しを行っている間、並行して前記複数ビットのデータと冗長データによる誤り検出及び誤り訂正を実行可能に構成されていることを特徴とする請求項3記載の不揮発性半導体記憶システム。
- 前記誤り訂正回路は、前記複数のメモリセルの持つ複数ビットのデータと冗長データに基づく誤り訂正を実行可能に構成され、これが失敗したと判定される場合に前記複数ビットのデータ及び前記冗長データに加え前記軟値を用いて計算された尤度に基づく誤り訂正を開始するように構成されたことを特徴とする請求項1又は3記載の不揮発性半導体記憶システム。
- 前記軟値を用いて計算した尤度に基づく誤り訂正が失敗したと判定される場合、前記軟値読み出し電圧の数を増加させて改めて前記軟値を取得して前記尤度計算回路による尤度を計算するように構成されたことを特徴とする請求項1記載の不揮発性半導体記憶システム。
- 最初に前記閾値分布の各々の中間付近の値を有する第1電圧に前記軟値読み出し電圧を設定して第1軟値を生成し、続いて前記第1電圧と前記閾値分布の上限又は下限との間の値を有する第2電圧に前記軟値読み出し電圧を設定して第2軟値を生成し、これら第1軟値及び第2軟値に基づいて前記尤度を前記尤度計算回路により計算するように構成され、
前記第1軟値及び前記第2軟値は、
前記第1電圧及び前記第2電圧を高い方から低い方へ段階的に下げていき、ある第1電圧及び第2電圧が設定された場合において読み出されるデータの状態に基づき、これより1段階低い第1電圧及び第2電圧が設定された場合において読み出されるデータを反転させることにより生成されることを特徴とする請求項1又は2記載の不揮発性半導体記憶システム。 - 前記軟値を用いて計算した尤度に基づく誤り訂正が失敗したと判定される場合、前記第2電圧の数を増加させて新たに前記軟値を取得して前記尤度計算回路による尤度を計算するように構成されたことを特徴とする請求項7記載の不揮発性半導体記憶システム。
- 前記軟値読み出し電圧は、時間経過に従って変化するように設定されることを特徴とする請求項1又は2記載の不揮発性半導体記憶システム。
- 時間経過に伴うメモリセルの閾値電圧の変化を抑えるためメモリセルのデータの書き直しを実行するデータリフレッシュ回路を更に備えたことを特徴とする請求項1又は2記載の不揮発性半導体記憶システム。
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