KR100684907B1 - 파워 업 시에 피크 전류를 줄이는 멀티 칩 패키지 - Google Patents

파워 업 시에 피크 전류를 줄이는 멀티 칩 패키지 Download PDF

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Abstract

본 발명은 복수의 메모리 칩을 포함하는 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 멀티 칩 패키지에서, 각각의 메모리 칩은 파워 업 시에 전원 전압의 레벨을 감지하여 내부 회로를 초기화하는 파워 레벨 검출기를 포함한다. 각각의 파워 레벨 검출기는 각각의 내부 회로의 초기화 시점을 달리한다. 본 발명에 따른 멀티 칩 패키지에 의하면, 파워 업 시에 피크 전류로 인한 메모리 칩의 오동작을 막을 수 있다.

Description

파워 업 시에 피크 전류를 줄이는 멀티 칩 패키지{MULTI_CHIP PACKAGE REDUCING PEAK CURRENT ON POWER_UP}
도 1은 본 발명에 따른 멀티 칩 패키지를 보여주는 블록도이다.
도 2는 도 1에 도시된 멀티 칩 패키지의 본딩 옵션에 따른 본딩 옵션 신호의 전압 레벨을 예시적으로 보여주는 도표이다.
도 3은 도 1에 도시된 멀티 칩 패키지의 초기화 신호의 파형 및 전류 소모를 보여준다.
*도면의 주요부분에 대한 부호의 설명*
100; 멀티 칩 패키지
110, 120, 130, 140; 메모리 칩
111, 121, 131, 141; 내부 회로
112, 122, 132, 142; 파워 레벨 검출기
본 발명은 멀티 칩 패키지에 관한 것으로서, 더욱 상세하게는 복수의 메모리 칩을 포함한 멀티 칩 패키지에 관한 것이다.
멀티 칩 패키지는 복수의 반도체 메모리 칩을 포함한다. 반도체 메모리 칩은 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 칩은 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
멀티 칩 패키지에서 각각의 메모리 칩은 파워 업(power_up) 시에 전원 전압의 레벨을 감지하여 래치 등을 초기화하는 파워 레벨 검출기(Power Level Detector; PLD)를 포함한다. 각각의 메모리 칩의 파워 레벨 검출기는 전원 전압이 일정한 레벨에 도달할 때, 각각의 내부 회로의 래치 등을 초기화한다.
각각의 파워 레벨 검출기가 동시에 래치 등을 초기화하기 때문에, 초기화 신호의 발생 시에 전류 소모가 증가한다. 예를 들면, 멀티 칩 패키지가 4개의 메모리 칩을 포함한다고 가정하자. 이때 멀티 칩 패키지는 각각의 메모리 칩에서 초기화 신호가 발생할 때 4배의 전류를 한꺼번에 소비하게 된다. 따라서 멀티 칩 패키지는 싱글 칩 패키지에 비해 4배의 피크 전류가 발생한다. 파워 업 시에 동시에 발생하는 피크 전류는 메모리 칩의 오동작을 야기할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 파워 업 시에 초기화 신호의 인가에 따른 피크 전류를 줄일 수 있는 멀티 칩 패키지를 제공하는 데 있다.
본 발명은 복수의 메모리 칩을 포함하는 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 멀티 칩 패키지에서, 각각의 메모리 칩은 내부 회로; 및 파워 업 시에 전원 전압의 레벨을 감지하여 상기 내부 회로를 초기화하는 파워 레벨 검출기를 포함하며, 각각의 파워 레벨 검출기는 각각의 내부 회로의 초기화 시점을 달리한다.
실시예로서, 상기 각각의 파워 레벨 검출기는 지연 소자를 사용하여 상기 초기화 시점을 달리한다. 상기 각각의 파워 레벨 검출기는 상기 각각의 내부 회로의 초기화 전압 레벨을 달리한다.
다른 실시예로서, 상기 각각의 메모리 칩은 복수의 본딩 패드를 구비한다. 상기 복수의 본딩 패드는 전원 핀 또는 접지 핀에 연결된다. 상기 각각의 파워 레벨 검출기는 본딩 옵션을 통해 상기 초기화 시점을 달리한다.
또 다른 실시예로서, 상기 복수의 메모리 칩은 낸드 플래시 메모리 칩이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 멀티 칩 패키지(100)를 보여주는 블록도이다. 멀티 칩 패키지(100)는 복수의 메모리 칩(110~140)을 포함한다. 도 1에서는 4개의 메모 리 칩이 도시되어 있으나, 이보다 더 많은 수의 메모리 칩이 멀티 칩 패키지(100)에 포함될 수 있다. 또한, 도 1에서는 4개의 메모리 칩이 하나의 평면에 배열되어 있으나, 4개의 메모리 칩이 층을 이루며 배열될 수도 있다.
도 1을 참조하면, 제 1 내지 제 4 메모리 칩(110~140)은 동일한 구성 및 동작 원리를 갖는다. 따라서 이하에서는 제 1 메모리 칩(110)의 구성 및 동작이 설명된다. 제 1 메모리 칩(110)은 내부 회로(111), 파워 레벨 검출기(112), 전원 패드(10), 제 1 본딩 패드(11), 그리고 제 2 본딩 패드(12)를 포함한다.
내부 회로(111)는 셀 어레이(도시되지 않음)에 데이터를 저장하거나 셀 어레이에 저장된 데이터를 읽어내기 위한 회로를 포함한다. 내부 회로(111)는 데이터 쓰기 및 읽기 동작을 수행하기 위해 레지스터, 래치, 플립플롭 등(이하, 레지스터 등이라 함)을 포함한다. 여기에서, 레지스터 등은 셀 어레이에 쓸 데이터나 셀 어레로부터 읽은 데이터를 일시적으로 저장한다. 레지스터 등이 이러한 동작을 수행하기 위해서는 파워 업(power-up) 시에 초기화되어야 한다.
파워 레벨 검출기(112)는 파워 업 시에 전원 패드(10)를 통해 전원 전압(VDD)을 입력받는다. 전원 전압(VDD)은 일정한 시간을 두고 상승한다. 파워 레벨 검출기(112)는 전원 전압(VDD)의 레벨을 감지하여, 내부 회로(111)의 레지스터 등을 초기화하기 위한 초기화 신호(INIT1)를 제공한다.
또한, 파워 레벨 검출기(112)는 제 1 및 제 2 본딩 패드(11, 12)를 통해 각각 제 1 및 제 2 본딩 옵션 신호(Bonding Option signal; BOP1, BOP2)를 입력받는다. 파워 레벨 검출기(112)는 제 1 및 제 2 본딩 옵션 신호(BOP1, BOP2)를 디코딩 하여, 초기화 신호(INIT1)의 발생 시점을 결정한다.
예를 들면, 파워 레벨 검출기(112)는 지연 소자를 사용하여 초기화 신호(INIT1)의 발생 시점을 조절한다. 도 1에서 제 1 및 제 2 본딩 패드(11, 12)는 모두 접지 핀에 연결되어 있다. 따라서 제 1 및 제 2 본딩 옵션 신호(BOP1, BOP2)는 모두 로우 레벨 또는 접지 레벨을 갖는다.
이와 마찬가지로, 제 2 메모리 칩(120)에서 제 1 및 제 2 본딩 패드(21, 22)는 각각 접지 핀 및 전원 핀에 연결되어 있다. 따라서 제 2 메모리 칩(120)의 제 1 본딩 옵션 신호(BOP1)는 로우 레벨을 갖고, 제 2 본딩 옵션 신호(BOP2)는 하이 레벨을 갖는다. 제 3 메모리 칩(130)에서 제 1 및 제 2 본딩 패드(31, 32)는 각각 전원 핀 및 접지 핀에 연결되어 있다. 따라서 제 3 메모리 칩(130)의 제 1 본딩 옵션 신호(BOP1)는 하이 레벨을 갖고, 제 2 본딩 옵션 신호(BOP2)는 로우 레벨을 갖는다. 그리고 제 4 메모리 칩(140)에서 제 1 및 제 2 본딩 패드(41, 42)는 모두 전원 핀에 연결되어 있다. 따라서 제 4 메모리 칩(140)의 제 1 및 제 2 본딩 옵션 신호(BOP1, BOP2)는 모두 하이 레벨을 갖는다.
도 2는 도 1에 도시된 멀티 칩 패키지(100)의 본딩 옵션에 따른 본딩 옵션 신호의 전압 레벨을 예시적으로 보여주는 도표이다. 도 1 및 도 2를 참조하면, 제 1 메모리 칩(110)은 접지 레벨(GND)의 제 1 및 제 2 본딩 옵션 신호(BOP1, BOP2)에 응답하여 1V의 초기화 전압(Vinit_1)을 발생한다. 제 2 메모리 칩(120)은 접지 레벨(GND)의 제 1 본딩 옵션 신호(BOP1) 및 전원 레벨(VDD)의 제 2 본딩 옵션 신호(BOP2)에 응답하여 1.2V의 초기화 전압(Vinit_2)을 발생한다. 제 3 메모리 칩(130) 은 전원 레벨(VDD)의 제 1 본딩 옵션 신호(BOP1) 및 접지 레벨(GND)의 제 2 본딩 옵션 신호(BOP2)에 응답하여 1.4V의 초기화 전압(Vinit_3)을 발생한다. 제 4 메모리 칩(140)은 전원 레벨(VDD)의 제 1 및 제 2 본딩 옵션 신호(BOP1, BOP2)에 응답하여 1.6V의 초기화 전압(Vinit_4)을 발생한다.
도 3은 도 1에 도시된 멀티 칩 패키지(100)의 초기화 신호(INIT1~INIT4) 파형 및 전류 소모를 보여준다. 도 3(a)는 제 1 메모리 칩(110)의 초기화 신호(INIT1)를 보여주고, 도 3(b)는 제 2 메모리 칩(120)의 초기화 신호(INIT2)를 보여주고, 도 3(c)는 제 3 메모리 칩(130)의 초기화 신호(INIT3)를 보여주고, 도 3(d)는 제 4 메모리 칩(140)의 초기화 신호(INIT4)를 보여준다. 그리고 도 3(e)는 초기화 신호(INIT1~INIT4)의 인가에 따른 멀티 칩 패키지(100)의 전류 소모를 보여준다.
도 3(a)를 참조하면, 전원 전압(VDD)는 파워 업 시에 t0에서 상승하기 시작한다. 제 1 초기화 신호(INIT1)는 t1에서 전원 전압(VDD)의 제 1 상승 레벨(1V)로 상승한다. 제 1 초기화 신호(INIT1)는 t1에서 t5까지 전원 전압(VDD)과 함께 상승한다. 제 1 초기화 신호(INIT1)는 t5에서 접지 레벨로 하강한다.
도 3(b)를 참조하면, 제 2 초기화 신호(INIT2)는 t2에서 전원 전압(VDD)의 제 2 상승 레벨(1.2V)로 상승한다. 제 2 초기화 신호(INIT2)는 t2에서 t6까지 전원 전압(VDD)과 함께 상승한다. 제 2 초기화 신호(INIT2)는 t6에서 접지 레벨로 하강한다. 도 3(c)를 참조하면, 제 3 초기화 신호(INIT3)는 t3에서 전원 전압(VDD)의 제 3 상승 레벨(1.4V)로 상승한다. 제 3 초기화 신호(INIT3)는 t3에서 t7까지 전원 전압(VDD)과 함께 상승한다. 제 3 초기화 신호(INIT3)는 t7에서 접지 레벨로 하강한다. 도 3(d)를 참조하면, 제 4 초기화 신호(INIT4)는 t4에서 전원 전압(VDD)의 제 4 상승 레벨(1.6V)로 상승한다. 제 4 초기화 신호(INIT4)는 t4에서 t8까지 전원 전압(VDD)과 함께 상승한다. 제 4 초기화 신호(INIT4)는 t8에서 접지 레벨로 하강한다.
도 3(e)를 참조하면, 제 1 내지 제 4 초기화 신호(INIT1~INIT4)의 발생 시에 멀티 칩 패키지(100)에서 발생하는 전류 소모를 보여준다. 멀티 칩 패키지(100)의 전류 소모는 제 1 내지 제 4 초기화 신호(INIT1~INIT4)의 발생 시점에 각각 발생한다.
본 발명에 따른 멀티 칩 패키지(100)는 도 3(e)에서 보는 바와 같이, 초기화 신호의 발생 시점을 달리하며, 이에 따라 소모 전류가 서로 다른 시점에서 발생된다. 본 발명에 의하면, 소모 전류의 발생 시점이 다르기 때문에 파워 업 시에 피크 전류를 줄일 수 있다. 따라서 본 발명은 파워 업 시에 피크 전류로 인한 메모리 칩의 오동작을 막을 수 있다. 본 발명은 복수의 낸드 플래시 메모리 칩을 포함한 멀티 칩 패키지 등에 다양하게 적용될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 멀티 칩 패키지는 파워 업 시에 피크 전류로 인한 메모리 칩의 오동작을 막을 수 있다.

Claims (7)

  1. 복수의 메모리 칩을 포함하는 멀티 칩 패키지에 있어서:
    각각의 메모리 칩은
    내부 회로; 및
    파워 업 시에, 전원 전압의 레벨을 감지하여 상기 내부 회로를 초기화하는 파워 레벨 검출기를 포함하며,
    각각의 파워 레벨 검출기는 각각의 내부 회로의 초기화 시점을 달리하는 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 각각의 파워 레벨 검출기는 지연 소자를 사용하여 상기 초기화 시점을 달리하는 멀티 칩 패키지.
  3. 제 1 항에 있어서,
    상기 각각의 파워 레벨 검출기는 상기 각각의 내부 회로의 초기화 전압 레벨을 달리하는 멀티 칩 패키지.
  4. 제 1 항에 있어서,
    상기 각각의 메모리 칩은 복수의 본딩 패드를 구비하는 멀티 칩 패키지.
  5. 제 4 항에 있어서,
    상기 복수의 본딩 패드는 전원 핀 또는 접지 핀에 연결되는 멀티 칩 패키지.
  6. 제 5 항에 있어서,
    상기 각각의 파워 레벨 검출기는 본딩 옵션을 통해 상기 초기화 시점을 달리하는 멀티 칩 패키지.
  7. 제 1 항에 있어서,
    상기 복수의 메모리 칩은 낸드 플래시 메모리 칩인 것을 특징으로 하는 멀티 칩 패키지.
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